JP3158551B2 - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明はショットキー障壁ダイオ
ードを用いた不揮発性メモリーに適用して有効な技術に
関する。
ードを用いた不揮発性メモリーに適用して有効な技術に
関する。
【０００２】
【従来の技術】従来の構造は、図３の様に、１は半導体
基板、２は第１絶縁膜、３は下層配線層（高濃度に不純
物を含んだ多結晶シリコンなど）、４は半導体膜（１×
１０17ａｔｏｍｓ・ｃｍ-3程度の不純物を含んだ多結晶
シリコン膜など）、５は第２絶縁膜、６は金属膜（チタ
ンや白金など）、７はシリコン膜（不純物を意図的に注
入しない多結晶シリコン膜など）、８は配線層（アルミ
ニウム膜など）であった。
基板、２は第１絶縁膜、３は下層配線層（高濃度に不純
物を含んだ多結晶シリコンなど）、４は半導体膜（１×
１０17ａｔｏｍｓ・ｃｍ-3程度の不純物を含んだ多結晶
シリコン膜など）、５は第２絶縁膜、６は金属膜（チタ
ンや白金など）、７はシリコン膜（不純物を意図的に注
入しない多結晶シリコン膜など）、８は配線層（アルミ
ニウム膜など）であった。
【０００３】ダイオードとシリコン膜を１つのセルとし
て用いた不揮発性メモリーの一つに、図３にある様に、
金属膜６と半導体膜４とからなるショットキー障壁ダイ
オード上に、シリコン膜７を形成し、これを図４のよう
に格子状に配置した構造がある。ただし、図３は、より
良く説明するために、３個のセルの断面図を示してい
る。１つのセルはスイッチとダイオードで形成されてお
り、スイッチのＯＮとＯＦＦにより情報を判別する。こ
の構造は，１ＴＩＭＥＰＲＯＭ（１度のみ電気的書き込
み可能型読みだし専用メモリー）と言われている。図４
において、ダイオードは、ショットキー障壁ダイオード
である。ダイオードは、格子状に配置した時に、他のセ
ルからの電流を阻止する役割を果たす。またスイッチ
は、前記シリコン膜７が役割を果たす。
て用いた不揮発性メモリーの一つに、図３にある様に、
金属膜６と半導体膜４とからなるショットキー障壁ダイ
オード上に、シリコン膜７を形成し、これを図４のよう
に格子状に配置した構造がある。ただし、図３は、より
良く説明するために、３個のセルの断面図を示してい
る。１つのセルはスイッチとダイオードで形成されてお
り、スイッチのＯＮとＯＦＦにより情報を判別する。こ
の構造は，１ＴＩＭＥＰＲＯＭ（１度のみ電気的書き込
み可能型読みだし専用メモリー）と言われている。図４
において、ダイオードは、ショットキー障壁ダイオード
である。ダイオードは、格子状に配置した時に、他のセ
ルからの電流を阻止する役割を果たす。またスイッチ
は、前記シリコン膜７が役割を果たす。
【０００４】すなわち、電気的に書き込む前は、前記シ
リコン膜７の抵抗が高い。すなわち５Ｖ程度の電圧を印
加しても微量の電流しか流れないので、スイッチが切れ
ている状態（ＯＦＦ状態）である。電気的に書き込む場
合、すなわち２０Ｖ前後の電圧を前記シリコン膜７に印
加すると、前記シリコン膜７に破壊が生じ電流が流れや
すくなり、スイッチが入った状態（ＯＮ状態）となる。
リコン膜７の抵抗が高い。すなわち５Ｖ程度の電圧を印
加しても微量の電流しか流れないので、スイッチが切れ
ている状態（ＯＦＦ状態）である。電気的に書き込む場
合、すなわち２０Ｖ前後の電圧を前記シリコン膜７に印
加すると、前記シリコン膜７に破壊が生じ電流が流れや
すくなり、スイッチが入った状態（ＯＮ状態）となる。
【０００５】１ＴＩＭＥＰＲＯＭは、この前記シリコン
膜７の破壊前・後の電流の大・小により、情報を引き出
している。
膜７の破壊前・後の電流の大・小により、情報を引き出
している。
【０００６】
【発明が解決しようとする課題】しかし、従来の技術で
は、熱処理の際ショットキー障壁ダイオードである前記
半導体膜４に、前記下層配線層３の不純物が流れ込み、
ショットキー障壁ダイオード特性を劣化させるという問
題点を有する。
は、熱処理の際ショットキー障壁ダイオードである前記
半導体膜４に、前記下層配線層３の不純物が流れ込み、
ショットキー障壁ダイオード特性を劣化させるという問
題点を有する。
【０００７】セルを微細化するために、前記下層配線層
３は高濃度（１ラ１０21ａｔｏｍｓ・ｃｍ-3以上）に不
純物を注入したシリコン膜にするのが一般的である。な
ぜならシリコン膜は、細く加工できるからである。また
前記半導体膜４も微量の不純物が注入されている。それ
らの不純物を活性化させるために熱処理を行う。しかし
このとき、前記下層配線３の不純物が、前記半導体膜４
に雪崩込み、前記金属膜６まで達してしまう。これは前
記下層配線３と前記金属膜６との距離（前記半導体膜４
の膜厚）が短いためである。前記半導体膜４の不純物
（リンまたはボロンまたは砒素など）濃度は、１ラ１０
20ａｔｏｍｓ・ｃｍ-3などが適当である。濃度を高くし
すぎると、ショットキー障壁ダイオードの逆方向電流
（拡散電流）が増大してしまうという問題点を有する。
本発明の実験によると、ＯＮ電流とＯＦＦ電流の絶対値
の差は６ケタほどであった。しかし不純物が金属膜まで
達すると、１ケタ以下に低下してしまった。またこの様
なセルを１ＴＩＭＥＰＲＯＭのセルにすると、他のセル
からの電流を阻止できなくなってしまう。したがって、
ＯＮ電流とＯＦＦ電流との差も小さくなり、情報の有・
無を感知することは不可能であるという問題点を有す
る。
３は高濃度（１ラ１０21ａｔｏｍｓ・ｃｍ-3以上）に不
純物を注入したシリコン膜にするのが一般的である。な
ぜならシリコン膜は、細く加工できるからである。また
前記半導体膜４も微量の不純物が注入されている。それ
らの不純物を活性化させるために熱処理を行う。しかし
このとき、前記下層配線３の不純物が、前記半導体膜４
に雪崩込み、前記金属膜６まで達してしまう。これは前
記下層配線３と前記金属膜６との距離（前記半導体膜４
の膜厚）が短いためである。前記半導体膜４の不純物
（リンまたはボロンまたは砒素など）濃度は、１ラ１０
20ａｔｏｍｓ・ｃｍ-3などが適当である。濃度を高くし
すぎると、ショットキー障壁ダイオードの逆方向電流
（拡散電流）が増大してしまうという問題点を有する。
本発明の実験によると、ＯＮ電流とＯＦＦ電流の絶対値
の差は６ケタほどであった。しかし不純物が金属膜まで
達すると、１ケタ以下に低下してしまった。またこの様
なセルを１ＴＩＭＥＰＲＯＭのセルにすると、他のセル
からの電流を阻止できなくなってしまう。したがって、
ＯＮ電流とＯＦＦ電流との差も小さくなり、情報の有・
無を感知することは不可能であるという問題点を有す
る。
【０００８】そこで本発明は、この様な問題点を解決す
るもので、その目的とするところは、熱処理をしても前
記下層配線３の不純物を、前記金属膜６まで達せさせな
い良好な特性を有するショットキー障壁ダイオード及び
１ＴＩＭＥＰＲＯＭ用セルを提供するところにある。
るもので、その目的とするところは、熱処理をしても前
記下層配線３の不純物を、前記金属膜６まで達せさせな
い良好な特性を有するショットキー障壁ダイオード及び
１ＴＩＭＥＰＲＯＭ用セルを提供するところにある。
【０００９】
【課題を解決するための手段】本発明の不揮発性記憶装
置は、半導体基板上に設置された第１絶縁層と、前記第
１絶縁層上に設置された不純物を含む第１シリコン層
と、前記第１シリコン層上に設置され、かつ所定部分に
第１開口部を有する第２絶縁層と、前記第１シリコン層
の上方に設置され、かつ前記第１開口部において前記第
１シリコン層に直接接触された第２シリコン層と、前記
第２シリコン層上に設置され、かつ前記第１の開口部と
は重ならない位置に第２開口部を有する第３絶縁層と、
前記第２開口部内で前記第２シリコン層上に設置された
金属シリサイド膜と、前記金属シリサイド膜上に設置さ
れた第３シリコン膜と、前記第３シリコン膜の上方に設
置された配線膜と、を含み、書き込みの際には高電圧を
前記第３シリコン膜に印加すること、を特徴とする。
置は、半導体基板上に設置された第１絶縁層と、前記第
１絶縁層上に設置された不純物を含む第１シリコン層
と、前記第１シリコン層上に設置され、かつ所定部分に
第１開口部を有する第２絶縁層と、前記第１シリコン層
の上方に設置され、かつ前記第１開口部において前記第
１シリコン層に直接接触された第２シリコン層と、前記
第２シリコン層上に設置され、かつ前記第１の開口部と
は重ならない位置に第２開口部を有する第３絶縁層と、
前記第２開口部内で前記第２シリコン層上に設置された
金属シリサイド膜と、前記金属シリサイド膜上に設置さ
れた第３シリコン膜と、前記第３シリコン膜の上方に設
置された配線膜と、を含み、書き込みの際には高電圧を
前記第３シリコン膜に印加すること、を特徴とする。
【００１０】また本発明の不揮発性記憶装置は、半導体
基板上に設置された第１絶縁層と、前記第１絶縁層上に
設置された不純物を含む第１シリコン層と、前記第１シ
リコン層上に設置され、かつ所定部分に第１開口部を有
する第２絶縁層と、前記第１シリコン層の上方に設置さ
れ、かつ前記第１開口部において前記第１シリコン層に
直接接触された第２シリコン層と、前記第２シリコン層
上に設置され、かつ前記第１の開口部とは重ならない位
置に第２開口部を有する第３絶縁層と、前記第２開口部
内で前記第２シリコン層上に設置された金属シリサイド
膜と、前記金属シリサイド膜上に設置された窒化シリコ
ン膜と、前記窒化シリコン膜の上方に設置された配線膜
と、を含み、書き込みの際には高電圧を前記窒化シリコ
ン膜に印加すること、を特徴とする。
基板上に設置された第１絶縁層と、前記第１絶縁層上に
設置された不純物を含む第１シリコン層と、前記第１シ
リコン層上に設置され、かつ所定部分に第１開口部を有
する第２絶縁層と、前記第１シリコン層の上方に設置さ
れ、かつ前記第１開口部において前記第１シリコン層に
直接接触された第２シリコン層と、前記第２シリコン層
上に設置され、かつ前記第１の開口部とは重ならない位
置に第２開口部を有する第３絶縁層と、前記第２開口部
内で前記第２シリコン層上に設置された金属シリサイド
膜と、前記金属シリサイド膜上に設置された窒化シリコ
ン膜と、前記窒化シリコン膜の上方に設置された配線膜
と、を含み、書き込みの際には高電圧を前記窒化シリコ
ン膜に印加すること、を特徴とする。
【００１１】さらに本発明の不揮発性記憶装置は、半導
体基板上に設置された第１絶縁層と、前記第１絶縁層上
に設置された不純物を含む第１シリコン層と、前記第１
シリコン層上に設置され、かつ所定部分に第１開口部を
有する第２絶縁層と、前記第１シリコン層の上方に設置
され、かつ前記第１開口部において前記第１シリコン層
に直接接触された第２シリコン層と、前記第２シリコン
層上に設置され、かつ前記第１の開口部とは重ならない
位置に第２開口部を有する第３絶縁層と、前記第２開口
部内で前記第２シリコン層上に設置された金属シリサイ
ド膜と、前記金属シリサイド膜上に設置された酸化シリ
コン膜と、前記酸化シリコン膜の上方に設置された配線
膜と、を含み、書き込みの際には高電圧を前記酸化シリ
コン膜に印加すること、を特徴とする。
体基板上に設置された第１絶縁層と、前記第１絶縁層上
に設置された不純物を含む第１シリコン層と、前記第１
シリコン層上に設置され、かつ所定部分に第１開口部を
有する第２絶縁層と、前記第１シリコン層の上方に設置
され、かつ前記第１開口部において前記第１シリコン層
に直接接触された第２シリコン層と、前記第２シリコン
層上に設置され、かつ前記第１の開口部とは重ならない
位置に第２開口部を有する第３絶縁層と、前記第２開口
部内で前記第２シリコン層上に設置された金属シリサイ
ド膜と、前記金属シリサイド膜上に設置された酸化シリ
コン膜と、前記酸化シリコン膜の上方に設置された配線
膜と、を含み、書き込みの際には高電圧を前記酸化シリ
コン膜に印加すること、を特徴とする。
【００１２】
【実施例】図１は、本発明の一実施例における半導体装
置の断面図である。また図２（ａ）から図２（ｄ）は、
その製造工程ごとの主要断面図である。なお、実施例の
全図において、同一の機能を有するものには、同一の符
号を付け、その繰り返しの説明は省略する。また図１及
び図２（ａ）から図２（ｄ）にわたり、より良く説明す
るために、３個のセルの断面図を示している。以下、図
２（ａ）から図２（ｄ）に従い、説明していく。ここで
は説明の都合上、ショットキー障壁バリアダイオードを
用いた例につき説明する。
置の断面図である。また図２（ａ）から図２（ｄ）は、
その製造工程ごとの主要断面図である。なお、実施例の
全図において、同一の機能を有するものには、同一の符
号を付け、その繰り返しの説明は省略する。また図１及
び図２（ａ）から図２（ｄ）にわたり、より良く説明す
るために、３個のセルの断面図を示している。以下、図
２（ａ）から図２（ｄ）に従い、説明していく。ここで
は説明の都合上、ショットキー障壁バリアダイオードを
用いた例につき説明する。
【００１３】まず図２（ａ）の如く、半導体基板１上
に、ＣＶＤ法（化学気相成長法）により第１絶縁膜２を
形成する．ＳｉＯ2膜で２００ｎｍぐらいが適当であろ
う。そして前記第１絶縁膜２上に下層配線としてＣＶＤ
法により第１多結晶シリコン膜９を３００ｎｍ程度形成
する。通常モノシランガスの熱分解により多結晶シリコ
ン９を堆積させる。そしてこの第１多結晶シリコン膜９
を低抵抗化するために、たとえばリン元素をイオン打ち
込みに法を用いて、６×１０15ａｔｏｍｓ・ｃｍ-2以上
注入する。リンのかわりに砒素を用いても良い。そし
て、フォト及びエッチング法により、前記第１多結晶シ
リコン膜９を所定形にする。
に、ＣＶＤ法（化学気相成長法）により第１絶縁膜２を
形成する．ＳｉＯ2膜で２００ｎｍぐらいが適当であろ
う。そして前記第１絶縁膜２上に下層配線としてＣＶＤ
法により第１多結晶シリコン膜９を３００ｎｍ程度形成
する。通常モノシランガスの熱分解により多結晶シリコ
ン９を堆積させる。そしてこの第１多結晶シリコン膜９
を低抵抗化するために、たとえばリン元素をイオン打ち
込みに法を用いて、６×１０15ａｔｏｍｓ・ｃｍ-2以上
注入する。リンのかわりに砒素を用いても良い。そし
て、フォト及びエッチング法により、前記第１多結晶シ
リコン膜９を所定形にする。
【００１４】そして、前記第１多結晶シリコン膜９上
に、ＣＶＤ法により第２絶縁膜１０を形成する．ＳｉＯ
2膜で３００ｎｍ程が適当であろう。そして、これ以後
に形成されるショットキー障壁ダイオードと接続するた
めに、第１コンタクトホールを、フォト及びエッチング
の工程により形成する。なおこの前記第１コンタクトホ
ールは、以後に形成するショットキー障壁ダイオードの
真下には作らないようにする。
に、ＣＶＤ法により第２絶縁膜１０を形成する．ＳｉＯ
2膜で３００ｎｍ程が適当であろう。そして、これ以後
に形成されるショットキー障壁ダイオードと接続するた
めに、第１コンタクトホールを、フォト及びエッチング
の工程により形成する。なおこの前記第１コンタクトホ
ールは、以後に形成するショットキー障壁ダイオードの
真下には作らないようにする。
【００１５】次ぎに図２（ｃ）の如く、層間の絶縁膜と
して、第３絶縁膜１２を形成する。例えばＣＶＤ法によ
り、ＳｉＯ2膜を３００ｎｍほど形成するのが適当であ
ろう。そして、フォト及びエッチング法により、ショッ
トキー障壁ダイオードを形成する箇所の前記第３絶縁膜
１２を除去する。通常半導体装置を製造する時に用いら
れている有機レジストを用いフッ酸などでエッチングす
る。
して、第３絶縁膜１２を形成する。例えばＣＶＤ法によ
り、ＳｉＯ2膜を３００ｎｍほど形成するのが適当であ
ろう。そして、フォト及びエッチング法により、ショッ
トキー障壁ダイオードを形成する箇所の前記第３絶縁膜
１２を除去する。通常半導体装置を製造する時に用いら
れている有機レジストを用いフッ酸などでエッチングす
る。
【００１６】そして全面に、例えば、チタン膜１３をス
ッパッタ法により形成し、ハロゲンランプを用いて、７
００℃６０秒ほど熱する。そのことにより、前記第３絶
縁膜１２を除去した箇所のチタン膜１３はその下の前記
第２多結晶シリコン膜１１と反応して、チタンサリサイ
ドになる。その後、アンモニア及び水及び過酸化水素水
の混合液により、チタンサリサイドした部分以外の前記
チタン膜１３をエッチングする。次ぎに図２（ｄ）の如
く、スイッチとなるシリコン膜１４を形成する。これ
も、前記第１多結晶シリコン膜９及び前記第２多結晶シ
リコン膜１１と、同様に、ＣＶＤ法により、２００ｎｍ
形成する。そして、フォト及びエッチング法により、不
要部分を取り除く。
ッパッタ法により形成し、ハロゲンランプを用いて、７
００℃６０秒ほど熱する。そのことにより、前記第３絶
縁膜１２を除去した箇所のチタン膜１３はその下の前記
第２多結晶シリコン膜１１と反応して、チタンサリサイ
ドになる。その後、アンモニア及び水及び過酸化水素水
の混合液により、チタンサリサイドした部分以外の前記
チタン膜１３をエッチングする。次ぎに図２（ｄ）の如
く、スイッチとなるシリコン膜１４を形成する。これ
も、前記第１多結晶シリコン膜９及び前記第２多結晶シ
リコン膜１１と、同様に、ＣＶＤ法により、２００ｎｍ
形成する。そして、フォト及びエッチング法により、不
要部分を取り除く。
【００１７】最後に、図１の如く、前記第３絶縁膜１２
上及び前記シリコン膜１４上に引出し配線１５を形成す
る。アルミニウムをスパッタ法により形成し、フォト及
びエッチング法により不要な部分を排除するのが一般的
な方法であろう。
上及び前記シリコン膜１４上に引出し配線１５を形成す
る。アルミニウムをスパッタ法により形成し、フォト及
びエッチング法により不要な部分を排除するのが一般的
な方法であろう。
【００１８】以上の工程を経て、本発明の１実施例を得
る。
る。
【００１９】この様に、ショットキー障壁ダイオードの
真下に、下層配線とのコンタクトホールを形成しないこ
とにより、下層配線層からショットキー障壁ダイオード
までの距離が長くなる。したがって、活性化のためにア
ニールなどの熱工程により、下層配線（前記第１多結晶
シリコン膜９）の不純物がショットキー障壁ダイオード
の半導体膜（前記第２多結晶シリコン膜９）の不純物
が、ショットキー障壁ダイオードの半導体膜（前記第２
多結晶シリコン膜１１）に多少拡散しても、前記チタン
膜には達せずに、良好なショットキー障壁ダイオード特
性を保つことができる。また、１ＴＩＭＥＰＲＯＭの様
な配置にしてもショットキー障壁ダイオードの逆方向電
流も小さく，ＯＮ電流とＯＦＦ電流との差は大きく、安
定して情報の有・無を感知することが可能となる。
真下に、下層配線とのコンタクトホールを形成しないこ
とにより、下層配線層からショットキー障壁ダイオード
までの距離が長くなる。したがって、活性化のためにア
ニールなどの熱工程により、下層配線（前記第１多結晶
シリコン膜９）の不純物がショットキー障壁ダイオード
の半導体膜（前記第２多結晶シリコン膜９）の不純物
が、ショットキー障壁ダイオードの半導体膜（前記第２
多結晶シリコン膜１１）に多少拡散しても、前記チタン
膜には達せずに、良好なショットキー障壁ダイオード特
性を保つことができる。また、１ＴＩＭＥＰＲＯＭの様
な配置にしてもショットキー障壁ダイオードの逆方向電
流も小さく，ＯＮ電流とＯＦＦ電流との差は大きく、安
定して情報の有・無を感知することが可能となる。
【００２０】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば、本実施例では、１ＴＩＭＥＰＲＯＭに関して述べた
が、ＴＴＬの入力回路やバイポーラＴｒとショットキー
障壁ダイオードを用いたメモリセルなどに対しても効果
的である。なお実施例では、下層配線に多結晶シリコン
膜を用いたが、半導体基板中に形成した不純物拡散層の
場合でも同じであることは言うまでもない。また本実施
例では、スイッチとしてシリコン膜をもちいたがＯＮ電
流とＯＦＦ電流との差が大きい窒化シリコン膜もしくは
酸化シリコン膜もしくはこれらの積層膜を用いればより
効果適である。
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば、本実施例では、１ＴＩＭＥＰＲＯＭに関して述べた
が、ＴＴＬの入力回路やバイポーラＴｒとショットキー
障壁ダイオードを用いたメモリセルなどに対しても効果
的である。なお実施例では、下層配線に多結晶シリコン
膜を用いたが、半導体基板中に形成した不純物拡散層の
場合でも同じであることは言うまでもない。また本実施
例では、スイッチとしてシリコン膜をもちいたがＯＮ電
流とＯＦＦ電流との差が大きい窒化シリコン膜もしくは
酸化シリコン膜もしくはこれらの積層膜を用いればより
効果適である。
【００２１】
【発明の効果】以上述べた様に、本発明によれば、ショ
ットキー障壁ダイオードの下以下で、下層配線と接続す
ることにより、熱工程を経ても下層配線の不純物がショ
ットキー障壁ダイオードに達しない。したがって、逆方
向電流（拡散電流）も増加せずに、良好な電気特性を有
するショットキー障壁ダイオードを作ることができる。
また、１ＴＩＭＥＰＲＯＭに採用しても，ＯＮ電流とＯ
ＦＦ電流との差も大きく、安定動作が可能となり、信頼
性も向上する。
ットキー障壁ダイオードの下以下で、下層配線と接続す
ることにより、熱工程を経ても下層配線の不純物がショ
ットキー障壁ダイオードに達しない。したがって、逆方
向電流（拡散電流）も増加せずに、良好な電気特性を有
するショットキー障壁ダイオードを作ることができる。
また、１ＴＩＭＥＰＲＯＭに採用しても，ＯＮ電流とＯ
ＦＦ電流との差も大きく、安定動作が可能となり、信頼
性も向上する。
【図１】本発明の半導体装置の一実施例を示す主要断面
図である。
図である。
【図２】（ａ）から（ｄ）は本発明の半導体装置の製造
方法の一例を工程順に説明するための主要断面図であ
る。
方法の一例を工程順に説明するための主要断面図であ
る。
【図３】従来の半導体装置を示す主要断面図である。
【図４】ダイオードを用いた、１度のみ電気的書き込書
き込み可能型不揮発性メモリーの回路図である。
き込み可能型不揮発性メモリーの回路図である。
１・・・基板 ２・・・第１絶縁膜 ３・・・下層配線図 ４・・・半導体膜 ５・・・第２絶縁膜 ６・・・金属膜 ７・・・シリコン膜 ８・・・上層配線膜 ９・・・第１多結晶シリコン膜 １０・・・第２絶縁膜 １１・・・第２多結晶シリコン膜 １２・・・第３絶縁膜 １３・・・チタン膜 １４・・・シリコン膜 １５・・・配線 １６・・・不純物イオンビーム
Claims (3)
- 【請求項１】 半導体基板上に設置された第１絶縁層
と、 前記第１絶縁層上に設置された不純物を含む第１シリコ
ン層と、 前記第１シリコン層上に設置され、かつ所定部分に第１
開口部を有する第２絶縁層と、 前記第１シリコン層の上方に設置され、かつ前記第１開
口部において前記第１シリコン層に直接接触された第２
シリコン層と、 前記第２シリコン層上に設置され、かつ前記第１の開口
部とは重ならない位置に第２開口部を有する第３絶縁層
と、 前記第２開口部内で前記第２シリコン層上に設置された
金属シリサイド膜と、 前記金属シリサイド膜上に設置された第３シリコン膜
と、 前記第３シリコン膜の上方に設置された配線膜と、を含
み、 書き込みの際には高電圧を前記第３シリコン膜に印加す
ること、を特徴とする不揮発性記憶装置。 - 【請求項２】 半導体基板上に設置された第１絶縁層
と、 前記第１絶縁層上に設置された不純物を含む第１シリコ
ン層と、 前記第１シリコン層上に設置され、かつ所定部分に第１
開口部を有する第２絶縁層と、 前記第１シリコン層の上方に設置され、かつ前記第１開
口部において前記第１シリコン層に直接接触された第２
シリコン層と、 前記第２シリコン層上に設置され、かつ前記第１の開口
部とは重ならない位置に第２開口部を有する第３絶縁層
と、 前記第２開口部内で前記第２シリコン層上に設置された
金属シリサイド膜と、 前記金属シリサイド膜上に設置された窒化シリコン膜
と、 前記窒化シリコン膜の上方に設置された配線膜と、を含
み、 書き込みの際には高電圧を前記窒化シリコン膜に印加す
ること、を特徴とする不揮発性記憶装置。 - 【請求項３】 半導体基板上に設置された第１絶縁層
と、 前記第１絶縁層上に設置された不純物を含む第１シリコ
ン層と、 前記第１シリコン層上に設置され、かつ所定部分に第１
開口部を有する第２絶縁層と、 前記第１シリコン層の上方に設置され、かつ前記第１開
口部において前記第１シリコン層に直接接触された第２
シリコン層と、 前記第２シリコン層上に設置され、かつ前記第１の開口
部とは重ならない位置に第２開口部を有する第３絶縁層
と、 前記第２開口部内で前記第２シリコン層上に設置された
金属シリサイド膜と、 前記金属シリサイド膜上に設置された酸化シリコン膜
と、 前記酸化シリコン膜の上方に設置された配線膜と、を含
み、 書き込みの際には高電圧を前記酸化シリコン膜に印加す
ること、を特徴とする不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26748291A JP3158551B2 (ja) | 1991-10-16 | 1991-10-16 | 不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26748291A JP3158551B2 (ja) | 1991-10-16 | 1991-10-16 | 不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110008A JPH05110008A (ja) | 1993-04-30 |
| JP3158551B2 true JP3158551B2 (ja) | 2001-04-23 |
Family
ID=17445465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26748291A Expired - Fee Related JP3158551B2 (ja) | 1991-10-16 | 1991-10-16 | 不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158551B2 (ja) |
-
1991
- 1991-10-16 JP JP26748291A patent/JP3158551B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05110008A (ja) | 1993-04-30 |
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