JP3173461B2 - メモリパトロール機能の擬正常試験回路および擬正常試験方法 - Google Patents
メモリパトロール機能の擬正常試験回路および擬正常試験方法Info
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、メモリパトロー
ルによるエラー検出機能の正常性を確認する擬正常試験
回路および擬正常試験方法に関する。
ルによるエラー検出機能の正常性を確認する擬正常試験
回路および擬正常試験方法に関する。
【０００２】
【従来の技術】メモリパトロール機能は、特にメモリ故
障の早期発見のために用いられている。このメモリパト
ロール機能は、一般的にハードウエアがパトロールアド
レスを変化させながらメモリ全域に渡って実施されるも
のである。メモリパトロールによるエラー検出機能の正
常性を確認しようとした場合、ある試験アドレスにメモ
リパトロールが回ってくるまで待つ必要があった。この
ため、試験実施タイミングにより、試験に要する時間が
一定でなく、またメモリ容量の大きな装置では非常に時
間がかかる場合がある。
障の早期発見のために用いられている。このメモリパト
ロール機能は、一般的にハードウエアがパトロールアド
レスを変化させながらメモリ全域に渡って実施されるも
のである。メモリパトロールによるエラー検出機能の正
常性を確認しようとした場合、ある試験アドレスにメモ
リパトロールが回ってくるまで待つ必要があった。この
ため、試験実施タイミングにより、試験に要する時間が
一定でなく、またメモリ容量の大きな装置では非常に時
間がかかる場合がある。
【０００３】
【発明が解決しようとする課題】特に近年は装置当りの
メモリ容量が増大しており、パトロールが一周するのに
要する時間も増大しているため、メモリパトロール機能
の擬正常試験の時間短縮が要求されている。
メモリ容量が増大しており、パトロールが一周するのに
要する時間も増大しているため、メモリパトロール機能
の擬正常試験の時間短縮が要求されている。
【０００４】特開平５−２３３４７２号公報、特開平６
−６７９８９号公報、特開平６−１４９６８５号公報、
特開平６−２９０１１４号公報、特開平９−４４４１１
号公報、特開平９−９１２０６号公報において、メモリ
パトロールによるエラー検出・訂正方法が記載されてい
るが、その動作の正常性を確認する試験方法については
記載されていない。特開平３−９８０１号公報には、メ
モリエラー検出・訂正回路の動作の正常性試験について
記載されているが、これは回路の簡素化を目的としてお
り、試験時間を短縮するものではない。
−６７９８９号公報、特開平６−１４９６８５号公報、
特開平６−２９０１１４号公報、特開平９−４４４１１
号公報、特開平９−９１２０６号公報において、メモリ
パトロールによるエラー検出・訂正方法が記載されてい
るが、その動作の正常性を確認する試験方法については
記載されていない。特開平３−９８０１号公報には、メ
モリエラー検出・訂正回路の動作の正常性試験について
記載されているが、これは回路の簡素化を目的としてお
り、試験時間を短縮するものではない。
【０００５】この発明の主な目的は、メモリパトロール
によるエラー検出機能の正常性試験における試験時間を
短縮するメモリパトロール機能の擬正常試験回路を提供
することにある。
によるエラー検出機能の正常性試験における試験時間を
短縮するメモリパトロール機能の擬正常試験回路を提供
することにある。
【０００６】
【課題を解決するための手段】この発明は、メモリパト
ロールによるエラー検出機能の正常性を確認する擬正常
試験回路において、通常のメモリアクセス動作かメモリ
制御レジスタアクセス動作かのモードを格納するメモリ
アクセスモード設定レジスタを備え、メモリアクセスモ
ード設定レジスタに格納されたモードに従って制御信号
を出力するメモリアクセスモード制御部と、パトロール
開始アドレス設定レジスタを備え、前記メモリアクセス
モード制御部から入力される制御信号により、メモリア
クセス動作か、メモリ制御レジスタアクセス動作かを識
別し、メモリアクセス動作時は、通常のメモリリードラ
イト動作を行い、メモリ制御レジスタアクセス動作時
は、メモリパトロール動作を停止させ、前記パトロール
開始アドレス設定レジスタに対しパトロール開始アドレ
スを設定し、メモリ内の試験アドレスに正常値を書き込
んだ後、エラーチェックビットロックを設定してメモリ
に正常値とは異なる障害値を書き込み、エラーチェック
ビットロック解除を設定してメモリパトロール動作を再
スタートさせ、前記パトロール開始アドレス設定レジス
タで指定されたアドレスからメモリパトロールによるエ
ラー検出機能の正常性試験を開始するメモリアクセス制
御部と、を備えることを特徴とする。
ロールによるエラー検出機能の正常性を確認する擬正常
試験回路において、通常のメモリアクセス動作かメモリ
制御レジスタアクセス動作かのモードを格納するメモリ
アクセスモード設定レジスタを備え、メモリアクセスモ
ード設定レジスタに格納されたモードに従って制御信号
を出力するメモリアクセスモード制御部と、パトロール
開始アドレス設定レジスタを備え、前記メモリアクセス
モード制御部から入力される制御信号により、メモリア
クセス動作か、メモリ制御レジスタアクセス動作かを識
別し、メモリアクセス動作時は、通常のメモリリードラ
イト動作を行い、メモリ制御レジスタアクセス動作時
は、メモリパトロール動作を停止させ、前記パトロール
開始アドレス設定レジスタに対しパトロール開始アドレ
スを設定し、メモリ内の試験アドレスに正常値を書き込
んだ後、エラーチェックビットロックを設定してメモリ
に正常値とは異なる障害値を書き込み、エラーチェック
ビットロック解除を設定してメモリパトロール動作を再
スタートさせ、前記パトロール開始アドレス設定レジス
タで指定されたアドレスからメモリパトロールによるエ
ラー検出機能の正常性試験を開始するメモリアクセス制
御部と、を備えることを特徴とする。
【０００７】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【０００８】図１は、この発明の実施の形態を示すメモ
リパトロール機能の擬正常試験回路の機能ブロック図で
ある。図１に示す擬正常試験回路は、ソフトウエアを格
納するＲＯＭ３、ＭＰＵ１、メモリアクセスモード制御
部４、メモリアクセス制御部５により構成され、メモリ
６に対するパトロール機能の正常性チェック、すなわち
擬正常試験を行う。
リパトロール機能の擬正常試験回路の機能ブロック図で
ある。図１に示す擬正常試験回路は、ソフトウエアを格
納するＲＯＭ３、ＭＰＵ１、メモリアクセスモード制御
部４、メモリアクセス制御部５により構成され、メモリ
６に対するパトロール機能の正常性チェック、すなわち
擬正常試験を行う。
【０００９】メモリアクセスモード制御部４は、メモリ
アクセスモード設定レジスタ１０を備え、メモリアクセ
スモード設定レジスタ１０の値に従って、メモリアクセ
ス制御部５に対し、通常のメモリアクセスなのかメモリ
制御レジスタアクセスなのかを識別させるための制御信
号を出力する。
アクセスモード設定レジスタ１０を備え、メモリアクセ
スモード設定レジスタ１０の値に従って、メモリアクセ
ス制御部５に対し、通常のメモリアクセスなのかメモリ
制御レジスタアクセスなのかを識別させるための制御信
号を出力する。
【００１０】メモリアクセス制御部５は、メモリ制御レ
ジスタとして、パトロール開始アドレス設定レジスタ７
と、エラーチェックビットロック／ 解除設定レジスタ
８と、パトロール動作停止／開始指示レジスタ９とを備
え、メモリアクセスモード制御部４から入力される制御
信号に従ってメモリアクセス制御動作を行う。
ジスタとして、パトロール開始アドレス設定レジスタ７
と、エラーチェックビットロック／ 解除設定レジスタ
８と、パトロール動作停止／開始指示レジスタ９とを備
え、メモリアクセスモード制御部４から入力される制御
信号に従ってメモリアクセス制御動作を行う。
【００１１】メモリ６は、各ワード毎にエラーチェック
機能のためのエラーチェックビットのついたメモリであ
る。
機能のためのエラーチェックビットのついたメモリであ
る。
【００１２】ＲＯＭ３内のソフトウエアにより、メモリ
アクセスモード制御部４内のメモリアクセスモード設定
レジスタ１０およびメモリアクセス制御部５内のレジス
タ７〜９を制御可能な構成となっている。
アクセスモード制御部４内のメモリアクセスモード設定
レジスタ１０およびメモリアクセス制御部５内のレジス
タ７〜９を制御可能な構成となっている。
【００１３】このメモリパトロール機能の擬正常試験回
路は、ソフトウエアから指示されたメモリアドレスをパ
トロール開始アドレス設定レジスタ７内に保持し、次回
のパトロール動作をこのレジスタ内のアドレスから開始
する。
路は、ソフトウエアから指示されたメモリアドレスをパ
トロール開始アドレス設定レジスタ７内に保持し、次回
のパトロール動作をこのレジスタ内のアドレスから開始
する。
【００１４】次に、この実施の形態の動作について図１
および図２を参照して説明する。図２は、この実施の形
態の動作を説明するフローチャートである。
および図２を参照して説明する。図２は、この実施の形
態の動作を説明するフローチャートである。
【００１５】メモリアクセスモード制御部４は、ソフト
ウエアから設定されたメモリアクセスモードをレジスタ
１０内に格納し、これに従いメモリアクセス制御部５へ
の制御信号を出力する。
ウエアから設定されたメモリアクセスモードをレジスタ
１０内に格納し、これに従いメモリアクセス制御部５へ
の制御信号を出力する。
【００１６】メモリアクセス制御部５は、メモリアクセ
スモード制御部４から入力される制御信号により、メモ
リアクセス動作か、メモリ制御レジスタアクセス動作か
を識別する。
スモード制御部４から入力される制御信号により、メモ
リアクセス動作か、メモリ制御レジスタアクセス動作か
を識別する。
【００１７】メモリアクセス動作時は、通常のメモリリ
ードライト動作を行い、メモリ制御レジスタアクセス動
作時は、指定のレジスタのリードもしくはライト動作を
行う。
ードライト動作を行い、メモリ制御レジスタアクセス動
作時は、指定のレジスタのリードもしくはライト動作を
行う。
【００１８】この実施の形態においては、メモリ制御レ
ジスタアクセス動作として、パトロール開始アドレス設
定と、エラーチェックビットロック／解除設定と、パト
ロール機能停止／開始指示とがある。
ジスタアクセス動作として、パトロール開始アドレス設
定と、エラーチェックビットロック／解除設定と、パト
ロール機能停止／開始指示とがある。
【００１９】はじめに、ＲＯＭ３内のソフトウエアがパ
トロール動作停止／開始指示レジスタ９に対してパトロ
ール動作の停止を指示し、パトロール動作が停止する
（ステップ１００）。
トロール動作停止／開始指示レジスタ９に対してパトロ
ール動作の停止を指示し、パトロール動作が停止する
（ステップ１００）。
【００２０】次に、パトロール開始アドレス設定レジス
タ７に対しパトロール開始アドレスを設定する（ステッ
プ１１０）。この設定値が試験しようとしているメモリ
アドレスに近いほど擬正常試験に要する時間が短縮され
る。
タ７に対しパトロール開始アドレスを設定する（ステッ
プ１１０）。この設定値が試験しようとしているメモリ
アドレスに近いほど擬正常試験に要する時間が短縮され
る。
【００２１】そして、メモリ内の試験アドレスに正常値
たとえば“１”と書き込んだ後（ステップ１２０）、エ
ラーチェックビットロック／解除設定レジスタ８にエラ
ーチェックビットロックを設定し（ステップ１３０）、
メモリに正常値とは異なる障害値たとえば“０”と書き
込む（ステップ１４０）。こうすることでメモリ値とエ
ラーチェックビットとの間に不整合を疑似的に起こさせ
る。
たとえば“１”と書き込んだ後（ステップ１２０）、エ
ラーチェックビットロック／解除設定レジスタ８にエラ
ーチェックビットロックを設定し（ステップ１３０）、
メモリに正常値とは異なる障害値たとえば“０”と書き
込む（ステップ１４０）。こうすることでメモリ値とエ
ラーチェックビットとの間に不整合を疑似的に起こさせ
る。
【００２２】それからエラーチェックビットロック／解
除設定レジスタ８にエラーチェックビットロック解除を
設定し（ステップ１５０）、パトロール動作停止／開始
指示レジスタ９にパトロール動作の再スタートを指示す
る（ステップ１６０）。
除設定レジスタ８にエラーチェックビットロック解除を
設定し（ステップ１５０）、パトロール動作停止／開始
指示レジスタ９にパトロール動作の再スタートを指示す
る（ステップ１６０）。
【００２３】この実施の形態では、パトロール開始アド
レスからメモリ試験アドレスまでのパトロール動作数が
決まっているため、一定時間後にパトロールチェックが
試験アドレスに達した時、メモリ擬正常エラーを正しく
検出するかどうかをチェックすればよい。
レスからメモリ試験アドレスまでのパトロール動作数が
決まっているため、一定時間後にパトロールチェックが
試験アドレスに達した時、メモリ擬正常エラーを正しく
検出するかどうかをチェックすればよい。
【００２４】次に、この発明の他の実施の形態として、
その基本的構成は上記の通りであるが、複数回エラー通
知の擬正常試験について説明する。
その基本的構成は上記の通りであるが、複数回エラー通
知の擬正常試験について説明する。
【００２５】図２に示すフローチャートにおいて、パト
ロール開始アドレス設定後、メモリ正常値書き込みから
エラーチェックビットをロックしてメモリ障害値を書き
込むまでの部分を異なったメモリアドレスに対して複数
回繰り返すことにより、例えばメモリ上の５カ所で繰り
返せば、５回エラー検出時に障害処理報告する、という
ような仕様に対する擬正常試験として使用できる。
ロール開始アドレス設定後、メモリ正常値書き込みから
エラーチェックビットをロックしてメモリ障害値を書き
込むまでの部分を異なったメモリアドレスに対して複数
回繰り返すことにより、例えばメモリ上の５カ所で繰り
返せば、５回エラー検出時に障害処理報告する、という
ような仕様に対する擬正常試験として使用できる。
【００２６】
【発明の効果】以上説明したように、この発明のメモリ
パトロール機能の擬正常試験回路は、パトロール開始ア
ドレス設定レジスタを有し、ソフトウエアから指示され
たメモリアドレスをこのパトロール開始アドレス設定レ
ジスタ内に保持し、次回のパトロール動作をこのレジス
タ内のアドレスから開始するため、パトロール開始アド
レスを試験しようとするメモリアドレスからどのくらい
離れたアドレスに設定するかにより、擬正常エラー検出
に要する時間すなわち試験時間をメモリ容量に関係なく
一定かつ短くできるという効果を有する。
パトロール機能の擬正常試験回路は、パトロール開始ア
ドレス設定レジスタを有し、ソフトウエアから指示され
たメモリアドレスをこのパトロール開始アドレス設定レ
ジスタ内に保持し、次回のパトロール動作をこのレジス
タ内のアドレスから開始するため、パトロール開始アド
レスを試験しようとするメモリアドレスからどのくらい
離れたアドレスに設定するかにより、擬正常エラー検出
に要する時間すなわち試験時間をメモリ容量に関係なく
一定かつ短くできるという効果を有する。
【図１】この発明の実施の形態を示すメモリパトロール
機能の擬正常試験回路の機能ブロック図である。
機能の擬正常試験回路の機能ブロック図である。
【図２】この実施の形態の動作を説明するフローチャー
トである。
トである。
１ ＭＰＵ ２ ＲＡＭ ３ ＲＯＭ ４ メモリアクセスモード制御部 ５ メモリアクセス制御部 ６ メモリ ７ パトロール開始アドレス設定レジスタ ８ エラーチェックビットロック／解除設定レジスタ ９ パトロール動作停止／開始指示レジスタ １０ メモリアクセスモード設定レジスタ １００〜１７０ 処理ステップ
Claims (4)
- 【請求項１】メモリパトロールによるエラー検出機能の
正常性を確認する擬正常試験回路において、 通常のメモリアクセス動作かメモリ制御レジスタアクセ
ス動作かのモードを格納するメモリアクセスモード設定
レジスタを備え、メモリアクセスモード設定レジスタに
格納されたモードに従って制御信号を出力するメモリア
クセスモード制御部と、 パトロール開始アドレス設定レジスタを備え、前記メモ
リアクセスモード制御部から入力される制御信号によ
り、メモリアクセス動作か、メモリ制御レジスタアクセ
ス動作かを識別し、メモリアクセス動作時は、通常のメ
モリリードライト動作を行い、メモリ制御レジスタアク
セス動作時は、メモリパトロール動作を停止させ、前記
パトロール開始アドレス設定レジスタに対しパトロール
開始アドレスを設定し、メモリ内の試験アドレスに正常
値を書き込んだ後、エラーチェックビットロックを設定
してメモリに正常値とは異なる障害値を書き込み、エラ
ーチェックビットロック解除を設定してメモリパトロー
ル動作を再スタートさせ、前記パトロール開始アドレス
設定レジスタで指定されたアドレスからメモリパトロー
ルによるエラー検出機能の正常性試験を開始するメモリ
アクセス制御部と、 を備えることを特徴とするメモリパトロール機能の擬正
常試験回路。 - 【請求項２】請求項１に記載のメモリパトロール機能の
擬正常試験回路において、 メモリ内の試験アドレスに正常値を書き込んだ後、エラ
ーチェックビットロックを設定してメモリに正常値とは
異なる障害値を書き込むことを異なったメモリアドレス
に対して複数回繰り返すことを特徴とするメモリパトロ
ール機能の擬正常試験回路。 - 【請求項３】メモリパトロールによるエラー検出機能の
正常性を確認する擬正常試験方法において、 パトロール動作の停止を指示してパトロール動作を停止
するステップと、 パトロール開始アドレス設定レジスタに対しパトロール
開始アドレスを設定するステップと、 メモリ内の試験アドレスに正常値を書き込んだ後、エラ
ーチェックビットロックを設定してメモリに正常値とは
異なる障害値を書き込むステップと、 エラーチェックビットロック解除を設定してパトロール
動作を再スタートさせるステップと、 を含むことを特徴とするメモリパトロール機能の擬正常
試験方法。 - 【請求項４】請求項３に記載のメモリパトロール機能の
擬正常試験方法において、 メモリ内の試験アドレスに正常値を書き込んだ後、エラ
ーチェックビットロックを設定してメモリに正常値とは
異なる障害値を書き込むステップを異なったメモリアド
レスに対して複数回繰り返すことを特徴とするメモリパ
トロール機能の擬正常試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14557198A JP3173461B2 (ja) | 1998-05-27 | 1998-05-27 | メモリパトロール機能の擬正常試験回路および擬正常試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14557198A JP3173461B2 (ja) | 1998-05-27 | 1998-05-27 | メモリパトロール機能の擬正常試験回路および擬正常試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11338785A JPH11338785A (ja) | 1999-12-10 |
| JP3173461B2 true JP3173461B2 (ja) | 2001-06-04 |
Family
ID=15388201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14557198A Expired - Fee Related JP3173461B2 (ja) | 1998-05-27 | 1998-05-27 | メモリパトロール機能の擬正常試験回路および擬正常試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3173461B2 (ja) |
-
1998
- 1998-05-27 JP JP14557198A patent/JP3173461B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11338785A (ja) | 1999-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |