JP3183294B2 - 液晶表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁基板上に形成し
た半導体素子によって構成される薄膜半導体装置に係
り、特に高性能な回路を良好な均一性をもって形成でき
る薄膜半導体装置の構造に関する。

【０００２】

【従来の技術】近年、ガラス等の絶縁基板上に形成した
半導体膜を活性層とした薄膜能動素子を用いた薄膜半導
体装置の開発が活発になりつつある。代表的なものとし
てはアクティブマトリックス方式の液晶ディスプレイや
ファクシミリ用のライン光センサ等がある。これらの半
導体装置の高性能化，長尺化の動向から、より高性能の
素子が要求されている。このためには、低温でより良質
の多結晶または単結晶膜を形成することが必要とされて
いる。

【０００３】多結晶または単結晶膜の低温形成法として
は、レーザビームの照射により半導体を再結晶化する謂
ゆるレーザアニール法が従来より用いられている。レー
ザアニール技術に関しては例えば、特開昭５７−１８７
９３３号公報などが挙げられる。

【０００４】

【発明が解決しようとする課題】レーザアニール技術に
おいては、素子特性の均一化すなわち場所による膜の結
晶性のバラツキを小さくすることが重要な課題である。
上記従来技術は結晶性の良い半導体膜を得ることについ
ては考慮されているが、結晶性の均一化という点に関し
ては配慮されていない。場所による結晶性の違いから素
子特性がばらつくと、素子単独では良好な特性を持って
も、複数の素子により回路を構成すると、素子間の特性
のバラツキから所望の回路動作が得られず使用に供すこ
とは不可能となる。レーザアニールを用いた時の結晶性
のバラツキは再結晶化時の冷却速度のバラツキに起因す
る。以下のことについて図２に従って説明する。

【０００５】図２は、ガラス基板１０１上に面積が１０
×５０μｍ² および４００×４００μｍ² の非晶質Ｓｉ
（ａ−Ｓｉ）膜１０２を形成し、さらにこの上にキャッ
ピング膜としてＳｉＯ₂ 膜１０３を形成した後、（図２
（ａ））ＸｅＣｌエシキマレーザ光を２００ｍＪ／cm²
のパワーで照射（図２（ｂ））の時、膜内の結晶性を微
小部Ｘ線回折法により評価した結果である（図２(ｃ)，
(ｄ)）。同図（ｃ）に示すように、面積が１０×５０μ
ｍ² の膜では膜内の結晶性はほぼ均一となっているのに
対し、面積が４００×４００μｍ² と大きい膜では、膜
の端部近くでは高い結晶性を示すが、膜中央部に向かう
に従って結晶性は低下し、端から１００μｍ以上離れた
場所で全く結晶化が生じていない。これは面積の大きな
膜など熱容量が大きく、レーザ光のパワーが十分強くな
い場合には膜の結晶化を生ぜしめるには熱エネルギーが
不足するためと考えられる。膜の端部でのみ結晶化が起
こるのは、端部は熱伝導の悪いＳｉＯ₂ 膜により熱の放
熱が中央に比べて抑えられるためのと思われる。

【０００６】面積の大きな膜全体を結晶化させるために
は、レーザ光のパワーを上げれば良いが、パワーを上げ
すぎると面積の小さい膜の表面荒れが剥離が生ずるとい
う別の問題が生ずる。従って、上記の従来の技術では均
一な結晶性を全ての膜にわたって実現することは困難で
ある。

【０００７】図３は従来のレーザアニール技術を用いて
実際に絶縁基板上に多結晶シリコン膜により形成した回
路の一例である。同図（ｂ）は同図（ａ）に示した３段
のインバータ回路の平面パターンである。ここでトラン
ジスタＱ₅ およびＱ₆ は大きな駆動能力を得るためにチ
ャネル幅を１５００μｍと大きくしている。このため、
Ｑ₅ ，Ｑ₆ の活性層となるシリコン膜２０１の面積Ｓｉ
は１４０×１５００＝２.１×１０⁵μｍ² とトランジス
タＱ₁，Ｑ₂の活性層となる最も小さなシリコン膜の２０
１の面積Ｓｉ＝２.８×１０³μｍ² に比べ７５倍の大き
さとなっている。従って、上記の理由によりシリコン膜
２０１〜２０３の間を同一のレーザパワーを再結晶化し
た場合、結晶性のバラツキが生じ、結果として所望のイ
ンバータ出力Ｖ′_odが得られない。

【０００８】本発明の目的は、これら従来技術の問題を
解決し、良好な結晶性が得られるレーザアニール法の特
徴を生かしながら、結晶性のバラツキを抑えた高性能の
回路を有する液晶表示装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明は、レーザアニー
ルによる結晶性のバラツキを小さくするために、レーザ
再結晶化する半導体膜をあらかじめ複数の島状にパター
ニングし、かつ個々の島の面積は１.６×１０⁵μｍ² 以
下とし、各々の内で、面積の最大値と最小値の比を５０
以下として能動素子を構成したものである。

【００１０】本発明において、レーザ再結晶化する半導
体膜の面積を１.６×１０⁵μｍ² 以下に制御することに
より、膜の熱容量を小さくして比較的低いレーザパワー
でも膜全体が均一に結晶化せしめることができる。ま
た、再結晶化する膜の内で少なくとも能動素子の活性層
として用いるものの面積の最小値と最大値の比を５０以
下とすることにより、各々の膜の熱容量の違いを小さく
して結晶性のバラツキを抑えることができる。

【００１１】

【発明の実施の形態】以下、本発明の一実施例を図１に
より説明する。図１は図３に示したものと同様な回路を
発明の方法により絶縁基板上に構成したものである。本
実施例においては、チャネル層１５００μｍの出力段の
トランジスタＱ₅ ，Ｑ₆ は、互いに分離されたチャネル
幅５０μｍのサブトランジスタを３０個並列に接続する
ことで構成されている。各々のサブトランスの活性層
は、４０×５０μｍ² のシリコン膜２０３であり、これ
らのシリコン膜２０３は熱的に絶縁されている。従っ
て、シリコン膜の２０１，２０２，２０３をレーザ照射
によって結晶化した時に、各々のシリコン膜の熱容量値
が近い値となっているため膜の結晶性のバラツキを小さ
くできることにより良好なインバータ特性が得られる。

【００１２】図４は、第１の実施例に示した装置の製造
プロセスの概略を示したものである。

【００１３】ガラス基板１０１上に減圧ＣＶＤ法により
ａ−Ｓｉ膜１０２を１００ｎｍ堆積する。次にこのａ−
Ｓｉ膜１０２を通常のホットエッチング工程により複数
の膜に分離する。次にキャッピング膜として常圧ＣＶＤ
法によりＳｉＯ₂ 膜１０３を１００ｎｍ堆積する。ここ
で波長３０８ｎｍのＸｅＣｌエキシマレーザ光を200ｍ
Ｊ／cm²のパワーでＳｉＯ₂膜１０３の上からＳｉ膜に照
射し再結晶化して多結晶Ｓｉ膜１０８を得る。次にＳｉ
Ｏ₂ 膜１０３をフッ酸処理により除去後、ゲート絶縁膜
としてＳｉＯ₂ 膜１０４，１５０ｎｍを常圧ＣＶＤによ
り、続いてゲート電極としてａ−Ｓｉ膜１０５，１５０
ｎｍを減圧ＣＶＤ法により形成する。次に、ゲートＳｉ
膜１０５とゲート絶縁膜１０４を所定の形状にパターニ
ング後、イオン注入法によりゲート電極およびソース，
ドレイン領域に³¹Ｐイオンを注入し、６００℃で１０時
間熱処理として抵抗層を得る。次に、保護膜としてＰＳ
Ｇ膜１０６を常圧ＣＶＤ法により堆積し、コンタクトス
ルホール開口後、Ａｌ電極１０７をスパッタ法により堆
積し、これをパターニングして図１の構造の回路を得
る。

【００１４】本実施例においては再結晶化するＳｉ膜の
面積の最大値は７.０×１０³μｍ²、最小値は２.８×１
０³μｍ² となっており、最大値と最小値の比は２.５
に構成されている。この面積比は５０以下であれば、素
子特性のバラツキは実用上問題ない程度に抑えることが
できる。また膜の面積の最大値については４００μｍ×
４００μｍ＝１.６×１０⁵μｍ² 以上になるとレーザパ
ワー２００ｍＪ／cm²では均一に結晶化されなくなる。
これを均一に結晶化するためにレーザパワーを上げれば
良いが、レーザパワーが２２０ｍＪ／cm² 以上になる
と、特に面積が小さい膜で表面凹凸が生じ素子特性が低
下するこのために再結晶化するＳｉ膜の面積は１.６×
１０⁵μｍ² 以下に設定することが望ましい。

【００１５】上記の実施例は、非常に簡単な回路に関す
るものであるが、本発明の構造は絶縁基板上に形成され
る種々の薄膜半導体装置に適用可能である。例えば、同
一基板上に駆動回路を内蔵した画像表示用のアクティブ
マトリックス基板において、駆動回路を構成するトラン
ジスタに対し本発明の構造を適用すれば、高い電流駆動
能力を有するトランジスタが均一に作成できるため、高
速動作可能な駆動回路が構成できる。これにより、より
大型あるいは高精細の表示装置が実現される。

【００１６】図５は本発明の構造のアクティブマトリッ
ク基板上により表示装置を構成したものである。

【００１７】ガラス基板１０１上に形成された走査配線
３０１と信号配線３０２とがマトリックス状に形成さ
れ、その交差点近傍に薄膜トランジスタ３００が形成さ
れ、透明電極からなる画素電極らを駆動する。走査配線
３０１と信号配線３０２はそれぞれ走査側駆動回路３０
４及び信号側駆動回路３０５に接続され駆動される。液
晶層３０６を挟んで対向するガラス基板３０９上には透
明電極よりなる対向電極３０７およびカラーフィルタ３
０８が形成され一対のガラス基板１０１，３０９を挟む
ように偏光板３１０が設けられる。光源からの光の透過
量を画素電極ら部分で調整することにより薄膜トランジ
スタ駆動型のカラー液晶表示装置が構成される。本発明
の構造は駆動回路を高性能化できるため、液晶表示装置
の大型化，高精細化に適しており、ビデオターミナル，
ワークステション，高品位ＴＶなどが実現される。

【００１８】また、本発明の構造は上記の例だけでな
く、例えば、ファクシミリ用のラインセンサ用の駆動回
路などの、絶縁基板上に形成される光電変換装置の駆動
回路へも適用可能である。本発明によれば高性能の駆動
回路が得られるため、高精細，高感度かつ高速の光電変
換装置が実現できる。

【００１９】上記の実施例では半導体膜としてはシリコ
ンを対象として説明したが、本発明はこれに限られずＧ
ｅ，ＳｉＧｅ，ＧａＡｓ，ＺｎＳｅなどの他へ半導体に
ついても適用可能である。

【００２０】また、再結晶化の手段としては上記実施例
で説明したＸｅＣｌエキシマレーザ光に限らずＡｒレー
ザ，ＡｒＦエキシマレーザなどの他の種類のレーザや、
電子ビームあるいはイオンビームを用いることも可能で
ある。

【００２１】以上のように、本発明によればレーザ再結
晶化する半導体膜の面積を１.６ ×１０⁵μｍ²以下と
し、半導体膜の内、最小の面積と最大の面積の比を５０
以下して構成することにより、膜の結晶性のバラツキを
抑え、高性能な能動素子を均一に形成できる効果があ
る。

【００２２】

【発明の効果】結晶性のバラツキを抑えた高性能の回路
を有する液晶表示装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示した回路図と平面図であ
る。

【図２】従来技術における膜の結晶性のバラツキを説明
したものである。

【図３】従来技術の一例の回路図と平面図である。

【図４】本発明の実施例の工程の断面構造図である。

【図５】薄膜トランジスタ駆動型液晶表示装置の構造を
示す斜視図である。

【符号の説明】

１０１，３０９…ガラス基板、１０２…ａ−Ｓｉ膜、１
０３…ＳｉＯ₂ 膜、１０４…ゲート絶縁膜、１０５…ゲ
ートＳｉ膜、１０６…保護膜、１０７…Ａｌ電極、１０
８…多結晶膜、２０１，２０２，２０３…Ｓｉ膜、３０
１…走査配線、３０２…信号配線、３０３…薄膜トラン
ジスタ、３０４…走査側駆動回路、３０５…信号側駆動
回路、３０６…液晶層、３０７…対向電極、３０８…カ
ラーフィルタ、３１０…偏向板。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１２Ｚ 29/786 ６１８Ｚ (72)発明者 安藤 英美 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 昭59−187396（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/133 550 G02F 1/133 505 G09G 3/36

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】同一基板上に表示領域とこの表示領域を駆
   動する駆動回路領域を有する液晶表示装置であって、 前記駆動回路領域は少なくとも２段以上のインバータを
   接続した回路を有して構成されており、 前記インバータは薄膜半導体素子を有して構成されてお
   り、 前記２段以上のインバータを接続した回路の最終段のイ
   ンバータの薄膜半導体素子の能動層は、複数個に分割さ
   れて構成されている液晶表示装置。
2. 【請求項２】前記薄膜半導体素子の能動層は、レーザー
   光，電子ビーム、又はイオンビーム照射により結晶化し
   た１又は２以上のＳｉ膜の領域で構成され、 それぞれのＳｉ膜の領域の面積は、１.６×１０⁵μｍ²
   以下であり、 これらの領域の面積の最大値と最小値の比が５０以下で
   ある請求項１の液晶表示装置。
3. 【請求項３】前記インバータは多段接続で構成されてい
   る請求項１又は２の液晶表示装置。