JP3192282B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、入力信号に応答して所定の出力信号を出力す
る回路ブロックを有する半導体集積回路に関するもので
ある。

【０００２】

【従来の技術】ＡＳＩＣ（Application Specific IC ）
設計において、予め準備されたセルライブラリの中から
任意の回路ブロックであるセルを選択し、それらを接続
することによって、所望の機能を有する半導体装置を実
現することができる。上記のＡＳＩＣ設計において、設
計段階でのフィードバックを少なくし、開発期間の短縮
化、開発コストの削減を図るためには、個々のセルの性
能や信頼性を把握しておかなければならない。個々のセ
ルの性能評価として、入力信号が入力され、入力信号に
応答した出力信号が出力されるまでの信号伝達時間を測
定するタイミング評価も重要な評価項目の１つである。
この場合、セル固有のタイミング特性を測定するために
セル周辺の回路、たとえば、入力バッファや出力バッフ
ァで生じる遅延の影響を除去して評価しなければならな
い。

【０００３】以下、セル周辺の回路の遅延の影響を除い
てタイミング測定を行なう従来の半導体集積回路につい
て図面を参照しながら説明する。図４は、従来の半導体
集積回路の構成を示すブロック図である。

【０００４】図４において、従来の半導体集積回路２１
は、タイミング測定を行なうセルである回路ブロック
１、タイミング測定用のラッチ６〜８、回路ブロック１
の入力信号が入力される入力ピン１０ａ、１０ｂ、ラッ
チ６〜８を制御するストローブ信号ＳＴＢが入力される
入力ピン１５、ラッチ６〜８の出力信号がそれぞれ出力
される出力ピン１６〜１８を含む。

【０００５】入力ピン１０ａ、１０ｂから入力された入
力信号は、回路ブロック１の端子１ａ、１ｂにそれぞれ
入力される。回路ブロック１は、端子１ａ、１ｂに入力
した入力信号に応答して、所定の出力信号を端子１ｃか
らラッチ６へ出力する。ラッチ６は、入力ピン１５から
入力されたストローブ信号ＳＴＢが“Ｈ”から“Ｌ”へ
立下がったタイミングで回路ブロック１の出力信号をラ
ッチし、出力ピン１６へ出力する。ラッチ７には入力ピ
ン１０ａから入力された入力信号が入力され、入力ピン
１５から入力されたストローブ信号ＳＴＢが“Ｈ”から
“Ｌ”へ立下がるタイミングで入力ピン１０ａから入力
された入力信号をラッチし、出力ピン１７へ出力する。
ラッチ８には、入力ピン１０ｂから入力された入力信号
が入力され、入力ピン１５から入力されたストローブ信
号ＳＴＢが“Ｈ”から“Ｌ”へ立下がるタイミングで入
力ピン１０ｂから入力された入力信号をラッチし、出力
ピン１８へ出力する。

【０００６】次に、回路ブロック１のタイミング測定の
方法について説明する。回路ブロック１のように、２つ
の入力信号に応答して１つの出力信号を出力する場合、
回路ブロック１の信号伝達時間である遅延時間は、端子
１ａから入力信号が入力し、端子１ｃへ出力信号が出力
されるまでの遅延時間Ｄ１と、端子１ｂに入力信号が入
力し、端子１ｃから出力信号が出力されるまでの遅延時
間Ｄ２とがあり、両者の遅延時間のうち遅い方の遅延時
間が回路ブロック１の遅延時間となる。したがって、回
路ブロック１の遅延時間を測定するためには、端子１ａ
から端子１ｃまでの遅延時間Ｄ１と端子１ｂから端子１
ｃまでの遅延時間Ｄ２の両方を測定し、回路ブロック１
のタイミング測定を行なう。

【０００７】まず、入力ピン１０ａから回路ブロック１
の端子１ａまでの遅延時間Ｄ３の測定について説明す
る。入力ピン１０ａに入力信号を入力し、その後入力ピ
ン１５へストローブ信号ＳＴＢを入力すると、ラッチ７
はストローブ信号ＳＴＢが“Ｈ”から“Ｌ”へ立下がる
タイミングで入力ピン１０ａから入力した入力信号をラ
ッチし、出力ピン１７へ出力する。たとえば、入力ピン
１０ａへ“Ｌ”から“Ｈ”へ変化する立上がり信号が入
力された場合、ストローブ信号ＳＴＢの立下がりタイミ
ングより入力信号の立上がりタイミングが遅いときはラ
ッチ７は“Ｌ”の状態の信号を出力し、ストローブ信号
ＳＴＢの立下がりタイミングより入力信号の立上がりタ
イミングが早い場合はラッチ７は“Ｈ”の状態の信号を
出力する。したがって、入力信号の立上がりタイミング
から、ラッチ７の出力信号が“Ｌ”から“Ｈ”へ変化す
るストローブ信号の立下がりタイミングまでを計測する
ことにより入力ピン１０ａから回路ブロック１の端子１
ａまでの遅延時間Ｄ３を計測することが可能となる。

【０００８】次に、入力ピン１０ａから回路ブロック１
の端子１ｃまでの遅延時間Ｄ４の測定について説明す
る。入力ピン１０ａから入力信号が回路ブロック１の端
子１ａへ入力され、回路ブロック１は所定の動作を行な
った後、出力信号を端子１ｃからラッチ６へ出力する。
ラッチ６はストローブ信号ＳＴＢが“Ｈ”から“Ｌ”へ
立下がるタイミングで回路ブロック１の端子１ｃから出
力される出力信号をラッチし、出力ピン１６へ出力す
る。回路ブロック１が入力信号に応答して、たとえば、
“Ｌ”から“Ｈ”の信号を出力する場合、上記と同様に
ストローブ信号ＳＴＢの立下がりタイミングを変化させ
てラッチ６の出力が“Ｌ”から“Ｈ”へ変化するストロ
ーブ信号ＳＴＢの立下がりタイミングを調整する。した
がって、入力ピン１０ａへ入力される入力信号が立上が
るタイミングからラッチ６の出力信号が“Ｌ”から
“Ｈ”の信号に変化するストローブ信号ＳＴＢの立下が
りタイミングまでを測定することにより、入力ピン１０
ａから回路ブロック１の端子１ｃまでの遅延時間を計測
することが可能となる。

【０００９】この結果、回路ブロック自身の遅延時間で
ある端子１ａから端子１ｃまでの遅延時間Ｄ１は、上記
の遅延時間Ｄ４から遅延時間Ｄ３を減算することにより
求めることができる。

【００１０】上記と同様に、ラッチ８、６を用い、スト
ローブ信号ＳＴＢの立下がりタイミングを調整すること
により、入力ピン１０ｂから回路ブロック１の端子１ｂ
までの遅延時間Ｄ５と入力ピン１０ｂから回路ブロック
１の端子１ｃまでの遅延時間Ｄ６を計測し、回路ブロッ
ク１の端子１ｂから端子１ｃまでの遅延時間Ｄ２を求め
ることが可能となる。

【００１１】以上のように、回路ブロック１の端子１ａ
から端子１ｃまでの遅延時間Ｄ１と端子１ｂから端子１
ｃまでの遅延時間Ｄ２とを求め、両者のうち大きい値を
回路ブロック１自身の遅延時間として特定することがで
き、回路ブロック１のタイミング測定を行なうことが可
能となる。

【００１２】

【発明が解決しようとする課題】上記のように従来の半
導体集積回路では、入力信号を入力する入力ピンから回
路ブロックの入力端子までの入力信号の遅延時間は、各
入力信号を伝達する配線の配線長や入力容量等の違いに
より均一にすることができないため、各入力信号に対し
て遅延時間を測定し、回路ブロックのみの遅延時間を求
める必要があり、測定回数が多くなるという問題点があ
った。また、各入力信号ごとに入力信号をラッチするラ
ッチ手段およびラッチした信号を出力する出力端子を設
ける必要があり、高集積化を達成することができないと
いう問題点もあった。さらに、各入力端子と各ラッチを
接続する配線の特性のばらつき等により回路ブロックの
遅延時間を高精度に特定することができないという問題
点もあった。

【００１３】本発明は上記課題を解決するためのもので
あって、任意の回路ブロックの遅延時間を高精度かつ簡
便に特定することができ、高集積化に適する半導体集積
回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】第１タイミング信号に応
答して、外部から入力された入力信号を保持して出力す
る保持手段と、保持手段の出力信号が入力され、所定の
出力信号を出力する回路ブロックと、第２タイミング信
号と保持手段の出力信号とが入力され、第２タイミング
信号の入力以前に保持手段の出力信号が入力されたこと
に基づいて所定の第１信号を出力する第１論理手段と、
第３タイミング信号と回路ブロックの出力信号とが入力
され、第３タイミング信号の入力以前に回路ブロックの
出力信号が入力されたことに基づいて所定の第２信号を
出力する第２論理手段とを含む。

【００１５】

【作用】外部から入力された入力信号は一旦保持手段に
入力され、保持手段により第１タイミング信号に応答し
て回路ブロックへ出力されるので、第１タイミング信号
を基準として入力信号を回路ブロックへ入力することが
できる。したがって、この第１タイミング信号を基準と
して、第２タイミング信号までの時間を計測することに
より、保持手段の出力から回路ブロックへの入力までの
遅延時間を特定することができ、一方、第３タイミング
信号までの時間を計測することにより、保持手段の出力
から回路ブロックの出力までの遅延時間を特定すること
が可能となる。この結果、上記の第２タイミング信号と
第３タイミング信号との間の時間が回路ブロックの遅延
時間となり、回路ブロックの遅延時間を特定することが
可能となる。

【００１６】

【実施例】次に、本発明の一実施例の半導体集積回路に
ついて図面を参照しながら説明する。図１は、本発明の
一実施例の半導体集積回路の構成を示すブロック図であ
る。

【００１７】図１において、半導体集積回路２０は、タ
イミング測定を行なう回路ブロック１、外部からの入力
信号をラッチするラッチ２、３、回路ブロック１の出力
信号をラッチするラッチ４、回路ブロック１への入力信
号をラッチするラッチ５、外部から入力信号を入力する
入力ピン１０ａ、１０ｂ、ラッチ２、３のラッチ動作を
制御するクロック信号ＣＬＫが入力される入力ピン１
１、ラッチ４、５のラッチ動作を制御するストローブ信
号ＳＴＢが入力される入力ピン１２、ラッチ４の出力信
号を出力する出力ピン１３、ラッチ５の出力信号を出力
する出力ピン１４を含む。

【００１８】入力ピン１０ａ、１０ｂはそれぞれラッチ
２、３と接続され、入力ピン１０ａ、１０ｂを介して外
部から入力される入力信号は一旦ラッチ２、３に入力さ
れる。ラッチ２、３はクロック信号ＣＬＫが入力される
入力ピン１１と接続され、クロック信号ＣＬＫが“Ｌ”
から“Ｈ”へ立上がるタイミングで入力された入力信号
をラッチし、ラッチした入力信号を出力信号として回路
ブロック１の端子１ａ、１ｂへそれぞれ出力する。この
とき、ラッチ２、３には、同一のクロック信号ＣＬＫが
入力されているため同じタイミングでラッチ動作を行な
い、入力ピン１０ａ、１０ｂを介して入力された２つの
入力信号を同時に回路ブロック１の端子１ａ、１ｂへ入
力することができる。回路ブロック１の端子１ｃはラッ
チ４と接続され、回路ブロック１はラッチ２、３から入
力信号が端子１ａ、１ｂに入力されると所定の動作を行
ない、所定の出力信号を端子１ｃから出力し、ラッチ４
へ出力する。ここで、回路ブロック１は、ＡＳＩＣに使
用されるセルライブラリのうちたとえば、ＲＯＭ（Read
Only Memory）やＲＡＭ（Random Access memory）等の
所定のセルであり、説明を簡略化するために２入力１出
力の例について述べている。ラッチ４はストローブ信号
ＳＴＢが入力される入力ピン１２と接続され、ストロー
ブ信号ＳＴＢが“Ｈ”から“Ｌ”へ立下がるタイミング
で回路ブロック１の端子１ｃから出力される出力信号を
ラッチし、ラッチした出力信号を出力ピン１３へ出力す
る。ラッチ５はラッチ２の出力側と接続され、ラッチ２
の出力信号が入力される。また、ラッチ５は入力ピン１
２と接続され、ラッチ４と同様に、ストローブ信号ＳＴ
Ｂが“Ｈ”から“Ｌ”へ立下がるタイミングで入力信号
をラッチし、出力ピン１４へ出力する。ここで、ラッチ
５は、ラッチ２の出力側と接続したが、ラッチ２、３は
クロック信号ＣＬＫの立上がりタイミングで同時に出力
信号を出力するので、ラッチ３の出力側と接続してもよ
い。

【００１９】次に、タイミング測定を行なう試験システ
ムについて説明する。図２は、タイミング測定を行なう
試験システムの構成を示す図である。

【００２０】図２において、試験システムは、半導体集
積回路２０、試験装置３０を含む。試験装置３０は、半
導体集積回路２０の入力ピン１０ａ、１０ｂに所定の入
力信号を出力する。試験装置３０は、半導体集積回路２
０のラッチ２、３のラッチ動作を制御するクロック信号
ＣＬＫを入力ピン１１へ入力する。この結果、試験装置
３０はクロック信号ＣＬＫのタイミングを制御し、入力
信号が回路ブロック１へ入力されるタイミングを制御す
る。また、半導体集積回路２０の出力ピン１３、１４か
ら出力される出力信号は試験装置３０へ入力される。試
験装置３０は半導体集積回路２０のラッチ４、５のラッ
チ動作を制御するストローブ信号ＳＴＢを入力ピン１２
へ入力する。この結果、試験装置３０はストローブ信号
ＳＴＢのタイミングを制御し、出力ピン１３、１４から
出力される出力信号の状態を観測することにより、所定
の出力が出力されるストローブ信号ＳＴＢのタイミング
を特定することができる。

【００２１】次に、半導体集積回路２０の動作について
説明する。図３は、半導体集積回路２０の動作を説明す
るタイミングチャートである。

【００２２】まず、入力ピン１０ａ、１０ｂから入力信
号ａ、ｂが、たとえば、“Ｌ”から“Ｈ”へ立上がり入
力される。入力信号ａ、ｂは、ラッチ２、３と入力ピン
１０ａ、１０ｂとを接続する接続線の配線長や入力容量
等の違いにより異なる遅延時間で遅延し、入力信号ｃ、
ｄとしてラッチ２、３へそれぞれ入力される。ラッチ
２、３は、入力ピン１１から入力されるクロック信号Ｃ
ＬＫが立上がるまで前の状態（ここでは“Ｌ”の状態）
を保持しているので、入力信号ｃ、ｄはラッチ２、３か
ら出力されない。次に、クロック信号ＣＬＫが立上がる
と、ラッチ２、３は入力信号ｃ、ｄをラッチし、その状
態を出力する。ここでは、クロック信号ＣＬＫが立上が
るタイミングでは、入力信号ｃ、ｄは“Ｈ”の状態にあ
るので、ラッチ２、３は“Ｈ”の状態の出力信号を回路
ブロック１の端子１ａ、１ｂに同時に出力する。この結
果、回路ブロック１の端子１ａ、１ｂには“Ｌ”から
“Ｈ”へ立上がる入力信号ｅ、ｆが同時に入力される。
したがって、入力ピン１０ａ、１０ｂから入力した入力
信号ａ、ｂは、ラッチ２、３までの遅延時間が異なった
としても、クロック信号ＣＬＫの立上がりタイミングで
同時にラッチされた後、回路ブロック１へ出力されるの
で、回路ブロック１へ複数の入力信号を同時に入力する
ことが可能となる。入力信号ｅ、ｆが入力された回路ブ
ロック１は、所定の動作を行ない、所定の出力信号ｇを
端子１ｃからラッチ４へ出力する。

【００２３】以上の動作により、回路ブロック１には複
数の入力信号が同時に入力され、所定の出力信号を出力
することが可能となる。

【００２４】次に、測定対象となる回路ブロック１のタ
イミング測定方法について説明する。上記のように回路
ブロック１の入力端子１ａ、１ｂには入力信号ｅ、ｆが
同時に入力しているので、端子１ａまたは１ｂの一方の
入力タイミングから端子１ｃの出力タイミングまでを特
定することにより回路ブロック１の遅延時間を求めるこ
とが可能となる。したがって、本実施例では、ラッチ
２、３に入力されるクロック信号ＣＬＫの立上がり時刻
ｔ０から回路ブロック１の端子１ａへ入力信号が入力す
る時刻ｔ１までの遅延時間Ｄ８、およびラッチ２へ入力
されるクロック信号ＣＬＫの立上がり時刻ｔ０から回路
ブロック１の端子１ｃから出力信号が出力される時刻ｔ
２までの遅延時間Ｄ９を計測し、両者の差を計算するこ
とにより回路ブロック１の遅延時間Ｄ７を特定すること
ができる。

【００２５】まず、クロック信号ＣＬＫの立上がり時刻
ｔ０から回路ブロック１の端子１ａへ入力信号が入力す
る時刻ｔ１までの遅延時間Ｄ８の測定について説明す
る。入力ピン１０ａ、１０ｂからラッチ２、３へ入力信
号が入力され、ラッチ２、３はクロック信号ＣＬＫの立
上がりタイミングで入力信号ｃ、ｄをラッチし、回路ブ
ロック１の端子１ａ、１ｂには入力信号ｅ、ｆが入力さ
れる。このとき、ラッチ５へ入力ピン１２から入力され
るストローブ信号ＳＴＢ１を入力し、ラッチ５はストロ
ーブ信号ＳＴＢ１が“Ｈ”から“Ｌ”へ立下かるタイミ
ングでラッチ２から出力される回路ブロック１の端子１
ａへの入力信号ｅをラッチし、入力信号ｅの状態を出力
ピン１４へ出力する。このストローブ信号ＳＴＢ１を時
刻ｔ１付近でスイープさせながら出力端子１４から出力
される出力信号が“Ｌ”から“Ｈ”の状態に変化するタ
イミングを測定し、そのタイミングを時刻ｔ１として特
定する。この結果、クロック信号ＣＬＫの立上がり時刻
ｔ０からストローブ信号ＳＴＢ１の立下がり時刻ｔ１ま
での時間がラッチ２の出力から回路ブロック１への入力
までの遅延時間Ｄ８を測定することができる。

【００２６】次に、クロック信号ＣＬＫの立上がり時間
ｔ０から回路ブロック１の端子１ｃから出力信号が出力
される時刻ｔ２までの遅延時間Ｄ９の測定について説明
する。入力ピン１０ａ、１０ｂから入力された入力信号
ｃ、ｄがクロック信号ＣＬＫの立上がりタイミングでラ
ッチされ回路ブロック１の端子１ａ、１ｂに入力された
後、回路ブロック１は所定の動作を行ない出力信号を端
子１ｃからラッチ４へ出力する。このとき、ラッチ４へ
入力端子１２からストローブ信号ＳＴＢ２を入力し、ラ
ッチ４は回路ブロック１の端子１ｃから出力される出力
信号をラッチし出力ピン１３へ出力する。上記のストロ
ーブ信号ＳＴＢ２を時刻ｔ２付近でスイープさせ、ラッ
チ４の出力信号が“Ｌ”から“Ｈ”へ変化する時刻ｔ２
を特定する。この結果、クロック信号ＣＬＫの立上がり
時刻ｔ０から回路ブロック１の端子１ｃから出力信号が
出力されるまでの時刻ｔ２までの遅延時間Ｄ９を測定す
ることができる。

【００２７】以上のように測定した遅延時間Ｄ８、Ｄ９
の差が回路ブロック１のみの遅延時間Ｄ７となり、回路
ブロック１のみの遅延時間Ｄ７を特定することが可能と
なる。

【００２８】上記のように本実施例では、入力した入力
信号を一旦ラッチ２、３へ入力し、クロック信号ＣＬＫ
に応答して同時に回路ブロックへ入力することができ、
クロック信号ＣＬＫの立上がりタイミングから回路ブロ
ック１へ１つの入力信号が入力するまでの遅延時間を測
定することにより、回路ブロック１のみの遅延時間を測
定することができ、回路ブロック１のタイミング評価と
して遅延時間の測定回数が大幅に削減される。また、回
路ブロック１への入力タイミングは１つのラッチのみを
用いて測定することができるので、複数のラッチを用い
て測定するよりもラッチの特性等のばらつきの影響を受
けず、高精度な遅延時間の測定が可能となる。さらに、
１つのラッチを用いて入力タイミングを測定しているた
め測定結果を外部へ出力する出力ピンも１つで済み、出
力ピン数の削減および高集積化を容易に達成することが
可能となる。

【００２９】本実施例では、２入力１出力の回路ブロッ
クへの適用について述べたが、その他の入出力数の回路
ブロックにも同様に適用することができ、同様の効果を
得ることができる。

【００３０】

【発明の効果】本発明の半導体集積回路においては、外
部から入力された入力信号を第１タイミング信号に応答
して一旦保持した後、回路ブロックへ出力しているの
で、複数の入力信号がある場合でも各入力信号が同時に
回路ブロックへ入力され、複数の入力信号のうち１つの
入力信号の入力タイミングを計測することにより回路ブ
ロック遅延時間を特定することが可能となる。したがっ
て、任意の回路ブロックの遅延時間を高精度かつ簡便に
測定することができ、高集積化を容易に達成することが
可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体集積回路の構成を示
すブロック図である。

【図２】タイミング測定を行なう試験システムの構成を
示す図である。

【図３】本発明の一実施例の半導体集積回路の動作を説
明するタイミングチャートである。

【図４】従来の半導体集積回路の構成を示すブロック図
である。

【符号の説明】

１ 回路ブロック ２〜５ ラッチ １０ａ、１０ｂ、１１、１２ 入力ピン １３、１４ 出力ピン ２０ 半導体集積回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 溝川 敏男 兵庫県伊丹市東野四丁目61番５号 三菱 電機エンジニアリング株式会社 エル・ エス・アイ設計センター内 (56)参考文献 特開 平４−204274（ＪＰ，Ａ) 特開 昭57−130156（ＪＰ，Ａ) 特開 昭64−23549（ＪＰ，Ａ) 特開 昭63−142657（ＪＰ，Ａ) 特開 昭63−16276（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 21/82 H01L 21/822

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 第１タイミング信号に応答して、外部か
   ら入力された入力信号を保持して出力する保持手段と、 前記保持手段の出力信号が入力され、所定の出力信号を
   出力する回路ブロックと、 第２タイミング信号と前記保持手段の出力信号とが入力
   され、前記第２タイミング信号の入力以前に前記保持手
   段の出力信号が入力されたことに基づいて所定の第１信
   号を出力する第１論理手段と、 第３タイミング信号と前記回路ブロックの出力信号とが
   入力され、前記第３タイミング信号の入力以前に前記回
   路ブロックの出力信号が入力されたことに基づいて所定
   の第２信号を出力する第２論理手段とを含む半導体集積
   回路。