JP3221114B2 - 磁電変換素子 - Google Patents
磁電変換素子Info
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Description
【０００１】
【産業上の利用分野】本発明は III−Ｖ族化合物半導体
材料を用いた磁電変換素子、特に高いサージ耐性を有す
る高信頼性の III−Ｖ族化合物磁電変換素子に関する。
材料を用いた磁電変換素子、特に高いサージ耐性を有す
る高信頼性の III−Ｖ族化合物磁電変換素子に関する。
【０００２】
【従来の技術】磁界を検知し、その強度をもって電気信
号に変換する、いわゆる磁電変換素子の一つとしてホー
ル（Ｈａｌｌ）素子が知られている。ホール素子は従来
からシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の単一
元素からなる単体半導体や、ヒ化ガリウム（ＧａＡｓ）
やリン化インンジウム（ＩｎＰ）などの元素周期律表の
第 III族並びに第Ｖ族に属する元素からなる、いわゆる
III−Ｖ族化合物半導体を利用して得られており、これ
らの半導体材料に磁場を印加した際に起こる電子の運動
によって発生するホール（Ｈａｌｌ）電圧を被検知量と
した一種のセンサーであり、従来から磁界強度の測定に
は勿論のこと回転体の回転数の測定など、多岐に亘る産
業分野に多用されている。
号に変換する、いわゆる磁電変換素子の一つとしてホー
ル（Ｈａｌｌ）素子が知られている。ホール素子は従来
からシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の単一
元素からなる単体半導体や、ヒ化ガリウム（ＧａＡｓ）
やリン化インンジウム（ＩｎＰ）などの元素周期律表の
第 III族並びに第Ｖ族に属する元素からなる、いわゆる
III−Ｖ族化合物半導体を利用して得られており、これ
らの半導体材料に磁場を印加した際に起こる電子の運動
によって発生するホール（Ｈａｌｌ）電圧を被検知量と
した一種のセンサーであり、従来から磁界強度の測定に
は勿論のこと回転体の回転数の測定など、多岐に亘る産
業分野に多用されている。
【０００３】ホール素子には上記の如くＳｉ単体半導体
の他、ＩｎＳｂ、ＩｎＡｓやＧａＡｓ等の III−Ｖ族化
合物半導体が使用されている。実際のホール素子の製造
にあたっては、例えばＩｎＳｂから成るバルク結晶その
ものをホール素子の感磁部として利用する場合も有る
が、多くは高抵抗のＧａＡｓ単結晶基板にイオン注入法
により或はＧａＡｓ単結晶基板上にＶＰＥ、ＭＯＣＶ
Ｄ、ＭＢＥ法等の気相成長法や液相成長法により形成さ
れたＧａＡｓ層が感磁部として利用されている。従来か
らの一般的なホール素子の製造方法は、この様にして形
成された感磁部となる層上に電気信号の入・出力電極と
なるオーミック（Ｏｈｍｉｃ）特性を有する電極を形成
し、ホール素子を構成する。
の他、ＩｎＳｂ、ＩｎＡｓやＧａＡｓ等の III−Ｖ族化
合物半導体が使用されている。実際のホール素子の製造
にあたっては、例えばＩｎＳｂから成るバルク結晶その
ものをホール素子の感磁部として利用する場合も有る
が、多くは高抵抗のＧａＡｓ単結晶基板にイオン注入法
により或はＧａＡｓ単結晶基板上にＶＰＥ、ＭＯＣＶ
Ｄ、ＭＢＥ法等の気相成長法や液相成長法により形成さ
れたＧａＡｓ層が感磁部として利用されている。従来か
らの一般的なホール素子の製造方法は、この様にして形
成された感磁部となる層上に電気信号の入・出力電極と
なるオーミック（Ｏｈｍｉｃ）特性を有する電極を形成
し、ホール素子を構成する。
【０００４】ホール素子の構成上、上記のオーミック電
極は必須な構成要素である。通常ホール素子は図１に示
す様に、感磁部 １０３ となるＧａＡｓエピタキシャ
ル成長層の表面上に設けた一対の入力電極 １０１ と
一対の出力電極 １０２ とから形成される。一般的に
感磁部層 １０３ となる半導体層の電子移動度の高さ
がホール素子の感度特性を決めるため、感磁部として同
じ半導体材料に於いてもｐ形ではなくｎ形の伝導形を示
すｎ形半導体層が用いられてる。このためこの様なｎ形
伝導体について電極材料としてオーミック電極となり易
い、例えば金ーゲルマニウム合金などがもっぱら利用さ
れている。
極は必須な構成要素である。通常ホール素子は図１に示
す様に、感磁部 １０３ となるＧａＡｓエピタキシャ
ル成長層の表面上に設けた一対の入力電極 １０１ と
一対の出力電極 １０２ とから形成される。一般的に
感磁部層 １０３ となる半導体層の電子移動度の高さ
がホール素子の感度特性を決めるため、感磁部として同
じ半導体材料に於いてもｐ形ではなくｎ形の伝導形を示
すｎ形半導体層が用いられてる。このためこの様なｎ形
伝導体について電極材料としてオーミック電極となり易
い、例えば金ーゲルマニウム合金などがもっぱら利用さ
れている。
【０００５】実際にホール素子を動作させるにあって
は、例えば上記の金ーゲルマニウム合金によって構成さ
れる一対のオーミック性入力電極に電圧を適宣印加す
る。しかし、単にｎ形の伝導を示す半導体感磁部層上に
形成されたオーミック電極では、動作電圧を印加するに
際し許容値を越えるサージ的な電圧により、或はまた素
子の動作中に起こる突発的な過剰な動作電圧の印加によ
ってもホール素子の機能が破壊される難点があった。こ
のためこの様なサージ的に入力する電圧によるホール素
子の破壊を防御するために、ホール素子の駆動用電気回
路にサージ的な入力を吸収するダイオード等の電気部品
を具備してなる、いわばプロテクト回路を組み込むのが
従来から行われている一般的な方法であった（たとえ
ば、「最新カ−エレクトロニクスと車載電子機器の信頼
性対策」 Ｐ．２５５〜２２７、１９８９年 技術情報
協会刊 参照）。
は、例えば上記の金ーゲルマニウム合金によって構成さ
れる一対のオーミック性入力電極に電圧を適宣印加す
る。しかし、単にｎ形の伝導を示す半導体感磁部層上に
形成されたオーミック電極では、動作電圧を印加するに
際し許容値を越えるサージ的な電圧により、或はまた素
子の動作中に起こる突発的な過剰な動作電圧の印加によ
ってもホール素子の機能が破壊される難点があった。こ
のためこの様なサージ的に入力する電圧によるホール素
子の破壊を防御するために、ホール素子の駆動用電気回
路にサージ的な入力を吸収するダイオード等の電気部品
を具備してなる、いわばプロテクト回路を組み込むのが
従来から行われている一般的な方法であった（たとえ
ば、「最新カ−エレクトロニクスと車載電子機器の信頼
性対策」 Ｐ．２５５〜２２７、１９８９年 技術情報
協会刊 参照）。
【０００６】
【発明が解決しようとする課題】しかしながら上記の様
な従来からの方法は、電気部品の構成数を単に増加させ
ると共に電気回路上の構成を複雑化し、結果的にはホー
ル素子の小型化に支障を来す等の欠点があり、微小領域
での磁界測定、２次元的な磁界強度の分布測定には差し
支えを生じていた。
な従来からの方法は、電気部品の構成数を単に増加させ
ると共に電気回路上の構成を複雑化し、結果的にはホー
ル素子の小型化に支障を来す等の欠点があり、微小領域
での磁界測定、２次元的な磁界強度の分布測定には差し
支えを生じていた。
【０００７】 本発明は上記の欠点に鑑み、突発的な動
作用電源の入力から素子を保護するための特別な外部回
路を必要とせず、安定的な動作をもたらす高信頼性のし
かも小型化が容易な磁電変換素子を提供することを目的
としてなされたものである。
作用電源の入力から素子を保護するための特別な外部回
路を必要とせず、安定的な動作をもたらす高信頼性のし
かも小型化が容易な磁電変換素子を提供することを目的
としてなされたものである。
【０００８】
【課題を解決するための手段】本発明者は従来のホール
素子に見られる感磁部を構成するｎ形半導体層にオーミ
ック接触を構成する一対の入力電極の構成手段に検討を
加えた。その結果化合物半導体からなるホール素子に於
いて一対を成すオーミック性入力電極の一つにｐ／ｎ接
合を設けることにより、突発的な動作電源の入力から素
子を保護し、継続して安定な特性を発揮し得る高い信頼
性を有する化合物半導体ホール素子を提供するものであ
る。
素子に見られる感磁部を構成するｎ形半導体層にオーミ
ック接触を構成する一対の入力電極の構成手段に検討を
加えた。その結果化合物半導体からなるホール素子に於
いて一対を成すオーミック性入力電極の一つにｐ／ｎ接
合を設けることにより、突発的な動作電源の入力から素
子を保護し、継続して安定な特性を発揮し得る高い信頼
性を有する化合物半導体ホール素子を提供するものであ
る。
【０００９】 上記ｐ／ｎ接合は、例えば入力電極が形
成されるｎ型半導体層に接合させてｐ形半導体を介在さ
せれば容易に形成され得る。例えば、ＧａＡｓ、Ｉｎ
Ｐ、ヒ化インジウム（ＩｎＡｓ）やアンチモン化インジ
ウム（ＩｎＳｂ）等のＩＩＩ−Ｖ族２元化合物、または
それらの混晶半導体を利用したホール素子にあっては、
元素の周期律表に掲げられる第ＩＩ族元素である亜鉛
（Ｚｎ）やマグネシウム（Ｍｇ）のイオンを適量注入す
るいわゆるイオン注入を施し、然る後適宜熱処理を施す
ことによりｎ形半導体領域内にｐ形の伝導形を有する化
合物半導体層を形成することが出来る。一方、ｎ形の伝
導形を呈するＩＩＩ−Ｖ族２元化合物またはそれらの混
晶半導体は、ｐ形半導体層領域内に元素周期律表の第Ｉ
Ｖ族に属するシリコン（Ｓｉ）、ゲルマニウム（Ｇ
ｅ）、もしくは第ＶＩ族の硫黄（Ｓ）やセレン（Ｓｅ）
等の元素をイオン注入すれば容易に得ることが出来る。
また、上述のｐ形、またはｎ形化合物半導体は、イオン
注入法に限らず有機金属熱分解気相成長法（ＭＯＣＶ
Ｄ）法、分子線エピタキシャル法（ＭＢＥ）法等の気相
成長、或はまた液相エピタキシャル法などの成長法によ
っても形成できる。
成されるｎ型半導体層に接合させてｐ形半導体を介在さ
せれば容易に形成され得る。例えば、ＧａＡｓ、Ｉｎ
Ｐ、ヒ化インジウム（ＩｎＡｓ）やアンチモン化インジ
ウム（ＩｎＳｂ）等のＩＩＩ−Ｖ族２元化合物、または
それらの混晶半導体を利用したホール素子にあっては、
元素の周期律表に掲げられる第ＩＩ族元素である亜鉛
（Ｚｎ）やマグネシウム（Ｍｇ）のイオンを適量注入す
るいわゆるイオン注入を施し、然る後適宜熱処理を施す
ことによりｎ形半導体領域内にｐ形の伝導形を有する化
合物半導体層を形成することが出来る。一方、ｎ形の伝
導形を呈するＩＩＩ−Ｖ族２元化合物またはそれらの混
晶半導体は、ｐ形半導体層領域内に元素周期律表の第Ｉ
Ｖ族に属するシリコン（Ｓｉ）、ゲルマニウム（Ｇ
ｅ）、もしくは第ＶＩ族の硫黄（Ｓ）やセレン（Ｓｅ）
等の元素をイオン注入すれば容易に得ることが出来る。
また、上述のｐ形、またはｎ形化合物半導体は、イオン
注入法に限らず有機金属熱分解気相成長法（ＭＯＣＶ
Ｄ）法、分子線エピタキシャル法（ＭＢＥ）法等の気相
成長、或はまた液相エピタキシャル法などの成長法によ
っても形成できる。
【００１０】Ｓｉ、Ｇｅ等の単体半導体から成るホール
素子に於いても、上記の様な方法でｐ／ｎ接合を形成す
ることが出来る。但し、これら第VI族の半導体にあって
は上記の III−Ｖ族化合物半導体とは異なり、ｐ形層の
形成には第 III族に属する元素を、ｎ形層の形成にはリ
ン（Ｐ）、ヒ素（Ａｓ）等の第Ｖ族の元素をイオン注入
するか、或はドーピング（添加）するエピタキシャル成
長法により得られる。
素子に於いても、上記の様な方法でｐ／ｎ接合を形成す
ることが出来る。但し、これら第VI族の半導体にあって
は上記の III−Ｖ族化合物半導体とは異なり、ｐ形層の
形成には第 III族に属する元素を、ｎ形層の形成にはリ
ン（Ｐ）、ヒ素（Ａｓ）等の第Ｖ族の元素をイオン注入
するか、或はドーピング（添加）するエピタキシャル成
長法により得られる。
【００１１】更に、ＧａＡｓから成るホール素子をイオ
ン注入法を利用して得る場合を例に挙げ、本発明に説明
を加える。従来と同様ＧａＡｓから成るホール素子を得
るには半絶縁性のいわゆる高抵抗のＧａＡｓ単結晶を基
板として用いる。先ずこの高抵抗ＧａＡｓ基板表面の素
子を形成する領域以外、即ち入・出力電極部、感磁部と
なる領域以外の領域を、公知のフォトリソグラフィー
法、エッチング法等に従って一般的なレジスト剤、酸化
ケイ素（ＳｉＯ2 ）、窒化ケイ素（ＳｉＮ）などの膜で
被覆する。然る後、ＧａＡｓに対しｎ形不純物となるＳ
ｉイオンを適量注入する。次に、上述の素子の機能部と
なる領域以外を被覆していた膜材をエッチングにより除
去する。その後、Ｓｉイオンが注入されたＧａＡｓ結晶
基板に適宣熱処理を施し、注入されたＳｉイオンを電気
的に活性化させてｎ形ＧａＡｓから成る感磁部、及び各
々一対をなす入力並びに出力電極部を形成する。次にＳ
ｉをイオン注入した一対をなす入力電極部の片方に、ｐ
／ｎ接合を成す様に例えばＺｎイオンなどのｐ型不純物
を注入する。然る後に再び適宣熱処理を施し、注入され
たＺｎイオンを電気的に活性化してｐ／ｎ接合を形成す
る。最終的には各々一対をなす入・出力電極部に金ーゲ
ルマニウム合金等の、ｎ形ＧａＡｓに対し、オーミック
接触をもたらす電極材を真空蒸着法などにより被着して
電極を形成すれば、本発明に係わるホール素子が得られ
る。
ン注入法を利用して得る場合を例に挙げ、本発明に説明
を加える。従来と同様ＧａＡｓから成るホール素子を得
るには半絶縁性のいわゆる高抵抗のＧａＡｓ単結晶を基
板として用いる。先ずこの高抵抗ＧａＡｓ基板表面の素
子を形成する領域以外、即ち入・出力電極部、感磁部と
なる領域以外の領域を、公知のフォトリソグラフィー
法、エッチング法等に従って一般的なレジスト剤、酸化
ケイ素（ＳｉＯ2 ）、窒化ケイ素（ＳｉＮ）などの膜で
被覆する。然る後、ＧａＡｓに対しｎ形不純物となるＳ
ｉイオンを適量注入する。次に、上述の素子の機能部と
なる領域以外を被覆していた膜材をエッチングにより除
去する。その後、Ｓｉイオンが注入されたＧａＡｓ結晶
基板に適宣熱処理を施し、注入されたＳｉイオンを電気
的に活性化させてｎ形ＧａＡｓから成る感磁部、及び各
々一対をなす入力並びに出力電極部を形成する。次にＳ
ｉをイオン注入した一対をなす入力電極部の片方に、ｐ
／ｎ接合を成す様に例えばＺｎイオンなどのｐ型不純物
を注入する。然る後に再び適宣熱処理を施し、注入され
たＺｎイオンを電気的に活性化してｐ／ｎ接合を形成す
る。最終的には各々一対をなす入・出力電極部に金ーゲ
ルマニウム合金等の、ｎ形ＧａＡｓに対し、オーミック
接触をもたらす電極材を真空蒸着法などにより被着して
電極を形成すれば、本発明に係わるホール素子が得られ
る。
【００１２】上記の例ではｎ形不純物のＳｉを先ず注入
し、活性化のための熱処理を施し、然る後、ｐ形不純物
のＺｎイオンを注入し、熱処理する工程手順であった
が、本発明に係わるホール素子にあっては別段この手順
に限定されることはなく、上記の例とは逆にｐ形不純物
を注入し熱処理を施した後、ｎ形不純物を注入し熱処理
を実施しても良い。また、各イオンの注入の度に熱処理
を施すのではなく、ｐ形、ｎ形不純物を先ずイオン注入
し、然る後同時に熱処理を行う簡略化された工程でも本
発明に係わるホール素子が得られる。
し、活性化のための熱処理を施し、然る後、ｐ形不純物
のＺｎイオンを注入し、熱処理する工程手順であった
が、本発明に係わるホール素子にあっては別段この手順
に限定されることはなく、上記の例とは逆にｐ形不純物
を注入し熱処理を施した後、ｎ形不純物を注入し熱処理
を実施しても良い。また、各イオンの注入の度に熱処理
を施すのではなく、ｐ形、ｎ形不純物を先ずイオン注入
し、然る後同時に熱処理を行う簡略化された工程でも本
発明に係わるホール素子が得られる。
【００１３】以上、化合物半導体の例としてＧａＡｓ
を、並びに単体半導体の例としてＳｉを例に挙げて本発
明に係わる新たなホール素子につき概略を記したが、Ｉ
ｎＰ、ＩｎＡｓ、ＩｎＳｂ或はそれらの混晶を材料とし
ても、またＧｅの様なＳｉ以外の単体半導体に於いても
上述の方法により本発明に記載のｐ／ｎ接合をもってな
る新たなホール素子を得ることは可能である。
を、並びに単体半導体の例としてＳｉを例に挙げて本発
明に係わる新たなホール素子につき概略を記したが、Ｉ
ｎＰ、ＩｎＡｓ、ＩｎＳｂ或はそれらの混晶を材料とし
ても、またＧｅの様なＳｉ以外の単体半導体に於いても
上述の方法により本発明に記載のｐ／ｎ接合をもってな
る新たなホール素子を得ることは可能である。
【００１４】
【作用】本発明に記載のｐ／ｎ接合を一対の入力電極の
内、一方の入力電極にｐ／ｎ接合を設けることにより、
ホール素子を動作させるための動作・制御電圧等の入力
には何等支障を与えず、許容を越える動作電圧の入力に
対しては機能破壊から素子を防護する作用が得られる。
内、一方の入力電極にｐ／ｎ接合を設けることにより、
ホール素子を動作させるための動作・制御電圧等の入力
には何等支障を与えず、許容を越える動作電圧の入力に
対しては機能破壊から素子を防護する作用が得られる。
【００１５】
【実施例】以下、本発明に係わるホール素子について、
実施例を基に詳細に説明する。 （実施例１）ここでは、 III−Ｖ族２元化合物であるＧ
ａＡｓを母体材料とするホール素子を例に挙げ説明を加
える。先ず、本発明に係わるホール素子の平面の概略図
を図２に示し、断面図を図３に示す。先に記載した如
く、ＧａＡｓから成るホール素子にあってはクロム（Ｃ
ｒ）などの遷移金属または酸素（Ｏ2 ）などを添加して
なる、或は無添加（アンドープ）の半絶縁性を有する高
抵抗のＧａＡｓ結晶を基板として使用する。本実施例で
は比抵抗が約１０7 Ω・ｃｍの無添加の半絶縁性ＧａＡ
ｓ単結晶を基板２０４ として使用した。また、基板
２０４ の面方位は（１００）±０．５度の範囲内にあ
った。但し、使用する基板の比抵抗値並びに面方位共に
上述の値に限定されることはなく、例えば比抵抗が１０
6 Ω・ｃｍ程度であっても良く、面方位も（１００）面
から２度程度傾斜させた方位であっても差し支えはな
い。
実施例を基に詳細に説明する。 （実施例１）ここでは、 III−Ｖ族２元化合物であるＧ
ａＡｓを母体材料とするホール素子を例に挙げ説明を加
える。先ず、本発明に係わるホール素子の平面の概略図
を図２に示し、断面図を図３に示す。先に記載した如
く、ＧａＡｓから成るホール素子にあってはクロム（Ｃ
ｒ）などの遷移金属または酸素（Ｏ2 ）などを添加して
なる、或は無添加（アンドープ）の半絶縁性を有する高
抵抗のＧａＡｓ結晶を基板として使用する。本実施例で
は比抵抗が約１０7 Ω・ｃｍの無添加の半絶縁性ＧａＡ
ｓ単結晶を基板２０４ として使用した。また、基板
２０４ の面方位は（１００）±０．５度の範囲内にあ
った。但し、使用する基板の比抵抗値並びに面方位共に
上述の値に限定されることはなく、例えば比抵抗が１０
6 Ω・ｃｍ程度であっても良く、面方位も（１００）面
から２度程度傾斜させた方位であっても差し支えはな
い。
【００１６】次に、上述のＧａＡｓ単結晶基板 ２０４
表面に感磁部 ２０３、入力電極部 ２０１ 及び出
力電極部 ２０２ となるｎ形の伝導形を呈するＧａＡ
ｓ層を形成すべく、該ＧａＡｓ結晶 ２０４ 表面を一
般的なフォトレジスト材で全面に亘り被覆し、その後公
知のフォトリソグラフィー法及びエッチング法を駆使し
て素子形成領域部に相当する部分（２０１〜２０３）の
フォトレジストを選択的に剥離し、同領域に於てＧａＡ
ｓ結晶 ２０４ の表面を露出させた。
表面に感磁部 ２０３、入力電極部 ２０１ 及び出
力電極部 ２０２ となるｎ形の伝導形を呈するＧａＡ
ｓ層を形成すべく、該ＧａＡｓ結晶 ２０４ 表面を一
般的なフォトレジスト材で全面に亘り被覆し、その後公
知のフォトリソグラフィー法及びエッチング法を駆使し
て素子形成領域部に相当する部分（２０１〜２０３）の
フォトレジストを選択的に剥離し、同領域に於てＧａＡ
ｓ結晶 ２０４ の表面を露出させた。
【００１７】然る後、上記の如く加工されたＧａＡｓ結
晶 ２０４ を一般のイオン注入装置内に載置し、質量
数２８、もしくは２９のＳｉイオンを加速電圧２００Ｋ
Ｖ、ドーズ量２×１０12ｃｍ-2の条件で上記素子形成領
域（２０２〜２０４）に選択的に注入しｎ形ＧａＡｓ注
入層を形成した。次いで、マスキング材として利用した
フォトレジスト材を剥離した後、このイオン注入を施し
たＧａＡｓ結晶 ２０４ を、所定の分圧のアルシン
（ＡｓＨ3 ）ガスを含む雰囲気内に於て温度８５０℃で
１５分間熱処理した。
晶 ２０４ を一般のイオン注入装置内に載置し、質量
数２８、もしくは２９のＳｉイオンを加速電圧２００Ｋ
Ｖ、ドーズ量２×１０12ｃｍ-2の条件で上記素子形成領
域（２０２〜２０４）に選択的に注入しｎ形ＧａＡｓ注
入層を形成した。次いで、マスキング材として利用した
フォトレジスト材を剥離した後、このイオン注入を施し
たＧａＡｓ結晶 ２０４ を、所定の分圧のアルシン
（ＡｓＨ3 ）ガスを含む雰囲気内に於て温度８５０℃で
１５分間熱処理した。
【００１８】次に再び該ＧａＡｓ結晶 ２０４ の表面
全体にフォトレジスト材を塗布し、一対のｎ形ＧａＡｓ
から成る入力電極 ２０１ の一方 ２０１−ａ との
ｐ／ｎ接合を形成するため、ｐ形ＧａＡｓ層を形成すべ
き該当領域 ２０５ を公知のフォトリソグラフィー法
とエッチング法により加工し、当該ｐ形ＧａＡｓ形成領
域（２０５）に在るフォトレジスト材を選択的に除去し
た。然る後、Ｚｎイオンを加速電圧１００ＫＶで、ドー
ズ量８．０×１０13ｃｍ-2で注入した。先述の如くフォ
トレジスト材を剥離した後、所定の分圧のアルシンガス
を含む雰囲気中に於て温度６５０℃で２０分間の第２回
目の熱処理をＧａＡｓ結晶に施した。
全体にフォトレジスト材を塗布し、一対のｎ形ＧａＡｓ
から成る入力電極 ２０１ の一方 ２０１−ａ との
ｐ／ｎ接合を形成するため、ｐ形ＧａＡｓ層を形成すべ
き該当領域 ２０５ を公知のフォトリソグラフィー法
とエッチング法により加工し、当該ｐ形ＧａＡｓ形成領
域（２０５）に在るフォトレジスト材を選択的に除去し
た。然る後、Ｚｎイオンを加速電圧１００ＫＶで、ドー
ズ量８．０×１０13ｃｍ-2で注入した。先述の如くフォ
トレジスト材を剥離した後、所定の分圧のアルシンガス
を含む雰囲気中に於て温度６５０℃で２０分間の第２回
目の熱処理をＧａＡｓ結晶に施した。
【００１９】更に、上記Ｓｉ並びにＺｎイオンを注入し
たＧａＡｓ結晶 ２０４ の表面を、一般的なフォトレ
ジスト材で全面に亘り被覆し、入力電極部 ２０１ と
出力電極部 ２０２ となるｎ形ＧａＡｓ層の領域を被
覆しているフォトレジスト材のみを剥離し、同領域（２
０１及び２０２）に於て該ｎ形ＧａＡｓ層が露出する様
に加工を施した。然る後、ｎ形ＧａＡｓとオーミック接
触をもたらす金ーゲルマニウム（Ａｕ−Ｇｅ）合金を真
空蒸着し、各々一対をなす計４個の入力用電極２０６
及び出力用電極 ２０７ を構成した。ここではｎ形の
オーミック電極材料としてＧｅの含有量が１２重量％の
Ａｕ−Ｇｅ合金を使用したが、Ａｕ−Ｇｅ合金に於ける
Ｇｅの含有量はこれに固定されることはなく、またＡｕ
−Ｇｅ合金以外の物質を用いても構わない。
たＧａＡｓ結晶 ２０４ の表面を、一般的なフォトレ
ジスト材で全面に亘り被覆し、入力電極部 ２０１ と
出力電極部 ２０２ となるｎ形ＧａＡｓ層の領域を被
覆しているフォトレジスト材のみを剥離し、同領域（２
０１及び２０２）に於て該ｎ形ＧａＡｓ層が露出する様
に加工を施した。然る後、ｎ形ＧａＡｓとオーミック接
触をもたらす金ーゲルマニウム（Ａｕ−Ｇｅ）合金を真
空蒸着し、各々一対をなす計４個の入力用電極２０６
及び出力用電極 ２０７ を構成した。ここではｎ形の
オーミック電極材料としてＧｅの含有量が１２重量％の
Ａｕ−Ｇｅ合金を使用したが、Ａｕ−Ｇｅ合金に於ける
Ｇｅの含有量はこれに固定されることはなく、またＡｕ
−Ｇｅ合金以外の物質を用いても構わない。
【００２０】ｐ形ＧａＡｓ注入領域 ２０５ には、熱
処理された金ー亜鉛（Ａｕ−Ｚｎ）合金からなｐ形Ｇａ
Ａｓ用のオーミック入力電極 ２０９ を設けた。次
に、図２に示す如くＡｕからなる配線 ２０８ を、Ｚ
ｎイオン注入によるｐ形オーミック電極 ２０９ と入
力用電極 ２０６ のうちｐ形注入層 ２０５ を設け
てない側の入力電極 ２０６−ｂ に連結させて構成し
た。
処理された金ー亜鉛（Ａｕ−Ｚｎ）合金からなｐ形Ｇａ
Ａｓ用のオーミック入力電極 ２０９ を設けた。次
に、図２に示す如くＡｕからなる配線 ２０８ を、Ｚ
ｎイオン注入によるｐ形オーミック電極 ２０９ と入
力用電極 ２０６ のうちｐ形注入層 ２０５ を設け
てない側の入力電極 ２０６−ｂ に連結させて構成し
た。
【００２１】（比較例）また、本発明による効果をより
よく対比させるため、本発明に依るｐ／ｎ接合を含まな
い従来のホール素子を作成した。その手順はｐ形ＧａＡ
ｓ注入層の注入は実施せず、その他はすべて同一とし
た。
よく対比させるため、本発明に依るｐ／ｎ接合を含まな
い従来のホール素子を作成した。その手順はｐ形ＧａＡ
ｓ注入層の注入は実施せず、その他はすべて同一とし
た。
【００２２】表１に本発明に係わるホール素子の特性、
特に耐サージ特性につき従来のホール素子のそれと比較
して纏める。
特に耐サージ特性につき従来のホール素子のそれと比較
して纏める。
【００２３】
【表１】
【００２４】本発明によるｐ／ｎ接合の有無に係わら
ず、入力並びに出力抵抗値、積感度、ホール電圧の温度
依存性、ホール電圧の不平衡率の諸特性に顕著な差は認
められなかった。一方、入力電極に瞬時に所定の電圧を
印加する手法で入力電圧に対するサージ耐性を調査した
結果、本発明に係わるｐ／ｎ接合を設けて成るホール素
子については、同接合を有しない従来のホール素子に比
較し格段に優れたサージ耐性を示した。一例として、ｐ
／ｎ接合を含まない従来のホール素子では、２５Ｖのパ
ルス電圧の印加に対し、被検体の総数８２００個の５２
％に相当する数の検体が、電極部の破壊に基づくと思わ
れるホール出力電圧の不安定性、入力抵抗値の均一性の
悪化等の以上をもたらした。また、３５Ｖのパルス電圧
の入力では実に８３％の数に及ぶ被検体が何等かの電気
的特性に異常を来した。これとは全く逆に本発明に基づ
くｐ／ｎ接合を入力電極側に有するホール素子にあって
は、３５Ｖのパルス電圧の瞬時入力に対しても被検体総
数７５００の内、素子特性上何等かの異常を来したもの
は皆無であった。
ず、入力並びに出力抵抗値、積感度、ホール電圧の温度
依存性、ホール電圧の不平衡率の諸特性に顕著な差は認
められなかった。一方、入力電極に瞬時に所定の電圧を
印加する手法で入力電圧に対するサージ耐性を調査した
結果、本発明に係わるｐ／ｎ接合を設けて成るホール素
子については、同接合を有しない従来のホール素子に比
較し格段に優れたサージ耐性を示した。一例として、ｐ
／ｎ接合を含まない従来のホール素子では、２５Ｖのパ
ルス電圧の印加に対し、被検体の総数８２００個の５２
％に相当する数の検体が、電極部の破壊に基づくと思わ
れるホール出力電圧の不安定性、入力抵抗値の均一性の
悪化等の以上をもたらした。また、３５Ｖのパルス電圧
の入力では実に８３％の数に及ぶ被検体が何等かの電気
的特性に異常を来した。これとは全く逆に本発明に基づ
くｐ／ｎ接合を入力電極側に有するホール素子にあって
は、３５Ｖのパルス電圧の瞬時入力に対しても被検体総
数７５００の内、素子特性上何等かの異常を来したもの
は皆無であった。
【００２５】尚、本発明に係わる実施例では、ＧａＡｓ
半導体を材料とするホール素子を例に挙げたが、本発明
による効果は、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂなどの２元
系化合物半導体、並びにＳｉ、Ｇｅ等の単体半導体を使
用した場合でも発揮され得るのは明かである。
半導体を材料とするホール素子を例に挙げたが、本発明
による効果は、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂなどの２元
系化合物半導体、並びにＳｉ、Ｇｅ等の単体半導体を使
用した場合でも発揮され得るのは明かである。
【００２６】
【発明の効果】本発明に基づくｐ／ｎ接合を内蔵したホ
ール素子に於いては、上述の如く耐サージ特性が向上す
るのは明白であり、従来に無い高い信頼性を発揮するホ
ール素子を与える効果をもたらすものである。加えて、
サージ耐性を有する機能を素子に内蔵させることによっ
て、従来の如くサージ吸収機能をもった外部電気回路を
具備させる必要もないため、素子自体を小型化すること
も可能であり、よって、微小領域に於ける磁界センサ
ー、回転センサー等として産業界への応用が図られ、高
信頼性、高精度が要求される制御工学分野等の発展に寄
与するところ大である。
ール素子に於いては、上述の如く耐サージ特性が向上す
るのは明白であり、従来に無い高い信頼性を発揮するホ
ール素子を与える効果をもたらすものである。加えて、
サージ耐性を有する機能を素子に内蔵させることによっ
て、従来の如くサージ吸収機能をもった外部電気回路を
具備させる必要もないため、素子自体を小型化すること
も可能であり、よって、微小領域に於ける磁界センサ
ー、回転センサー等として産業界への応用が図られ、高
信頼性、高精度が要求される制御工学分野等の発展に寄
与するところ大である。
【図１】従来のホール素子の回路構成例を示す図であ
る。
る。
【図２】本発明に係わるｐ／ｎ接合を内蔵してなるホー
ル素子の概略を示す平面図である。
ル素子の概略を示す平面図である。
【図３】図２の平面図をＡ−Ａ’ラインで切断した断面
構造図である。
構造図である。
１０１・・・・入力電極 １０２・・・・出力電極 １０３・・・・感磁部 １０４・・・・結晶基板 ２０１・・・・入力電極の形成領域 ２０２・・・・出力電極の形成領域 ２０３・・・・感磁部 ２０４・・・・結晶基板 ２０５・・・・ｐ形層の形成領域 ２０６・・・・ｎ形入力電極 ２０７・・・・ｎ形出力電極 ２０８・・・・Ａｕ配線 ２０９・・・・ｐ形入力電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−27075（ＪＰ，Ａ) 特開 昭63−151090（ＪＰ，Ａ) 特開 昭56−96886（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 43/06 G01R 33/07 G11B 5/37
Claims (1)
- 【請求項１】 半絶縁性ＧａＡｓ基板の表面に形成され
たｎ形のＧａＡｓ層からなる感磁部および各々一対をな
す入力電極部並びに出力電極部と、該入力電極部並びに
出力電極部の表面にそれぞれオーミック接触をなすよう
に形成された一対の入力電極および一対の出力電極とを
有するホール素子において、前記入力電極部の一方のｎ
形ＧａＡｓ層とｐｎ接合をなしてｐ型のＧａＡｓ層が形
成され、該ｐ型ＧａＡｓ層の表面にｐ形オーミック電極
が形成され、該ｐ形オーミック電極と前記入力電極部の
他の一方に形成された入力電極とが配線により電気的に
結ばれていることを特徴とするホール素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33315992A JP3221114B2 (ja) | 1992-12-14 | 1992-12-14 | 磁電変換素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33315992A JP3221114B2 (ja) | 1992-12-14 | 1992-12-14 | 磁電変換素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06181348A JPH06181348A (ja) | 1994-06-28 |
| JP3221114B2 true JP3221114B2 (ja) | 2001-10-22 |
Family
ID=18262951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33315992A Expired - Fee Related JP3221114B2 (ja) | 1992-12-14 | 1992-12-14 | 磁電変換素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3221114B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656547A (en) * | 1994-05-11 | 1997-08-12 | Chipscale, Inc. | Method for making a leadless surface mounted device with wrap-around flange interface contacts |
-
1992
- 1992-12-14 JP JP33315992A patent/JP3221114B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06181348A (ja) | 1994-06-28 |
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Legal Events
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