JP3229066B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3229066B2 JP3229066B2 JP9467693A JP9467693A JP3229066B2 JP 3229066 B2 JP3229066 B2 JP 3229066B2 JP 9467693 A JP9467693 A JP 9467693A JP 9467693 A JP9467693 A JP 9467693A JP 3229066 B2 JP3229066 B2 JP 3229066B2
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- JP
- Japan
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- signal
- clocks
- control circuit
- program control
- clock
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title description 4
- 238000001514 detection method Methods 0.000 claims description 7
- 230000000630 rising effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、シリアルＥＥＰＲＯＭ
のデータ書き込みのためのプログラム制御回路を有する
半導体集積回路に関する。
のデータ書き込みのためのプログラム制御回路を有する
半導体集積回路に関する。
【０００２】
【従来の技術】従来、ＣＰＵとシリアルＥＥＰＲＯＭと
の信号のやりとりは、図２のようにＣＰＵからＥＥＰＲ
ＯＭにチップセレクト信号ＣＳ、シリアルクロック信号
ＳＫ、メモリ書き込みデータＤＩが送られ、ＥＥＰＲＯ
ＭからＣＰＵにはメモリ読み出しデータＤＯが送られる
方法が知られていた。
の信号のやりとりは、図２のようにＣＰＵからＥＥＰＲ
ＯＭにチップセレクト信号ＣＳ、シリアルクロック信号
ＳＫ、メモリ書き込みデータＤＩが送られ、ＥＥＰＲＯ
ＭからＣＰＵにはメモリ読み出しデータＤＯが送られる
方法が知られていた。
【０００３】
【発明が解決しようとする課題】しかし、従来の技術の
方法は、ＣＰＵ暴走時などに、メモリのプログラムのた
めに必要とされるクロック数より多い信号をシリアルＥ
ＥＰＲＯＭに転送してしまい、その結果、目的としない
データをメモリに書き込んでしまうという課題があっ
た。
方法は、ＣＰＵ暴走時などに、メモリのプログラムのた
めに必要とされるクロック数より多い信号をシリアルＥ
ＥＰＲＯＭに転送してしまい、その結果、目的としない
データをメモリに書き込んでしまうという課題があっ
た。
【０００４】本発明は、従来のこのような課題を解決す
るために、プログラムのために必要とする所定のクロッ
ク数以外の信号が入力された時は書き込み命令を無視す
ることにより、誤書き込みを防止することを目的として
いる。
るために、プログラムのために必要とする所定のクロッ
ク数以外の信号が入力された時は書き込み命令を無視す
ることにより、誤書き込みを防止することを目的として
いる。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、この発明は書き込み開始命令を出力するプログラム
制御回路に、プログラム命令を出すために必要な所定の
クロック数を検出するクロック数検出回路の出力信号を
入力させる構成とした。
に、この発明は書き込み開始命令を出力するプログラム
制御回路に、プログラム命令を出すために必要な所定の
クロック数を検出するクロック数検出回路の出力信号を
入力させる構成とした。
【０００６】
【作用】上記のように構成された回路においては、メモ
リへのプログラムのために必要とする所定のクロック数
が送られた時のみクロック数検出回路の出力信号により
プログラム制御回路をイネーブル状態にする。クロック
が必要数以外の時は、ディスエーブル状態にして書き込
みが行えないようにする。
リへのプログラムのために必要とする所定のクロック数
が送られた時のみクロック数検出回路の出力信号により
プログラム制御回路をイネーブル状態にする。クロック
が必要数以外の時は、ディスエーブル状態にして書き込
みが行えないようにする。
【０００７】
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。図１は、本発明の実施例である。プログラム制
御回路１は、イネーブル状態のときに、チップセレクト
信号ＣＳの立ち下がりトリガで書き込み開始信号ＰＧＣ
Ｙを出力する。クロック数検出回路２は、プログラムの
ために必要なクロック数（例えば１６クロック）が入力
された時のみ検出回路２の出力ＫＣＯＵＮＴを“Ｈ”に
し、プログラム制御回路１をイネーブル状態に設定す
る。
明する。図１は、本発明の実施例である。プログラム制
御回路１は、イネーブル状態のときに、チップセレクト
信号ＣＳの立ち下がりトリガで書き込み開始信号ＰＧＣ
Ｙを出力する。クロック数検出回路２は、プログラムの
ために必要なクロック数（例えば１６クロック）が入力
された時のみ検出回路２の出力ＫＣＯＵＮＴを“Ｈ”に
し、プログラム制御回路１をイネーブル状態に設定す
る。
【０００８】図３（ａ）のタイムチャート図のように、
シリアルクロックＳＫにシリアル入力パルス列として必
要数である１６クロックを送ると、ＫＣＯＵＮＴ信号は
立ち上がりプログラム制御回路１をイネーブル状態にす
る。この時、ＣＳが立ち下がることによってＰＧＣＹが
立ち上がり書き込みが開始される。
シリアルクロックＳＫにシリアル入力パルス列として必
要数である１６クロックを送ると、ＫＣＯＵＮＴ信号は
立ち上がりプログラム制御回路１をイネーブル状態にす
る。この時、ＣＳが立ち下がることによってＰＧＣＹが
立ち上がり書き込みが開始される。
【０００９】しかし、図３（ｂ）のように必要とされる
クロック数以外（例えば１７、１５クロック）を送った
時は、ＣＳの立ち下がり時にＫＣＯＵＮＴは“Ｌ”でプ
ログラム制御回路１はディスエーブル状態なので書き込
みは開始されない。
クロック数以外（例えば１７、１５クロック）を送った
時は、ＣＳの立ち下がり時にＫＣＯＵＮＴは“Ｌ”でプ
ログラム制御回路１はディスエーブル状態なので書き込
みは開始されない。
【００１０】
【発明の効果】以上説明したように、本発明は、メモリ
へのプログラムのために必要とする所定のクロック数が
入力された場合のみプログラムを実行し、それ以外の時
には、目的としないデータを書き込んでしまう誤書き込
みを禁止する効果がある。
へのプログラムのために必要とする所定のクロック数が
入力された場合のみプログラムを実行し、それ以外の時
には、目的としないデータを書き込んでしまう誤書き込
みを禁止する効果がある。
【図１】本発明の半導体集積回路のブロック図である。
【図２】従来の半導体集積回路のブロック図である。
【図３】（ａ）は所定クロック数が入力された場合のタ
イミングチャート図である。（ｂ）は所定クロック数が
入力されない場合のタイミングチャート図である。
イミングチャート図である。（ｂ）は所定クロック数が
入力されない場合のタイミングチャート図である。
１ プログラム制御回路 ２ クロック数検出回路
Claims (1)
- 【請求項１】 チップセレクト信号CSの立ち上がり信号
から、入力されたシリアル入力パルス列CKのクロック数
を検出し、前記検出されたクロック数が所定のクロック
数の時のみ、プログラム制御回路に書き込みをイネーブ
ル状態にする信号を出力するクロック数検出回路と、前
記クロック数検出回路のイネーブル状態にする出力信
号、および前記チップセレクト信号CSの立ち下がり信
号、によりメモリへの書き込み命令を出力するプログラ
ム制御回路とから構成される半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9467693A JP3229066B2 (ja) | 1993-04-21 | 1993-04-21 | 半導体集積回路 |
| US08/483,839 US6081480A (en) | 1993-04-21 | 1995-06-15 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9467693A JP3229066B2 (ja) | 1993-04-21 | 1993-04-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06309887A JPH06309887A (ja) | 1994-11-04 |
| JP3229066B2 true JP3229066B2 (ja) | 2001-11-12 |
Family
ID=14116832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9467693A Expired - Lifetime JP3229066B2 (ja) | 1993-04-21 | 1993-04-21 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6081480A (ja) |
| JP (1) | JP3229066B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4682485B2 (ja) | 2001-09-06 | 2011-05-11 | 株式会社デンソー | メモリ制御装置及びシリアルメモリ |
| TW200717527A (en) * | 2005-08-10 | 2007-05-01 | Seiko Epson Corp | Semiconductor memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270981A (en) * | 1985-07-30 | 1993-12-14 | Kabushiki Kaisha Toshiba | Field memory device functioning as a variable stage shift register with gated feedback from its output to its input |
| CA1286420C (en) * | 1987-10-14 | 1991-07-16 | Youssef Alfred Geadah | Fifo buffer controller |
| CA1286421C (en) * | 1987-10-14 | 1991-07-16 | Martin Claude Lefebvre | Message fifo buffer controller |
| US5255241A (en) * | 1991-05-20 | 1993-10-19 | Tandem Computers Incorporated | Apparatus for intelligent reduction of worst case power in memory systems |
-
1993
- 1993-04-21 JP JP9467693A patent/JP3229066B2/ja not_active Expired - Lifetime
-
1995
- 1995-06-15 US US08/483,839 patent/US6081480A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6081480A (en) | 2000-06-27 |
| JPH06309887A (ja) | 1994-11-04 |
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