JPS647436B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、それぞれの動作周波数が非同期であ
る２つのデジタル装置間のインタフエース回路に
関する。

この種のインタフエース回路は、記憶回路の書
込みと読出しが非同期で行なわれるから、読出し
アドレス信号が入力されてからセツトアツプタイ
ム内に読み出されると誤つたアドレスからデータ
が読み出される等という不都合を解決するため
に、従来のインタフエース回路は、書き込み可能
か、または読出し可能かを互いに知らせるための
フラグ信号を設け、書き込み側は書き込み終了後
に該フラグを上げ、読み出し側は、該フラグの立
つている時に読出しを行ない、読出し終了後に該
フラグを下げるようにしている。また書き込み側
は、上記フラグが上つている時は書き込みが禁止
され、読出し側はフラグの下つている時は読出し
が禁止されるという手法によつて情膜の授受が行
なわれる。従つて従来のインタフエース回路で
は、読み出し側がフラグの上つているのを認識し
て読み出し動作を終了した後でなければ、書き込
み側が次の書き込み動作ができない。また、読出
し側は、書き込み側がフラグの下つているのを認
識して書き込み動作を終了しなければ次の読出し
動作に入れないということが生ずる。すなわち、
互いに相手側の動作に左右されながら書き込みま
たは読出しを制御しなければならないという欠点
がある。

本発明の目的は、上述の従来の欠点を解決し、
書き込み側と読み出し側が相手の動作に影響を受
けず、さらに読み出し側が常時読み出し動作を実
行できるインタフエース回路を提供することにあ
る。

本発明は、ランダムアクセスメモリの書込みお
よび読出しを、書込みについては、書込みデータ
信号および書込みアドレス信号の変化点より一つ
前の変化点からセツトアツプタイム以上経過して
から書込み、読出しについては、読出しアドレス
が与えられてからセツトアツプタイム経過後に読
出しデータを出力するように制御することを特徴
とする。

すなわち、本発明のインタフエース回路は、書
き込みデータ信号およびアドレス信号を入力し書
込み信号の後縁によつてリタイミングして出力す
る第１のリタイミング回路と、前記書込み信号の
前縁でエツジパルスを発生する微分回路と、読出
し側制御信号によつて開閉され前記微分回路の出
力するエツジパルスを通過または遮断する第１の
ゲート回路と、該第１のゲート回路を通過した前
記エツジパルスによつてセツトされ前記書込み信
号とは非同期の読出し信号の後縁でリセツトされ
るフリツプフロツプと、該フリツプフロツプの出
力によつて開閉され前記読出し信号を通過させる
ことによつて前記読出し信号の前縁変化点のタイ
ミングが制御された書込みイネーブル信号として
出力する第２のゲート回路と、前記第１のリタイ
ミング回路の出力する書込みアドレス信号と読出
し側から入力された読出しアドレス信号とを入力
し前記第２のゲート回路の出力によつて択一的に
選択出力する選択回路と、該選択回路の出力をア
ドレス入力とし前記第１のリタイミング回路の出
力するデータ信号を前記第２のゲート回路の出力
する書込みイネーブル信号の前縁によつて書込む
ランダムアクセスメモリと、該ランダムアクセス
メモリの出力データを入力し前記読出し信号の後
縁によつてリタイミング出力する第２のリタイミ
ング回路とを備えたことを特徴とする。

次に、本発明について、図面を参照して詳細に
説明する。

第１図は、本発明の一実施例を示すブロツク図
である。すなわち、書き込み側から入力されるデ
ータ信号a₁およびアドレス信号a₂は、入力端子
１，２から第１のリタイミング回路７に入力さ
れ、入力端子３から入力する書込み信号ｂの後縁
によつてリタイミング出力される。第１のリタイ
ミング回路７は、複数個のデータ入力端子および
出力端子を有するＤタイプエツジトリガのフリツ
プフロツプである。第１のリタイミング回路７の
出力するデータ信号c₁はランダムアクセスメモリ
１３のデータ入力DIに供給され、アドレス信号
c₂は選択回路１２を経由してランダムアクセスメ
モリ１３のアドレス入力Ａに供給される。選択回
路１２には入力端子６から入力する読出しアドレ
ス信号ｉも入力されていて、選択回路１２は上記
２つの入力を後述する書込みイネーブル信号ｊに
よつて択一的に選択出力する。

一方、前記書込み信号ｂの前縁が微分回路８に
よつてエツジパルスｄに変換されて第１のゲート
回路９に入力される。第１のゲート回路９は入力
端子４から入力する読出し側の制御信号ｅがロー
レベルのとき閉じられハイレベルのとき開かれる
NANDゲートである。第１のゲート回路９の出
力信号ｇによつてフリツプフロツプ１０がセツト
され、入力端子５から入力する読出し信号ｆの前
縁でフリツプフロツプ１０がリセツトされる。フ
リツプフロツプ１０はデータ入力Ｄを接地し、セ
ツト入力Ｓに前記出力信号ｇを入力し、クロツク
入力Ｔに読出し信号ｆを入力させたＤタイプフリ
ツプフロツプである。フリツプフロツプ１０の反
転出力ｈおよび前記読出し信号ｆが第２のゲート
回路１１に入力され、第２のゲート回路１１の出
力信号は書込みイネーブル信号ｊとして前記選択
回路１２およびランダムアクセスメモリ１３に供
給される。第２のゲート回路１１はNANDゲー
トで構成されている。ランダムアクセスメモリ１
３は、書込みイネーブル信号ｊの前縁（立上り）
で、選択回路１２の出力する書込みアドレス信号
c₂で指定されたアドレスにデータ信号c₁を書き込
む。その後書込みイネーブル信号ｊがハイレベル
の期間中選択回路１２は前記読出しアドレス信号
ｉを選択出力する。従つて、ランダムアクセスメ
モリ１３の上記読出しアドレスから読出しデータ
信号ｌが出力されて第２のリタイミング回路１４
に供給され、読出し信号ｆの後縁でリタイミング
されて、読出しデータ信号ｍが出力端子１５へ出
力される。

次に、本実施例の動作について第２図および第
３図のタイムチヤートを参照して説明する。第２
図は、書込み信号ｂの立下り（前縁）のタイミン
グが、読出し側制御信号ｅのローレベルの期間内
にある場合の動作を示すタイムチヤートであり、
第３図は書込み信号ｂの前縁が読出し側制御信号
ｅのハイレベルの期間内にある場合の動作を示す
タイムチヤートである。

先ず、第２図の場合について説明する。第２図
ａに示すようなデータ信号ａおよび同図ｂに示す
ような読出し信号ｂが第１のリタイミング回路７
に入力される。アドレス信号a₂も上記データ信号
ａと同様である。書込み信号ｂの後縁（立上り）
でデータ信号ａがリタイミングされた同図ｃに示
すようなデータ信号ｃがメモリ１３のデータ入力
DIに供給され、同様なアドレス信号a₂（第１図参
照）が選択回路１２に入力される。一方、前記書
込み信号ｂの前縁（立下り）が微分回路８によつ
て検出されて同図ｄに示すようなエツジパルスｄ
が出力される。しかし、同図ｅに示すように読出
し側制御信号ｅがローレベルであるから上記エツ
ジパルスｄは第１のゲート回路９で阻止される。
従つて第１のゲート回路９の出力信号ｇは同図ｇ
に示すようにハイレベルのままでありフリツプフ
ロツプ１０はセツトされない。すなわちフリツプ
フロツプ１０の反転出力ｈは同図ｈに示すように
ハイレベルのままである。従つて同図ｆに示すよ
うな読出し信号ｆは、そのまま第２のゲート回路
１１で反転され同図ｊに示すような書込みイネー
ブル信号ｊが選択回路１２およびランダムアクセ
スメモリ１３に供給される。ランダムアクセスメ
モリ１３は、データ入力DIに入力しているデー
タ信号ｃを書込みイネーブル信号ｊの前縁（立上
り）で書込みアドレスＷに書き込む。書込みイネ
ーブル信号ｊの前縁はエツジパルスｄのタイミン
グで立上る。そして書込みイネーブル信号ｊのハ
イレベルの期間中選択回路１２は読出しアドレス
信号ｉ（同図ｉ参照）を選択出力し、メモリ１３
の読出しアドレスＲからデータが出力される。選
択回路１２の出力するアドレス信号ｋは、同図ｋ
に示すように書込みイネーブル信号ｊのローレベ
ルの期間中書込みアドレスＷを、ハイレベルの期
間では読出しアドレスＲを示す。メモリ１３の読
出しデータ信号ｌは、同図ｌに示すように書込み
イネーブル信号ｊのハイレベルの期間中出力さ
れ、第２のリタイミング回路１４によつてリタイ
ミングされて同図ｍに示すような読出し信号ｍが
出力端子１５へ出力される。上記書込みイネーブ
ル信号ｊの前縁は、データ信号ｃ等の変化点より
も前であり１つ前のデータ信号ｃの変化点よりも
セツトアツプタイム以上を経過した時点であるか
ら、メモリ１３は正しいアドレスに正しいデータ
を書き込むことができる。また、第２のリタイミ
ング回路１４は、メモリ１３に読出しアドレス信
号が与えられてから、読出し信号ｆのローレベル
の期間だけ後でリタイミングするから、正しいア
ドレスから読出したデータを読出しデータ信号ｍ
として出力することが可能である。なお、入力デ
ータ信号が第２図ａにa′またはa″で示され、書込
み信号が同図ｂにb′またはb″で示されるように読
出し側制御信号ｅのローレベル期間中の端に近い
位置に前縁（立下り）を有する場合であつても微
分回路８の出力するエツジパルスd′，d″は同図ｄ
に示すようになつて、第１のゲート回路９を通過
することができないから、書込みイネーブル信号
ｊの波形は前述の場合と同一である。従つて、書
込み信号ｂの前縁が読出し側制御信号ｅのローレ
ベルの期間内にある場合は、書込み側と読出し側
の動作は、相手を意識することなく非同期で可能
となる。

次に、書込み信号ｂの前縁が、読出し側制御信
号ｅのハイレベルの期間内にある場合の動作につ
いて、第３図を参照して説明する。今第３図ａに
示すような書込み側のデータ信号ａが同図ｂに示
すような書込み信号ｂによつて第１のリタイミン
グ回路７でリタイミング出力された信号ｃは同図
ｃに示すように書込み信号ｂの後縁（立上り）で
変化する。第１のリタイミング回路７の出力する
アドレス信号c₂（第１図参照）も同様である。書
込み信号ｂの前縁（立下り）で微分回路８から第
３図ｄに示すようなエツジパルスｄが出力され
る。今第１のゲート回路９は読出し側制御信号ｅ
（同図ｅ参照）のハイレベルによつて開いている
から、第１のゲート回路９の出力信号ｇは同図ｇ
に示すようなパルスとなる。該パルスによつてフ
リツプフロツプ１０がセツトされ、読出し信号ｆ
（同図ｆ参照）の後縁（立上り）でフリツプフロ
ツプ１０がリセツトされる。従つてフリツプフロ
ツプ１０の反転出力ｈは同図ｈに示すようにな
る。反転出力ｈと読出し信号ｆとが第２のゲート
回路１１で結合されて、同図ｊに示すような書込
みイネーブル信号ｊが得られる。該書込みイネー
ブル信号ｊのローレベルの期間中選択回路１２は
第１のリタイミング回路７の出力する書込みアド
レス信号を選択出力してランダムアクセスメモリ
１３のアドレス入力に供給している。そして、前
記書込みイネーブル信号ｊの前縁（立上り）でメ
モリ１３はデータ信号ｃを書込みアドレスＷに書
き込む。書込みイネーブル信号ｊのハイレベルの
期間中は選択回路１２が読出しアドレス信号ｉ
（同図ｉ参照）を選択出力する。従つて選択回路
１２の出力するアドレス信号ｋは同図ｋに示すよ
うになる。図中Ｗは書込みアドレス信号が選択さ
れたことを示し、Ｒは読出しアドレス信号を示
す。読出しアドレス信号ｉを選択中であつても同
図ｉに示す読出しアドレス信号ｉが入力されてい
ない期間はアドレス信号ｋは無出力である。読出
しアドレス信号ｉは、少くとも読出し信号ｆのロ
ーレベルの期間に相当する期間だけ与えられる。
そして、メモリ１３のアドレスＲから同図ｌに示
すような読出しデータ信号ｌが読出され、読出し
信号ｆの後縁（立上り）でリタイミングされて同
図ｍに示すような読出しデータ信号ｍが出力端子
１５へ出力される。従つて、読出しデータｍは、
メモリ１３に読出しアドレス信号が与えられてか
らセツトアツプタイム経過後に出力されるから正
しいアドレスからの正しい読出しデータである。
第３図ａ，ｂ，ｃ，ｄ，ｇ，ｈ，ｊ，ｋにおい
て、それぞれa′，a″，c′，c″，d′，d″，g′，g″
，
h′，h″，j′，j″，k′，k″等で示された信号は、書
込み信号ｂの前縁が読出し側制御信号ｅのハイレ
ベルの期間の端の方にある場合の各部の信号を示
すものであるが、前述と同様に読出しアドレス信
号がメモリ１３に与えられてからセツトアツプタ
イム経過後にリタイミング出力されることが理解
される。また、書込みイネーブル信号ｊの立上り
時点は、書込みアドレス信号および書込みデータ
信号の変化点より前であり１つ前の変化点からは
セツトアツプタイム以上を経過しているから、書
込み動作も正確に行なわれる。すなわち、書込み
イネーブル信号の立上りタイミングをデータ信号
ｃ等の変化点より書込みイネーブル信号のローレ
ベルの期間だけ前に前生させることによりメモリ
１３の書き換えに発生する誤りの危険を回避して
いる。

従つて、書込み信号ｂのタイミングが、読出し
制御信号のどの位置にあつても第２図または第３
図によつて説明したように、正しい書込み動作お
よび正しい読出し動作がなされる。すなわち、書
込み側と読出し側が非同期であつても、互に相手
に制約されることなく書込みおよび読出しが可能
となる効果がある。

以上のように、本発明においては、第１および
第２のゲート回路と、フリツプフロツプとを設け
て、書込み信号の前縁で発生するエツジパルスに
よつて前記フリツプフロツプをセツトし、読出し
信号の後縁によつて前記フリツプフロツプをリセ
ツトさせて、該フリツプフロツプの反転出力と前
記読出し信号とを第２のゲート回路で結合して書
込みイネーブル信号を発生させ、該書込みイネー
ブル信号によつてランダムアクセスメモリの書込
み動作点を与え、かつ、書込みアドレス信号と読
出しアドレス信号とを前記イネーブル信号によつ
て切替制御して前記ランダムアクセスメモリのア
ドレス入力に与えるように構成し、該ランダムア
クセス回路のデータ入力およびアドレス入力は前
記書込み信号の後縁で変化させ、また、該ランダ
ムアクセスメモリの読出しアドレスが与えられて
からセツトアツプタイムが経過した時点で読出し
信号の後縁でリタイミングして出力するようにし
たから、書込みアドレス信号が前記ランダムアク
セスメモリのアドレス入力およびデータ入力が変
化してからセツトアツプタイム以上経過した時点
で該メモリに書き込まれ、読出しアドレス信号が
与えられてからセツトアツプタイム経過後に読出
しデータをリタイミングして出力することができ
る。従つて、書込み側と読出し側は、互に相手の
動作を意識することなく、非同期で書込みまたは
読出し動作を行なうことができるという効果があ
る。本発明は、例えば書き込み側にマイクロプロ
セツサを想定し、読み出し側をそれとは無関係な
クロツク系で動作しているデジタル装置を想定し
ている。従つて、マイクロプロセツサ等による制
御系を必要とするデジタル装置への利用が多く考
えられ、適用範囲は大である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図および第３図は上記実施例の動作を説明す
るための各部信号を示すタイムチヤートである。 図において、１〜６……入力端子、７……第１
のリタイミング回路、８……微分回路、９……第
１のゲート回路、１０……フリツプフロツプ、１
１……第２のゲート回路、１２……選択回路、１
３……ランダムアクセスメモリ、１４……第２の
リタイミング回路、１５……出力端子。

Claims (1)

1. 【特許請求の範囲】 １ 書込みデータ信号およびアドレス信号が入力
   されその出力タイミングが書込み信号の立上がり
   によつてリタイミングされて出力される第一のリ
   タイミング回路７と、 読出し制御信号、読出し信号および読出しアド
   レス信号を入力する手段４，５，６と、 上記書込みデータを書込みアドレスにしたがつ
   て一時記憶し読出しアドレスにしたがつて記憶デ
   ータを出力するランダムアクセスメモリ１３と、 上記ランダムアクセスメモリの出力データを入
   力し前記読出し信号の立上がりによつてリイミン
   グ出力する第二のリタイミング回路１４と を備えたインタフエース回路において、 入力された書込み信号の立下がりを検出する微
   分回路８と、 この微分回路の出力を上記読出し制御信号が一
   方の論理のときに出力する第１のゲート回路９
   と、 この第１のゲート回路の出力によりセツトされ
   上記読出し信号の立下がりでリセツトされるフリ
   ツプフロツプ１０と、 このフリツプフロツプの反転出力により開閉さ
   れ上記読出し信号を通過させて読出し信号の立上
   がり変化点を制御して上記ランダムアクセスメモ
   リに書込みイネーブル信号として出力する第２の
   ゲート回路１１と この第２のゲート回路１１の出力信号である書
   込みイネーブル信号により書込みアドレス信号と
   読出しアドレス信号とのいずれかを上記ランダム
   アクセスメモリに選択出力する選択回路１２と を備えたことを特徴とするインタフエース回路。