JP3233196B2 - 半導体デバイスパッケージングシステム - Google Patents
半導体デバイスパッケージングシステムInfo
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体（ＬＳＩ）
デバイスのパッケージングシステム、特に外部からのノ
イズの影響を受けにくい構造にした半導体デバイスパッ
ケージングシステムに関するものである。
デバイスのパッケージングシステム、特に外部からのノ
イズの影響を受けにくい構造にした半導体デバイスパッ
ケージングシステムに関するものである。
【０００２】
【従来の技術】一般に半導体デバイスのパッケージング
システムでは、信号の受け渡し時に生ずる雑音が問題と
なっており、少しでも外部雑音の影響を受けにくい構造
にする必要がある。また、従来より、デバイス間や回路
間を接続する場合に、アース線と信号線が作るループの
面積が大きいと、（１）外部誘導により雑音を回路に誘
起すること、（２）インダクタンスとして働くこと等が
知られている。そこで、この外部雑音の影響を少なくす
る方法として、デバイス間や回路間を接続する場合に、
アース線と信号線が作るループを小さくし、並行雑音
（ノーマル・モード・ノイズ）の影響を少なくする方法
が採られている。
システムでは、信号の受け渡し時に生ずる雑音が問題と
なっており、少しでも外部雑音の影響を受けにくい構造
にする必要がある。また、従来より、デバイス間や回路
間を接続する場合に、アース線と信号線が作るループの
面積が大きいと、（１）外部誘導により雑音を回路に誘
起すること、（２）インダクタンスとして働くこと等が
知られている。そこで、この外部雑音の影響を少なくす
る方法として、デバイス間や回路間を接続する場合に、
アース線と信号線が作るループを小さくし、並行雑音
（ノーマル・モード・ノイズ）の影響を少なくする方法
が採られている。
【０００３】また、ロジック回路の場合では、図１３に
示すように、半導体チップ（以下、「ＬＳＩチップ」と
言う）１０１を内蔵する半導体パッケージ（以下、「Ｌ
ＳＩパッケージ」と言う）１０２の外側で、ＬＳＩチッ
プ１０１の信号入力線１０３にカップリングコンデンサ
１０５を設けて雑音成分を小さくする方法等も知られて
いる。なお、図１３において、符号１０４はＬＳＩチッ
プ１０１に通じるアース線である。
示すように、半導体チップ（以下、「ＬＳＩチップ」と
言う）１０１を内蔵する半導体パッケージ（以下、「Ｌ
ＳＩパッケージ」と言う）１０２の外側で、ＬＳＩチッ
プ１０１の信号入力線１０３にカップリングコンデンサ
１０５を設けて雑音成分を小さくする方法等も知られて
いる。なお、図１３において、符号１０４はＬＳＩチッ
プ１０１に通じるアース線である。
【０００４】さらに、別の構造としては、例えば特開平
１−３００５４６号で知られるような技術がある。この
特開平１−３００５４６号で知られる半導体デバイスパ
ッケージングシステムでは、半導体デバイスパッケージ
ングシステムの接地用導体とバイアス供給用端子間に誘
電体板を形成し、ＬＳＩチップの領域外にコンデンサを
設けて雑音成分を少なくする構造にしている。
１−３００５４６号で知られるような技術がある。この
特開平１−３００５４６号で知られる半導体デバイスパ
ッケージングシステムでは、半導体デバイスパッケージ
ングシステムの接地用導体とバイアス供給用端子間に誘
電体板を形成し、ＬＳＩチップの領域外にコンデンサを
設けて雑音成分を少なくする構造にしている。
【０００５】
【発明が解決しようとする課題】しかしながら、図１３
に示した従来構造では、ＬＳＩパッケージ１０２の外側
にカップリングコンデンサ１０５を設けた構造にしてい
るため、実装時における占有面積が大きくなるととも
に、実装コストも大きくなり易いと言う問題点があっ
た。一方、特開平１−３００５４６号として知られる従
来構造では、ＬＳＩチップの領域外にコンデンサを形成
するため、静電容量を大きくするにはパッケージを大き
くするしかなくなる。これは、実装のコストを高くする
ことになるので好ましくない。
に示した従来構造では、ＬＳＩパッケージ１０２の外側
にカップリングコンデンサ１０５を設けた構造にしてい
るため、実装時における占有面積が大きくなるととも
に、実装コストも大きくなり易いと言う問題点があっ
た。一方、特開平１−３００５４６号として知られる従
来構造では、ＬＳＩチップの領域外にコンデンサを形成
するため、静電容量を大きくするにはパッケージを大き
くするしかなくなる。これは、実装のコストを高くする
ことになるので好ましくない。
【０００６】本発明は、上記問題点に鑑みてなされたも
のであり、その目的は実装の密度を高めることができる
と同時に、実装のコストを低減させることができる半導
体デバイスパッケージングシステムを提供することにあ
る。
のであり、その目的は実装の密度を高めることができる
と同時に、実装のコストを低減させることができる半導
体デバイスパッケージングシステムを提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、次の技術手段を講じたことを特徴とする。
すなわち、半導体チップをボンディングするボンディン
グ台をカップリングコンデンサとして形成してなる半導
体デバイスパッケージングシステムにおいて、前記ボン
ディング台に複数のカップリングコンデンサを形成する
とともに、隣り合う前記カップリングコンデンサとの間
に、このカップリングコンデンサ間で干渉するのを防ぐ
導電体を設けてなるものである。
するために、次の技術手段を講じたことを特徴とする。
すなわち、半導体チップをボンディングするボンディン
グ台をカップリングコンデンサとして形成してなる半導
体デバイスパッケージングシステムにおいて、前記ボン
ディング台に複数のカップリングコンデンサを形成する
とともに、隣り合う前記カップリングコンデンサとの間
に、このカップリングコンデンサ間で干渉するのを防ぐ
導電体を設けてなるものである。
【０００８】これによれば、雑音を取り除くことができ
るカップリングコンデンサをパッケージの内側にコンパ
クトに設けることができる。これにより、実装の密度を
高めることができると同時に、実装のコストを低減させ
ることができる。また、誘電体Ａを低誘電体材料で形成
し、誘電体Ｂを高誘電体材料で形成していることによ
り、金属板Ａと金属板Ｂとの間に生じる寄生容量が少な
くなる。
るカップリングコンデンサをパッケージの内側にコンパ
クトに設けることができる。これにより、実装の密度を
高めることができると同時に、実装のコストを低減させ
ることができる。また、誘電体Ａを低誘電体材料で形成
し、誘電体Ｂを高誘電体材料で形成していることによ
り、金属板Ａと金属板Ｂとの間に生じる寄生容量が少な
くなる。
【０００９】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。なお、以下に述
べる形態は、本発明の好適な具体例であるから技術的に
好ましい種々の限定が付されているが、本発明の範囲
は、以下の説明において特に本発明を限定する旨の記載
がない限り、これらの形態に限られるものではないもの
である。
を添付図面に基づいて詳細に説明する。なお、以下に述
べる形態は、本発明の好適な具体例であるから技術的に
好ましい種々の限定が付されているが、本発明の範囲
は、以下の説明において特に本発明を限定する旨の記載
がない限り、これらの形態に限られるものではないもの
である。
【００１０】図１乃至図３は本発明の好ましい実施の第
１の形態例としての半導体パッケージ（以下、「ＬＳＩ
パッケージ」と言う）を示すもので、図２はそのパッケ
ージ全体図、図３は図２のＡ−Ａ線に沿って断面して見
た斜視図、図１はそのパッケージ内部構成を模式的に示
す図である。図１乃至図３において、このＬＳＩパッケ
ージ１０は、リードピン１が片側１０個づつ、直列で、
これが両側に並行して合計２０個配置されているＤＩＰ
タイプのセラミックパッケージを一例としており、ボン
ディング台２上に半導体チップ（以下、「ＬＳＩチッ
プ」と言う）３を搭載し、これを樹脂材（パッケージ）
４で封止した構造になっている。
１の形態例としての半導体パッケージ（以下、「ＬＳＩ
パッケージ」と言う）を示すもので、図２はそのパッケ
ージ全体図、図３は図２のＡ−Ａ線に沿って断面して見
た斜視図、図１はそのパッケージ内部構成を模式的に示
す図である。図１乃至図３において、このＬＳＩパッケ
ージ１０は、リードピン１が片側１０個づつ、直列で、
これが両側に並行して合計２０個配置されているＤＩＰ
タイプのセラミックパッケージを一例としており、ボン
ディング台２上に半導体チップ（以下、「ＬＳＩチッ
プ」と言う）３を搭載し、これを樹脂材（パッケージ）
４で封止した構造になっている。
【００１１】さらに詳述すると、ボンディング台２はカ
ップリングコンデンサとして使用するもので、図４にそ
の斜視図を、また図５に縦断側面図として単品で示して
いるように、金属板Ａ５，金属板Ｂ５，金属板Ｃ５と、
金属板Ａ５と金属板Ｂ５との間に介装された誘電体Ａ
６，金属板Ｂ５と金属板Ｃ５との間に介装された誘電体
Ｂ６とで構成されている。なお、ここで金属板Ａ５，金
属板Ｂ５，金属板Ｃ５としては、例えばアルミニユーム
（Ａｌ），銅（Ｃｕ），金（Ａｕ），タングステン
（Ｗ），タンタル（Ｔａ），チタン（Ｔｉ），モリブデ
ン（Ｍｏ）等、低抵抗率の材料を使用する。また、誘電
体Ａ６には例えばＳｉＯ2 の他にＳｉＯＦ（比誘電率ε
＝３〜３．５）や、有機低誘電体材料（ε＝２〜３）等
の低誘電体材料を用いることによって寄生容量Ｃ２（図
６参照）を小さくする。なお、有機低誘電体材料として
は、テフロン（ε＝１．９），フッ化ポリイミド（ε＝
２．５〜３．０），Parylene-N（ε＝２．７），Paryle
ne-F（ε＝２．３），ＢＣＢ（ε＝２．７），Cytop
（ε＝２．１）等が使用される。一方、誘電体Ｂ６にも
例えばＳｉＯ2 を用いても良いが、Ｔａ2 Ｏ5 （ε＝２
７〜３０）等の高誘電体材料を用いることによって小型
で容量の大きなカップリングコンデンサが実現できる。
また、容量の制御は（１）誘電体Ｂ６の材料を変えるこ
と、（２）誘電体Ｂ６の厚膜を変えること、（３）金属
板Ｂ５または金属板Ｃ５を加工し電極面積を変えること
によって行う。
ップリングコンデンサとして使用するもので、図４にそ
の斜視図を、また図５に縦断側面図として単品で示して
いるように、金属板Ａ５，金属板Ｂ５，金属板Ｃ５と、
金属板Ａ５と金属板Ｂ５との間に介装された誘電体Ａ
６，金属板Ｂ５と金属板Ｃ５との間に介装された誘電体
Ｂ６とで構成されている。なお、ここで金属板Ａ５，金
属板Ｂ５，金属板Ｃ５としては、例えばアルミニユーム
（Ａｌ），銅（Ｃｕ），金（Ａｕ），タングステン
（Ｗ），タンタル（Ｔａ），チタン（Ｔｉ），モリブデ
ン（Ｍｏ）等、低抵抗率の材料を使用する。また、誘電
体Ａ６には例えばＳｉＯ2 の他にＳｉＯＦ（比誘電率ε
＝３〜３．５）や、有機低誘電体材料（ε＝２〜３）等
の低誘電体材料を用いることによって寄生容量Ｃ２（図
６参照）を小さくする。なお、有機低誘電体材料として
は、テフロン（ε＝１．９），フッ化ポリイミド（ε＝
２．５〜３．０），Parylene-N（ε＝２．７），Paryle
ne-F（ε＝２．３），ＢＣＢ（ε＝２．７），Cytop
（ε＝２．１）等が使用される。一方、誘電体Ｂ６にも
例えばＳｉＯ2 を用いても良いが、Ｔａ2 Ｏ5 （ε＝２
７〜３０）等の高誘電体材料を用いることによって小型
で容量の大きなカップリングコンデンサが実現できる。
また、容量の制御は（１）誘電体Ｂ６の材料を変えるこ
と、（２）誘電体Ｂ６の厚膜を変えること、（３）金属
板Ｂ５または金属板Ｃ５を加工し電極面積を変えること
によって行う。
【００１２】そして、このように構成されているボンデ
ィング台２に対してＬＳＩチップ３を取り付ける場合
は、図１に示すように、金属板Ａ５にＬＳＩチップ３を
ボンディングし、ワイヤリングを行う。ここでのワイヤ
リングは、図１を用いて説明すると、まず金属板Ａ５を
接地し（）、金属板Ｂ５の一端をＬＳＩチップ３の信
号入力パッドに接続し（）、金属板Ｃ５の一端をパッ
ケージの信号入力用端子（不図示）に接続する（）、
ことによって達成される。この接続を回路で表現すると
図６に示す等価回路のようになり、ボンディング台２は
カップリングコンデンサＣ１として機能する。さらに、
金属板Ａ５は接地電位を供給するとともにＬＳＩチップ
３の熱を伝導し、ＬＳＩチップ３を冷却するように機能
する。
ィング台２に対してＬＳＩチップ３を取り付ける場合
は、図１に示すように、金属板Ａ５にＬＳＩチップ３を
ボンディングし、ワイヤリングを行う。ここでのワイヤ
リングは、図１を用いて説明すると、まず金属板Ａ５を
接地し（）、金属板Ｂ５の一端をＬＳＩチップ３の信
号入力パッドに接続し（）、金属板Ｃ５の一端をパッ
ケージの信号入力用端子（不図示）に接続する（）、
ことによって達成される。この接続を回路で表現すると
図６に示す等価回路のようになり、ボンディング台２は
カップリングコンデンサＣ１として機能する。さらに、
金属板Ａ５は接地電位を供給するとともにＬＳＩチップ
３の熱を伝導し、ＬＳＩチップ３を冷却するように機能
する。
【００１３】したがって、第１の形態例の構造によれ
ば、図７に示すように、カップリングコンデンサＣ１を
パッケージ４の内側に配置したＬＳＩパッケージ１０が
形成できるため、実装の密度を高めることができ、同時
に実装のコストを低減できる。また、本形態例では入力
信号用のカップリングコンデンサについて示したが、出
力信号用のカップリングコンデンサとして使用すること
もできることは勿論のことである。
ば、図７に示すように、カップリングコンデンサＣ１を
パッケージ４の内側に配置したＬＳＩパッケージ１０が
形成できるため、実装の密度を高めることができ、同時
に実装のコストを低減できる。また、本形態例では入力
信号用のカップリングコンデンサについて示したが、出
力信号用のカップリングコンデンサとして使用すること
もできることは勿論のことである。
【００１４】図８は本発明の好ましい実施の第２の形態
例としての半導体デバイスの内部構成を模式的に示す図
である。図８において図１乃至図７と同一符号を付した
ものは図１乃至図７と同一のものを示している。この第
２の形態例と図１乃至図７に示した第１の形態例とで大
きく異なる点は、第２の形態例の構造では第１の形態例
の構造で示したボンディング台２の金属板Ｂ５を図９に
示すように金属板Ｂ５１、金属板Ｂ５２、金属板Ｂ５３
の３つに分離し、金属板Ｂ５１を入力用カップリングコ
ンデンサの電極、金属板Ｂ５２を接地電極、金属板Ｂ５
３を出力信号用カップリングコンデンサの電極とすると
ともに、第１の形態例に示したボンディング台２の金属
板Ｃ５を図１０に示すように金属板Ｃ５１、金属板Ｃ５
２、金属板Ｃ５３の３つに分離し、金属板Ｃ５１を入力
用カップリングコンデンサの電極、金属板Ｃ５２を接地
電極、金属板Ｃ５３を出力信号用カップリングコンデン
サの電極としている。そして、金属板Ｂ５１と金属板Ｃ
５１で入力用カップリングコンデンサＣ１１を構成し、
金属板Ｂ５３と金属板Ｃ５３で出力用カップリングコン
デンサＣ１２を構成するとともに、さらに金属板Ｂ５２
と金属板Ｃ５２を接地電位や電源電位等の一定の電位に
接続してなる。なお、各コンデンサＣ１１，Ｃ１２の容
量は、金属板Ｂ５の面積と誘電体Ｂ６の誘電率εと誘電
体Ｂ６の膜厚によって制御する。また、この第２の形態
例でも、第１の形態例と同様に、誘電体Ａ６に低誘電体
材料を用いると入力側の寄生容量と出力側の寄生容量を
小さくすることができ、誘電体Ｂ６に高誘電体材料を用
いると静電容量を大きくすることができるものである。
例としての半導体デバイスの内部構成を模式的に示す図
である。図８において図１乃至図７と同一符号を付した
ものは図１乃至図７と同一のものを示している。この第
２の形態例と図１乃至図７に示した第１の形態例とで大
きく異なる点は、第２の形態例の構造では第１の形態例
の構造で示したボンディング台２の金属板Ｂ５を図９に
示すように金属板Ｂ５１、金属板Ｂ５２、金属板Ｂ５３
の３つに分離し、金属板Ｂ５１を入力用カップリングコ
ンデンサの電極、金属板Ｂ５２を接地電極、金属板Ｂ５
３を出力信号用カップリングコンデンサの電極とすると
ともに、第１の形態例に示したボンディング台２の金属
板Ｃ５を図１０に示すように金属板Ｃ５１、金属板Ｃ５
２、金属板Ｃ５３の３つに分離し、金属板Ｃ５１を入力
用カップリングコンデンサの電極、金属板Ｃ５２を接地
電極、金属板Ｃ５３を出力信号用カップリングコンデン
サの電極としている。そして、金属板Ｂ５１と金属板Ｃ
５１で入力用カップリングコンデンサＣ１１を構成し、
金属板Ｂ５３と金属板Ｃ５３で出力用カップリングコン
デンサＣ１２を構成するとともに、さらに金属板Ｂ５２
と金属板Ｃ５２を接地電位や電源電位等の一定の電位に
接続してなる。なお、各コンデンサＣ１１，Ｃ１２の容
量は、金属板Ｂ５の面積と誘電体Ｂ６の誘電率εと誘電
体Ｂ６の膜厚によって制御する。また、この第２の形態
例でも、第１の形態例と同様に、誘電体Ａ６に低誘電体
材料を用いると入力側の寄生容量と出力側の寄生容量を
小さくすることができ、誘電体Ｂ６に高誘電体材料を用
いると静電容量を大きくすることができるものである。
【００１５】そして、この半導体デバイスにおいて、ボ
ンディング台２に対してＬＳＩチップ３を取り付ける場
合は、図８に示すように、ＬＳＩチップ３を金属板Ａ５
にボンディングし、金属板Ｃ５１，Ｃ５２，Ｃ５３をパ
ッケージ４にボンディングされ、次いでワイヤリングが
行われる。
ンディング台２に対してＬＳＩチップ３を取り付ける場
合は、図８に示すように、ＬＳＩチップ３を金属板Ａ５
にボンディングし、金属板Ｃ５１，Ｃ５２，Ｃ５３をパ
ッケージ４にボンディングされ、次いでワイヤリングが
行われる。
【００１６】ここでのワイヤリングは、図８を用いて説
明すると、まず金属板Ａ５を接地し（）、金属板Ｂ５
１の一端をＬＳＩチップ３の入力信号用パッド接続し
（）、金属板Ｃ５１の一端をパッケージの入力信号用
端子に接続する（）。金属板Ｂ５３の一端をＬＳＩチ
ップ３の出力信号用パッドに接続し（）、金属板Ｃ５
３の一端をパッケージの出力信号用端子に接続する
（）。金属板Ｂ５２と金属板Ｃ５２の一端を接地する
（，）。なお、本形態例では、金属板Ｂ５２と金属
板Ｃ５２を接地したが、電源電位等としても良い。
明すると、まず金属板Ａ５を接地し（）、金属板Ｂ５
１の一端をＬＳＩチップ３の入力信号用パッド接続し
（）、金属板Ｃ５１の一端をパッケージの入力信号用
端子に接続する（）。金属板Ｂ５３の一端をＬＳＩチ
ップ３の出力信号用パッドに接続し（）、金属板Ｃ５
３の一端をパッケージの出力信号用端子に接続する
（）。金属板Ｂ５２と金属板Ｃ５２の一端を接地する
（，）。なお、本形態例では、金属板Ｂ５２と金属
板Ｃ５２を接地したが、電源電位等としても良い。
【００１７】また、この接続を回路で表現すると図１１
に示す等価回路のようになり、入力信号用カップリング
コンデンサＣ１１と出力信号用カップリングコンデンサ
Ｃ１２として機能する。そして、接地された金属板Ｂ５
２と金属板Ｃ５２はそれぞれ金属板Ｂ５１と金属板Ｂ５
３、金属板Ｃ５１と金属板Ｃ５３の間にあるため、出力
信号と入力信号の相互漏洩がなくなる。すなわち、金属
板Ｂ５２と金属板Ｃ５２が存在しない場合は、金属板Ｂ
５１と金属板Ｂ５３の間、及び金属板Ｃ５１と金属板Ｃ
５３の間は容量性結合されることになり、入力線に出力
信号が漏れる場合がある。しかし、本形態例のように、
金属板Ｂ５２と金属板Ｃ５２が存在すると、金属板Ｂ５
１と金属板Ｂ５２の間及び金属板Ｂ５３と金属板Ｂ５２
の間、金属板Ｃ５１と金属板Ｃ５２の間及び金属板Ｃ５
３と金属板Ｃ５２の間に寄生容量Ｃ２１，Ｃ２２（図１
１参照）が生じるが、金属板Ｂ５２と金属板Ｃ５２は接
地されているため、信号が入力と出力間で漏れることが
ない。さらに、本形態例の構造でも、金属板Ａ５は接地
電位を供給するとともにＬＳＩチップ３の熱を伝導し、
ＬＳＩチップ３を冷却するように機能する。また、容量
の制御は、第１の形態例の場合と同様に、（１）誘電体
Ｂ６の材料を変えること、（２）誘電体Ｂ６の厚膜を変
えること、（３）金属板Ｂ５１，Ｂ５２，Ｂ５３または
金属板Ｃ５１，Ｃ５２，Ｃ５３を加工し電極面積を変え
ることによって行う。
に示す等価回路のようになり、入力信号用カップリング
コンデンサＣ１１と出力信号用カップリングコンデンサ
Ｃ１２として機能する。そして、接地された金属板Ｂ５
２と金属板Ｃ５２はそれぞれ金属板Ｂ５１と金属板Ｂ５
３、金属板Ｃ５１と金属板Ｃ５３の間にあるため、出力
信号と入力信号の相互漏洩がなくなる。すなわち、金属
板Ｂ５２と金属板Ｃ５２が存在しない場合は、金属板Ｂ
５１と金属板Ｂ５３の間、及び金属板Ｃ５１と金属板Ｃ
５３の間は容量性結合されることになり、入力線に出力
信号が漏れる場合がある。しかし、本形態例のように、
金属板Ｂ５２と金属板Ｃ５２が存在すると、金属板Ｂ５
１と金属板Ｂ５２の間及び金属板Ｂ５３と金属板Ｂ５２
の間、金属板Ｃ５１と金属板Ｃ５２の間及び金属板Ｃ５
３と金属板Ｃ５２の間に寄生容量Ｃ２１，Ｃ２２（図１
１参照）が生じるが、金属板Ｂ５２と金属板Ｃ５２は接
地されているため、信号が入力と出力間で漏れることが
ない。さらに、本形態例の構造でも、金属板Ａ５は接地
電位を供給するとともにＬＳＩチップ３の熱を伝導し、
ＬＳＩチップ３を冷却するように機能する。また、容量
の制御は、第１の形態例の場合と同様に、（１）誘電体
Ｂ６の材料を変えること、（２）誘電体Ｂ６の厚膜を変
えること、（３）金属板Ｂ５１，Ｂ５２，Ｂ５３または
金属板Ｃ５１，Ｃ５２，Ｃ５３を加工し電極面積を変え
ることによって行う。
【００１８】したがって、第２の形態例の構造の場合で
も、図１２に示すように、入力用カップリングコンデン
サＣ１１と出力用カップリングコンデンサＣ１２をパッ
ケージ４の内側に配置したＬＳＩパッケージ１０が形成
できるため、実装の密度を高めることができると同時
に、実装のコストを低減できる。
も、図１２に示すように、入力用カップリングコンデン
サＣ１１と出力用カップリングコンデンサＣ１２をパッ
ケージ４の内側に配置したＬＳＩパッケージ１０が形成
できるため、実装の密度を高めることができると同時
に、実装のコストを低減できる。
【００１９】
【発明の効果】以上説明したとおり、本発明によれば実
装の密度を高めることができると同時に、低コストの実
装が可能となる。
装の密度を高めることができると同時に、低コストの実
装が可能となる。
【図１】本発明の第１の形態例に係る半導体パッケージ
の内部構成を示す模式図である。
の内部構成を示す模式図である。
【図２】本発明の第１の形態例に係る半導体パッケージ
の全体図である。
の全体図である。
【図３】図２のＡ−Ａ線に沿って断面して見た斜視図で
ある。
ある。
【図４】第１形態例におけるボンディング台単体の外観
斜視図である。
斜視図である。
【図５】第１形態例におけるボンディング台単体の縦断
側面図である。
側面図である。
【図６】第１形態例の等価回路図である。
【図７】第１形態例の結線図である。
【図８】本発明の第２の形態例に係る半導体パッケージ
の内部構成を示す模式図である。
の内部構成を示す模式図である。
【図９】第２形態例における金属板Ｂの構造図である。
【図１０】第２形態例における金属板Ｃの構造図であ
る。
る。
【図１１】第２形態例の等価回路図である。
【図１２】第２形態例の回路結線図である。
【図１３】従来の半導体デバイスパッケージの結線図で
ある。
ある。
２ ボンディング台 ３ 半導体チップ（ＬＳＩチップ） ４ 樹脂材（パッケージ） １０ 半導体パッケージ（ＬＳＩパッケージ） Ａ５，Ｂ５，Ｂ５１，Ｂ５２，Ｂ５３，Ｃ５，Ｃ５１，
Ｃ５２，Ｃ５３ 金属板 Ａ６，Ｂ６ 誘電体 Ｃ１，Ｃ１１，Ｃ１２ カップリングコンデンサ Ｃ２，Ｃ２１，Ｃ２２ 寄生容量
Ｃ５２，Ｃ５３ 金属板 Ａ６，Ｂ６ 誘電体 Ｃ１，Ｃ１１，Ｃ１２ カップリングコンデンサ Ｃ２，Ｃ２１，Ｃ２２ 寄生容量
Claims (4)
- 【請求項１】 半導体チップをボンディングするボンデ
ィング台をカップリングコンデンサとして形成してなる
半導体デバイスパッケージングシステムにおいて、 前記ボンディング台に複数のカップリングコンデンサを
形成するとともに、隣り合う、異なる信号用の前記カッ
プリングコンデンサ間に、このカップリングコンデンサ
間で干渉することを防ぐ導電体を設けてなる、 ことを特徴とする半導体デバイスパッケージングシステ
ム。 - 【請求項２】 前記カップリングコンデンサとして入力
信号用カップリングコンデンサと出力信号用カップリン
グコンデンサを設けてなる請求項１に記載の半導体デバ
イスパッケージングシステム。 - 【請求項３】 前記ボンディング台を、金属板Ｃ，高誘
電体材料でなる誘電体Ｂ，金属板Ｂ，低誘電体材料でな
る誘電体Ａ，前記半導体チップがボンディングされる金
属板Ａを順に積み重ねた積層体として形成してなる請求
項１に記載の半導体デバイスパッケージングシステム。 - 【請求項４】 前記誘電体Ａとして比誘電率εが２〜
３．５程度の低誘電体材料を用いるとともに、前記誘電
体Ｂとして比誘電体εが２７〜３０程度の高誘電体材料
を用いてなる請求項３に記載の半導体デバイスパッケー
ジングシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24002696A JP3233196B2 (ja) | 1996-09-11 | 1996-09-11 | 半導体デバイスパッケージングシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24002696A JP3233196B2 (ja) | 1996-09-11 | 1996-09-11 | 半導体デバイスパッケージングシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093002A JPH1093002A (ja) | 1998-04-10 |
| JP3233196B2 true JP3233196B2 (ja) | 2001-11-26 |
Family
ID=17053370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24002696A Expired - Fee Related JP3233196B2 (ja) | 1996-09-11 | 1996-09-11 | 半導体デバイスパッケージングシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233196B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4908091B2 (ja) * | 2006-07-25 | 2012-04-04 | ローム株式会社 | 半導体装置 |
| JP5959255B2 (ja) * | 2012-03-22 | 2016-08-02 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置 |
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-
1996
- 1996-09-11 JP JP24002696A patent/JP3233196B2/ja not_active Expired - Fee Related
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|---|---|
| JPH1093002A (ja) | 1998-04-10 |
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