JP4908091B2 - 半導体装置 - Google Patents

Description

本発明は、内部リードに半導体素子およびチップ部品が搭載され、これらがモールド樹脂によって封止された形態の半導体装置に関する。

ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）構造などを有する半導体装置は、集積回路が形成された半導体チップと、リードフレームとよばれる導体を備える。半導体チップは、リードフレームのアイランドに実装され、半導体チップ上に設けられたパッドは、リードとボンディングワイヤを介して接続された後に、モールド樹脂によって封止される。その後、半導体パッケージは、リードフレームから切り離される。

リニアレギュレータ（３端子レギュレータ）などの電源回路を、ＱＦＰ構造の半導体装置として製造する場合について考察する。ここで、リニアレギュレータは、入力端子に入力された電源電圧を、安定化して出力端子から出力する。こうしたリニアレギュレータは電源端子と接地間、出力端子と接地間に、電圧を安定化するための安定化キャパシタが設けられるのが一般的である。さらに、車載用途などにおいては、ＥＭＣ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ）とよばれる規格を満たすために、安定化キャパシタと並列に、容量値が数ｎＦ〜数十ｎＦのデカップリングキャパシタが設けられる場合がある。
特開平９−２５２０７６号公報

ＱＦＰ構造のレギュレータにおいて、デカップリングキャパシタはパッケージの外部のプリント基板上に設ける必要がある。このため、リードやプリント基板上の配線パターンにより発生する寄生インダクタンスや寄生抵抗によって、デカップリング特性が悪化したり、プリント基板の配線パターンによって、リニアレギュレータのＥＭＣ特性が変動するという問題がある。

こうした問題、すなわち、半導体装置の特性が、それが実装されるプリント基板の配線パターンにより影響を受けるという問題は、ＥＭＣ特性に限らず発生しうる。本発明はこうした課題に鑑みてなされたものであり、その目的は、プリント基板の配線パターンなどの影響を抑制し、安定した特性を得ることができる半導体装置の提供にある。

上記課題を解決するために、本発明のある態様の半導体装置は、上面に第１、第２電極が形成され、第１電極が接地される基体と、基体の第１電極上に実装され、接地電位が基体の第１電極から供給される半導体基板と、外部接続用に設けられた半導体基板のパッドと、基体の第２電極とを接続するボンディングワイヤと、を備える。基体は誘電体で形成され、その内部には複数の電極が誘電体層を挟んで積層されており、第１電極と第２電極が、積層された電極にそれぞれ接続されることにより、キャパシタを構成する。

基体の内部に形成されるキャパシタは、第１電極と接地間に設けられるシャントキャパシタとして機能する。この態様によると、シャントキャパシタを半導体装置のパッケージに内蔵することができ、その特性を安定化することができる。

ある態様において、半導体装置は、外部接続端子として設けられたリードをさらに備えてもよい。第２電極は、基体の下面にもリードの一端と接続可能な形状で形成され、リードの一端と第２電極が接続されてもよい。さらに、基体の下面に形成された第２電極の形状は、リードの一端と略同一形状であってもよい。

ある態様において、半導体装置は、接地用の外部接続端子として設けられたアイランドをさらに備えてもよい。第１電極は、基体の下面にも形成されており、アイランドと基体の下面に形成された第１電極とが接続されてもよい。

さらに別の態様において、半導体装置は、接地用の外部接続端子として設けられたアイランドと、外部接続端子として設けられたリードと、をさらに備えてもよい。第１電極は、基体の下面にも形成されており、第２電極は、基体の下面にもリードの一端と接続可能な形状で形成されており、アイランドとリードとは、リードフレームとして一体に形成され、それぞれが第１電極、第２電極に接続された後、切断されてもよい。
この態様によれば、リードフレームパッケージにおいて、キャパシタをパッケージ内部に好適に内蔵することができる。

ある態様において、基体の上面には、互いに絶縁された複数の第２電極が形成されており、ボンディングワイヤは第２電極ごとに設けられ、それぞれの第２電極を対応するパッドと接続し、複数の第２電極は、第１電極を共通の接地端子として並列に設けられた複数のキャパシタとして機能してもよい。
この態様によれば、複数の第２電極を、キャパシタを設けたい位置に形成することにより、半導体基板上に形成された集積回路においてシャントキャパシタが必要な箇所の直近に、それを適切に配置することができる。

ある態様において、半導体基板は、電源回路を含んでもよい。パッドは、電源回路に電源電圧を供給する入力端子であって、キャパシタは、電源回路の入力端子に設けられたデカップリングキャパシタであってもよい。
また、パッドは、電源回路により生成された電圧が出力される出力端子であって、キャパシタは、電源回路の出力端子に設けられたデカップリングキャパシタであってもよい。電源回路は、リニアレギュレータであってもよい。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る半導体装置によれば、プリント基板の配線パターンなどの影響を抑制し、安定した特性を得ることができる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合せは、必ずしも発明の本質的なものであるとは限らない。

図１は、本発明の実施の形態に係る半導体装置１００の斜視図である。半導体装置１００は、リードフレームパッケージで構成される。半導体装置１００は、基体１０、半導体基板１２、リード電極（以下、単にリードとよぶ）２１〜２３、アイランド１８、ボンディングワイヤＷ１〜Ｗ３を備える。ボンディングワイヤは、たとえば金線である。実際には、半導体装置１００はモールド樹脂によって封止されているが、内部の構造を明確とするため、モールド樹脂は図示していない。

半導体基板１２は、集積回路が形成された半導体チップである。この半導体基板１２は、基体１０の第１電極１４上に実装され、接地電位が基体１０の第１電極１４から供給される。また、半導体基板１２上には、外部接続用に設けられた複数のパッドＰ１〜Ｐ３が設けられている。

基体１０は、誘電率の高い誘電体、たとえば、セラミックを主成分として構成されている。基体１０の上面には、第１電極１４、第２電極１６が形成されている。ここでの上面とは、半導体装置１００がプリント基板に実装された状態で上方となる、すなわちプリント基板と接触しない面を意味し、別の観点からは、半導体基板１２が実装される面を意味し、あるいはリード２１〜２３、アイランド１８が設けられる面（以下、これを下面という）とは反対の面を意味する。以下の説明では、図１において上側の面を上面もしくは表面とし、下側の面を下面もしくは裏面と表現する。なお、後述するように、基体１０自体は、上面と下面が対称に形成されていてもよい。第１電極１４は接地される。

第１電極１４aは、基体１０上に、半導体基板１２の実装位置とオーバーラップするように形成される。図１に示すように、第１電極１４の面積は、半導体基板１２と同程度、もしくはそれより広いことが望ましい。さらに、基体１０の下面にも、第１電極１４ａと同形状の第１電極１４ｂが形成されており、基体１０の側面には、上面と下面に形成された第１電極１４ａ、１４ｂを接続するために、側面電極１４ｃが形成される。

基体１０には、第１電極１４に加えて、複数の第２電極１６、１７が形成される。第２電極１６、１７はそれぞれ、半導体基板１２上に設けられたパッドＰ１、Ｐ３の近傍に形成される。パッドＰ１、パッドＰ３は、接地との間に設けられるキャパシタ（以下、このキャパシタを、シャントキャパシタともいう）を接続すべき信号ラインや電源ラインと接続されるパッドである。第２電極１６は、上面に形成された電極１６ａ、下面に形成された電極１６ｂ、側面に形成された電極１６ｃを含む。第２電極１７についても同様である。

ボンディングワイヤＷ１は、パッドＰ１と、基体１０の第２電極１６ａとを接続する。同様に、ボンディングワイヤＷ３は、パッドＰ３と、基体１０の第２電極１７ａとを接続する。

基体１０の下面に形成された第２電極１６ｂは、リード２１の一端と接続可能な形状で形成され、リード２１の一端と第２電極１６ｂは、ハンダなどによって接続される。基体１０の下面に形成された第２電極１６ｂの形状は、リード２１の一端と略同一形状であることが望ましい。すなわち、第２電極１６ｂの幅は、リード２１の幅とほぼ等しく、第２電極１６ｂの長さは、リード２１と基体１０がオーバーラップする長さとほぼ等しい。

アイランド１８は、半導体装置１００の接地用の外部接続端子として設けられる。基体１０の下面にも形成された第１電極１４ｂは、アイランド１８と接続される。

半導体装置１００は、樹脂モールドにより封止され、アイランド１８およびリード２１〜２３が、接続端子として、プリント基板と接続される。アイランド１８およびリード２１〜２３は、同じ材料で形成するのが好ましく、さらに好ましくは、リードフレームとして一体形成され、モールド樹脂によって封止された後、切断される。

上述のように、基体１０はセラミックで形成される。基体１０の内部には複数の電極がセラミックを挟んで積層されており、第１電極１４と第２電極１６が、積層された電極にそれぞれ接続されることにより、第１のシャントキャパシタＣ１を構成する。同様に、第１電極１４と第２電極１７が、積層された電極にそれぞれ接続されることにより、第２のシャントキャパシタＣ２を構成する。

ボンディングワイヤＷ２は、シャントキャパシタＣ１、Ｃ２が接続されないパッドＰ２を、リード２１と直接接続する。

図２は、基体１０の構成を示す図である。基体１０は、複数の導体層（電極層）４０〜４３と、絶縁層（不図示）とを積層して構成される。絶縁層は、好ましくは高誘電率のセラミックである。導体層４０は、図１の基体１０の表面に形成され、導体層４３は、図１の基体１０の裏面に形成される。したがって、導体層４０は、第１電極１４ａ、第２電極１６ａ、第２電極１７ａを含み、導体層４３は、第１電極１４ｂ、第２電極１６ｂ、第２電極１７ｂを含む。

導体層４０と隣接する導体層４１は、第２電極１６ａ、第２電極１７ａに接続される２つの電極１６ｄ、１７ｄを含む。電極１６ｄ、１７ｄは、いずれも、導体層４０の第１電極１４ａとオーバーラップするように形成される。なお、電極１６ｄ、１７ｄは、図１の側面電極１６ｃ、１７ｃとそれぞれ接続できるように、その一部が導体層４０の外周と接している。

導体層４１の下面には、導体層４２が敷設される。導体層４２は、図１の側面電極１４ｃを介して、導体層４０の第１電極１４ａと接続される。すなわち、導体層４２は、接地層である。導体層４２の下方には、導体層４１、４２が交互に複数枚、配置される。最下層の導体層４３は、最上層の導体層４０と同じ電極パターンを有している。

すなわち、図２の基体１０では、第１電極１４ａ、１４ｂ、１４ｄが、図１の側面電極１４ｃを介して接続されている。また、第２電極１６ａ、１６ｂ、１６ｄが、図１の側面電極１６ｃを介して接続され、第２電極１７ａ、１７ｂ、１７ｄが、図１の側面電極１７ｃを介して接続される。このように構成された基体１０は、第１電極１４を共通の接地端子として、２つのキャパシタを備えることになる。すなわち、第１電極１４と第２電極１６の間に第１のキャパシタが、第１電極１４のと第２電極１７の間に第２のキャパシタが形成される。このことから、基体１０を、キャパシタプレートともいう。

図３（ａ）、（ｂ）は、図１の半導体装置１００の断面図および等価回路図である。図３（ａ）は、図１のリード２１、第２電極１６、ボンディングワイヤＷ１を含む平面の断面図である。モールド樹脂２４は、基体１０および半導体基板１２の上面を覆うようにして形成される。図３（ｂ）は、図３（ａ）に示す断面図を等価回路で示している。図３（ｂ）の集積回路５０は、半導体基板１２上に形成された機能回路を示している。インダクタンス成分Ｌ１は、第２電極１６と外部回路の間に存在するリード２１のインダクタンス成分を示す。また、インダクタンス成分Ｌ２は、半導体基板１２上のパッドＰ１と第２電極１６の間に存在するインダクタンス成分を示す。さらに、抵抗成分Ｒ１は、半導体基板１２の下面（裏面）から、半導体集積回路が形成される上面（表面）の厚み方向の抵抗成分を示す。

キャパシタＣ１は、第１電極１４および第２電極１６の間に形成されるキャパシタを示す。図３（ｂ）の等価回路から明らかなように、キャパシタＣ１は、信号ラインと接地間、あるいは電源ラインと接地間に設けられたシャントキャパシタとして機能する。同様に、図１のリード２３、パッドＰ３、ボンディングワイヤＷ３を含む断面には、別のシャントキャパシタＣ２が存在することになる。図３（ｂ）のインダクタンス成分Ｌ３は、シャントキャパシタＣ１の接地側に存在する直列の寄生インダクタンス成分を示す。

以上のように構成された半導体装置１００は、信号ラインや電源ラインと接地間に設けられるシャントキャパシタを、半導体装置１００に内蔵することができることに加えて、以下の利点を有する。

本実施の形態に係る半導体装置１００では、アイランド１８がプリント基板上のランドパターンと直接接続される。したがって、ここでは、アイランド１８において、理想的な接地状態が実現されているものと仮定する。その結果、内蔵されたキャパシタＣ１の第１電極１４は、ボンディングワイヤや配線を介すことなく、直接、理想的な接地状態にあるアイランド１８と接続される。その結果、シャントキャパシタＣ１の接地端子側に存在するインダクタンス成分Ｌ３を大幅に低減することができる。一般に、シャントキャパシタＣ１の接地端子側のインダクタンス成分は、キャパシタの接地状態を不安定なものとするため好ましくない。キャパシタＣ１をプリント基板上に設けた場合、このインダクタンス成分Ｌ３は、ボンディングワイヤや一般的なプリント基板上の配線によって形成されるため、非常に大きなものとなるが、本実施の形態に係る半導体装置１００では、電源ラインと接地間、あるいは信号ラインと接地間に設けられるシャントキャパシタの直列インダクタンス成分を、従来の技術に比べて低減することが可能となる。

さらに、シャントキャパシタをプリント基板上に実装すると、配線パターンによってインダクタンス成分Ｌ３が変動するという問題があるが、本実施の形態では、基体１０上の所定の位置に実装されるため、インダクタンス成分Ｌ３のばらつきや変動が抑制される。

その結果、本実施の形態に係る半導体装置１００によれば、シャントキャパシタＣ１の直列インダクタンス成分を小さくするとともに、その値の変動が抑制されるため、回路特性を安定なものとすることができる。シャントキャパシタは、電源ラインと接地間に設けられるデカップリングキャパシタとして利用され、あるいは、ＬＣフィルタやＲＣフィルタに利用される。これらの用途において、シャントキャパシタの直列インダクタンス成分が低減されることにより、回路の特性を向上することができる。また、インダクタンス成分のばらつきが抑制されることにより、回路特性がばらつくのを抑えることができる。
言うまでもなく、以上の考察は、シャントキャパシタＣ２についても同様に成り立つ。

図４は、図１の半導体装置１００の構造を好適に利用可能な電源回路３０の回路図である。電源回路３０は、レギュレータＩＣ３２、デカップリングキャパシタＣｄ１、Ｃｄ２、安定化（平滑化）キャパシタＣ３、Ｃ４を備える。レギュレータＩＣ３２は、図１の半導体基板１２に集積化される。レギュレータＩＣは、基準電圧源、演算増幅器、パワートランジスタを含む一般的な３端子レギュレータ回路であり、入力端子Ｔ１には、直流電源３４から出力される入力電圧Ｖｉｎが印加される。パワートランジスタは、レギュレータＩＣ３２の入力端子Ｔ１と、出力端子Ｔ２の間に設けられる。演算増幅器の非反転入力端子には、出力端子Ｔ２の出力電圧Ｖｏｕｔが帰還され、反転入力端子には基準電圧が印加される。パワートランジスタの制御端子、すなわちベースもしくはゲートには、演算増幅器の出力電圧が印加される。パワートランジスタのオン抵抗が制御され、出力電圧Ｖｏｕｔが安定化される。

レギュレータＩＣ３２の入力端子Ｔ１側には、平滑化キャパシタＣ３が設けられ、出力端子Ｔ２側には、平滑化キャパシタＣ４が設けられる。たとえば、入力側の平滑化キャパシタＣ３の容量値は、数百ｎＦ程度であり、出力側の平滑化キャパシタＣ４の容量値は、数十〜数百μＦである。これらの平滑化キャパシタＣ３、Ｃ４によって、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔの変動が抑制され、負荷ＲＬに安定な電圧を供給することができる。さらに、レギュレータＩＣ３２の入力端子Ｔ１側には、デカップリングキャパシタＣｄ１、出力端子Ｔ２側には、デカップリングキャパシタＣｄ２が設けられる。デカップリングキャパシタＣｄ１、Ｃｄ２の容量値は、数ｎ〜数十ｎＦであり、ＥＭＣ特性を改善するために設けられる。本実施の形態では、図４のデカップリングキャパシタＣｄ１、デカップリングキャパシタＣｄ２が、図１の第２電極１６、第２電極１７に対応したキャパシタＣ１、Ｃ２として基体１０の内部に設けられる。

図４のデカップリングキャパシタＣｄ１、Ｃｄ２を、基体１０に内蔵されたシャントキャパシタＣ１、Ｃ２として構成することにより、良好なデカップリング特性が実現でき、車載用途のように、ＥＭＣとして非常に高いレベルが要求される場合であっても、その基準をクリアすることができる。

また、従来のように、デカップリングキャパシタＣｄ１、Ｃｄ２を、プリント基板上に配置した場合、プリント基板の配線パターンによって、ＥＭＣ特性が変動するという問題があったが、図１の構造とすれば、デカップリングキャパシタＣｄ１、Ｃｄ２の実装位置が固定されるため、ＥＭＣ特性を外部の要因によらずに、安定させることができる。

さらに、従来では、半導体パッケージの外部、すなわちプリント基板上に設けられていたキャパシタを半導体パッケージの内部に設けることにより、システム上の部品点数および回路面積を削減することができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

図１の半導体装置１００では、２つの第２電極１６、１７が設けられ、２つのシャントキャパシタが基体１０に内蔵される場合について説明したが、その個数は２つに限られず、より多くのキャパシタを設けるために、第２電極１６、１７を複数箇所に配置してもよい。また、複数の第２電極は、基体１０の同一辺上に配置する必要はなく、半導体基板１２において、シャントキャパシタが必要な信号ラインや電源ラインに接続されるパッドの近傍に設ければよい。

実施の形態では、半導体基板１２の下面、すなわち集積回路が形成されない裏面を基体１０と接続し、半導体基板１２を介して、上面（表面）の集積回路に接地電位を供給する場合について説明したが、これに換えて、あるいはこれに加えて、半導体基板１２の上面に、接地用のパッドを設け、このパッドと基体１０の間をボンディングワイヤによって接続してもよい。

実施の形態では、半導体基板１２に集積化される回路の例として、リニアレギュレータを挙げて説明したが、本発明はこれに限定されるものではなく、スイッチングレギュレータや、チャージポンプ回路などの他の電源回路にも、好適に用いることができる。これらの回路では、電源回路自身がスイッチングノイズを発生するため、直流電圧、すなわち入力電圧や出力電圧が現れる端子に、デカップリングキャパシタＣｄ１、Ｃｄ２を設け、これを図１あるいは図４のシャントキャパシタＣ１、Ｃ２として実装してもよい。この場合、スイッチングノイズが、外部に漏れるのを好適に抑制することができる。さらに、集積回路は、電源回路に限定されるものでもなく、本発明は、シャントキャパシタが必要なさまざまな用途に利用することができる。

また、実施の形態では、ノイズを遮断するためのデカップリングキャパシタを、基体１０上に実装する場合について説明したが、本発明はこれに限定されるものでもない。上述したように、ＲＣフィルタやＬＣフィルタなどに使用されるシャントキャパシタを、基体１０に内蔵することにより、周波数特性やＱ値を安定化することができる。

本発明は、アナログ回路、デジタル回路、アナログデジタル混載回路のいずれにも適用することができ、また半導体製造プロセスも、バイポーラプロセス、ＣＭＯＳプロセス、ＢｉＣＭＯＳプロセスのいずれにも適用することができる。

実施の形態に係る半導体装置の斜視図である。 基体の構成を示す図である。 図３（ａ）、（ｂ）は、それぞれ図１の半導体装置の断面図および等価回路図である。 図１の半導体装置の構造を好適に利用可能な電源回路の回路図である。

符号の説明

１０・・・基体、１２・・・半導体基板、１４・・・第１電極、１６・・・第２電極、１７・・・第２電極、１８・・・アイランド、２１・・・リード、２２・・・リード、２３・・・リード、２４・・・モールド樹脂、Ｃ１・・・シャントキャパシタ、Ｃ２・・・シャントキャパシタ、Ｃｄ１・・・デカップリングキャパシタ、Ｃｄ２・・・デカップリングキャパシタ、Ｗ１・・・ボンディングワイヤ、Ｗ２・・・ボンディングワイヤ、Ｗ３・・・ボンディングワイヤ、Ｐ１・・・パッド、Ｐ２・・・パッド、Ｐ３・・・パッド、３０・・・電源回路、３２・・・レギュレータＩＣ、３４・・・直流電源、１００・・・半導体装置。

Claims (9)

1. 上面に第１、第２電極が形成され、前記第１電極が接地される基体と、
   前記基体の第１電極上に実装され、接地電位が前記基体の前記第１電極から供給される半導体基板と、
   外部接続用に設けられた前記半導体基板のパッドと、前記基体の前記第２電極とを接続するボンディングワイヤと、
   を備え、
   前記基体は誘電体で形成され、その内部には複数の電極が誘電体層を挟んで積層されており、前記第１電極と前記第２電極が、積層された電極にそれぞれ接続されることにより、キャパシタを構成することを特徴とする半導体装置。
2. 外部接続端子として設けられたリードをさらに備え、
   前記第２電極は、前記基体の下面にも前記リードの一端と接続可能な形状で形成され、前記リードの一端と前記第２電極が接続されたことを特徴とする請求項１に記載の半導体装置。
3. 前記基体の下面に形成された前記第２電極の形状は、前記リードの一端と略同一形状であることを特徴とする請求項２に記載の半導体装置。
4. 接地用の外部接続端子として設けられたアイランドをさらに備え、
   前記第１電極は、前記基体の下面にも形成されており、前記アイランドと前記基体の下面に形成された前記第１電極とが接続されたことを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 接地用の外部接続端子として設けられたアイランドと、
   外部接続端子として設けられたリードと、
   をさらに備え、
   前記第１電極は、前記基体の下面にも形成されており、
   前記第２電極は、前記基体の下面にも前記リードの一端と接続可能な形状で形成されており、
   前記アイランドと前記リードとは、リードフレームとして一体に形成され、それぞれが前記第１電極、前記第２電極に接続された後、切断されることを特徴とする請求項１に記載の半導体装置。
6. 前記基体の上面には、互いに絶縁された複数の第２電極が形成されており、
   前記ボンディングワイヤは前記第２電極ごとに設けられ、それぞれの前記第２電極を対応するパッドと接続し、
   前記複数の第２電極は、前記第１電極を共通の接地端子として並列に設けられた複数のキャパシタとして機能することを特徴とする請求項１または２に記載の半導体装置。
7. 前記半導体基板は、電源回路を含み、
   前記パッドは、前記電源回路に電源電圧を供給する入力端子であって、
   前記キャパシタは、前記電源回路の入力端子に設けられたデカップリングキャパシタであることを特徴とする請求項１から３のいずれかに記載の半導体装置。
8. 前記半導体基板は、電源回路を含み、
   前記パッドは、前記電源回路により生成された電圧が出力される出力端子であって、
   前記キャパシタは、前記電源回路の出力端子に設けられたデカップリングキャパシタであることを特徴とする請求項１から３のいずれかに記載の半導体装置。
9. 前記電源回路は、リニアレギュレータであることを特徴とする請求項７または８に記載の半導体装置。

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