JP3245113B2

JP3245113B2 - ディジタル予測符号器を使用したバンドパス信号のサンプリング、ダウンコンバートおよびディジタル化法

Info

Publication number: JP3245113B2
Application number: JP17268098A
Authority: JP
Inventors: ハシーン・エス・エル−ゴーロリイ; スティーブン・ディ・ホール; マシュー・ミルワード
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1997-06-24
Filing date: 1998-06-19
Publication date: 2002-01-07
Anticipated expiration: 2018-06-19
Also published as: EP0887939A2; MY115591A; CN1214576A; DE69818916D1; EP0887939A3; EP0887939B1; CN1192490C; JPH1127171A; US6002352A; KR19990007275A; KR100373791B1; TW432845B; SG68669A1; HK1021271A1; DE69818916T2

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル信号処理
技術を使用した無線受信機の設計分野に関する。

【０００２】

【従来の技術】無線周波（ＲＦ）受信器にディジタル信
号処理（ＤＳＰ）技術を使用することには多くの利点が
ある。ただしこれらの利点の利用は、アナログ信号をデ
ィジタル信号に効果的に変換する能力に大きく依存す
る。

【０００３】従来のＲＦ受信器では、受信信号は、アナ
ログ回路を使用した１回または複数回の中間周波数（Ｉ
Ｆ）への変換を経てベースバンドの同相分（Ｉ）および
直角分（Ｑ）にダウンコンバートされ、次いで、ベース
バンドで動作する一対のパルス符号変調（ＰＣＭ）型の
アナログ・ディジタルＡ／Ｄ変換器を使用してディジタ
ル・ドメインに変換される。この設計方式の使用には、
可能な性能を制限するいくつかの性能低下の原因が存在
する。信号を混合して、ＩおよびＱベースバンド成分を
生成する局部発振器でフェーズ・エラーが生じると、受
信器のＩＦの中心周波数より高い信号成分と低い信号成
分とを弁別する能力が損なわれる。例えば、４０デシベ
ルの（Ｉ−Ｑ）弁別を得るためには、これらの局部発振
器が、エージング、温度および製造公差による全てのド
リフトを含めて０．５゜の範囲内で直交することが必要
である。この位相精度は、Ａ／Ｄ変換機能を含むアナロ
グ経路対の全体にわたって維持されなければならない。
同様に、２つのＡ／Ｄ変換器間の利得の不一致を含む２
つのアナログ経路の振幅応答特性は、受信器の（Ｉ−
Ｑ）弁別を維持するためによく一致していなければなら
ない。４０デシベルの弁別を得るためには、２つの経路
の振幅応答特性を０．１デシベル未満に一致させること
が必要である。このような公差は可能であり、較正ルー
チンを使用することによってこれ以上にすることもでき
るが、一対のディジタル経路においてこの公差を得るこ
とは日常的作業であり、したがってこのことは、直接に
ＩＦ信号をディジタル化し、これによってこれらのバラ
ンスの問題の全てを回避しようとする動機を与える。

【０００４】従来のＰＣＭ型マルチビットＡ／Ｄ変換器
を使用して受信したＩＦ信号を直接にＡ／Ｄ変換する設
計方式によって、ＩＦ／ベースバンド・アナログ回路は
必要でなくなる。敏感なＲＦ回路のそばに相当な数の高
速ディジタル・スイッチを配置すると干渉を招くけれど
も、その潜在的な利点が、設計上の新たな困難よりも大
きいと考えられる場合も多い。ＩＦ信号のディジタル処
理によって誘起される別の問題は、高速Ａ／Ｄ変換を実
施しなければならないことである。これは、受信器の初
期の段階により高い線形性が必要であることによって増
大する問題である。従来のマルチビットＡ／Ｄ変換器
は、使用可能な信号帯域が、サンプリング周波数の１／
２から、アンチエイリアス・フィルタリングで許容され
るマージンを差し引いたものに等しいという特性を有し
ている。変換器の帯域幅と解像度の積（ダイナミック・
レンジ）は、変換器の性能の尺度であり、一般に、装置
設計の困難さ、およびその市価に反映される。一般的な
ＩＦ信号は、その搬送周波数と比較すると狭帯域である
ので、広帯域のマルチビット変換器を使用することは、
非常に特殊な問題に対する最適な符号化の解決法とはな
らない。Ａ／Ｄ変換器の処理オーバヘッドをある程度低
減させることは、搬送周波数がサンプリング周波数より
高いようなサブサンプリング・モードで動作させること
によって可能である。しかし、帯域幅およびダイナミッ
ク・レンジの設計目標をこの方法で達成するためには、
その他のチャネルがこの通過帯域にエイリアシングする
ことを防ぐために、変換前のチャネル・フィルタリング
を強化する必要があり、その結果、コストおよび電力消
費が増大する。

【０００５】予測および補間符号化の原理に基づいて設
計され、伝統的に、ベースバンド信号（特にオーディ
オ）に関して動作するＡ／Ｄ変換器（デルタ変換器、シ
グマ・デルタ変換器など）は、興味ある特性を示す。第
１にこれらが、細密なレベル量子化ではなく細密な時間
量子化によって符号化精度を達成するオーバサンプリン
グ符号化技術であることである。したがって所与のサン
プリング周波数に対して使用可能な帯域幅が、標準的な
パルス符合変調（ＰＣＭ）技術に比べて非常に狭められ
る。この必要条件のトレードオフは、低公差の構成要素
に適した簡略設計の反映である。したがってこのような
変換器に必要なアナログ・フィルタリングは一般に、比
較的単純である。

【０００６】これらの種類の符号化の第２の利点は、本
来備わっているその線形性である。マルチビット変換器
は、構成要素の公差に非常に影響されやすく、アナログ
・ドメインとディジタル・ドメインの間の非線形マッピ
ングは回避しがたい。この影響に対抗する１つの非常に
有効な手段は、入力信号からの非線形性を有効に相関解
除し、良性の雑音源への影響を減らす高レベルの追加デ
ィザの使用である。この技術を使用して、符号器からの
非線形な影響を除去することができるが、制限している
性能は結局のところＰＣＭコードの性能であり、これ自
体が、等間隔の無線チャネルを含む用途における困難と
なりやすい非常に相関した歪みをもたらす。

【０００７】

【発明が解決しようとする課題】高周波ＩＦのアナログ
・ディジタル変換に補間型の符号器（すなわちシグマ・
デルタ変換器）を使用することは、多くの文献で支持さ
れている。これらの技術の利点は、これらの文献に明瞭
に記載されているが、低コストおよび低消費電力の目標
を達成しようとする設計者が克服しなければならない実
施上の難問が数多く残されている。これらの難問に最も
関連が深いのは、これらの技術は、ＩＦ信号のオーバサ
ンプリングされた単一ビット（１ビット）ディジタル表
現を最終的に生成するが、この信号はまず最初に、アナ
ログ連続時間表現からアナログ離散時間表現に変換され
なければならないことである。その後この信号は、精巧
な離散時間アナログ回路によって処理されて、ディジタ
ル・ドメインにマップされる（すなわち量子化またはデ
ィジタル化される）。さらに、これらの技術によって提
供される高ダイナミック・レンジおよび低量子化雑音の
利点を得るためには、複雑さをかなり増大させる高次符
号化ループの実施が必要となることが多い。

【０００８】本発明は、単純なダウンコンバートＡ／Ｄ
変換器を実現することを目的とするものである。

【０００９】

【課題を解決するための手段】本発明は予測符号化原理
を利用するものである。予測ループ内にサンプラを配置
することによって、予測ループ・フィルタを、ＤＳＰ技
術を使用して実施することができ、したがって、離散時
間アナログ回路の使用によって導入される複雑さを排除
することができる。次いで予測ループ・フィルタの出力
を、Ｄ／Ａ変換器を使用してアナログ・ドメインに再マ
ッピングすることによって、予測フィルタの出力信号
が、入力アナログ信号から減算され、予測誤り信号が生
成される。したがって、予測誤り信号を直接にサンプリ
ングし、予測ループ・フィルタの出力を安価な複数ビッ
トＤ／Ａを使用してアナログ表現に変換することを通し
て、離散時間アナログ回路の使用が排除され、変換器設
計の複雑さが大幅に低減される。

【００１０】予測ループの実施におもにＤＳＰ技術を使
用することによって、これらの技術によって提供される
柔軟性を利用して、入力信号の特性に適合するようにデ
ィジタル予測ループの特性を適合させることが可能とな
った。これによって、あまり複雑でない低次の予測ルー
プを用いて、高ダイナミック・レンジおよび低量子化雑
音性を達成することが可能となる。

【００１１】本発明のディジタル予測符号器のダイナミ
ック・レンジ性能は、ループのディジタル出力を利用し
て、予測ループの入力の前に配置された可変利得増幅器
を制御する信号を生成させることによってさらに拡張さ
れる。

【００１２】さらに、さまざまな回路によって導入され
るオフセットの推定に使用するオフセット・ナリング・
ディジタル信号処理エレメントを組み込むことによっ
て、変換器のＤＣオフセット性能が大幅に強化される。
このオフセットの推定値は、これを、予測フィルタの出
力にディジタル的に結合することによってサンプラの入
力に導入される。

【００１３】本発明は、以下の主な４つの点で従来技術
とは区別される。第１に、予測ループ内にサンプラを配
置することによって、予測フィルタをＤＳＰ技術を使用
して実施することができ、したがって変換器全体の複雑
さが低減し、予測フィルタの特性の再プログラミングに
柔軟性が付与され、その結果、変換器のダイナミック・
レンジおよび雑音性能が向上する。第２に、予測符号器
を分数調波モードで動作させることによって、予測ルー
プが、信号をダウンコンバートし、予測ディジタル・フ
ィルタの実施に使用されるディジタル論理の複雑さをさ
らに低減することが可能となる。第３に、ディジタル予
測ループの出力を使用して、入力信号に与える利得レベ
ルを制御することによって、変換器のダイナミック・レ
ンジをさらに拡大させることができる。第４に、実施回
路の不完全性によって導入されたバイアスを排除する内
蔵オフセット・ナラーを組み込むことによって、アナロ
グ・ディジタル変換プロセスのＤＣオフセット性能が劇
的に強化される。

【００１４】

【発明の実施の形態】ほとんどの受信器設計では、受信
した被変調信号は、中間周波数（ＩＦ）にダウンコンバ
ートされ、フィルタリングされて、所望の信号が選択さ
れ、不必要な隣接信号、チャネル誘導性の雑音および干
渉が排除される。最新の受信器では、ダウンコンバート
されたＩＦは、さらにベースバンドにダウンコンバート
され、ディジタル化されて、ディジタル復調器によって
処理される。ベースバンド周波数で信号を処理すること
が必要となるのは、ＩＦ信号の直接サンプリング、およ
びサンプリングされたＩＦの処理に必要な高処理スルー
プットに起因する多数の技術的難題があるためである。

【００１５】最近になってバンドパスサンプリングに進
歩がみられた。これらは、ＩＦ信号の直接サンプリング
の概念を導入した。これらの技術は、ディジタル・ドメ
インにＩＦ信号を変換するのにたいていはアナログ回路
を使用し、そのため、回避しようとすると高価なものと
なるいくつかの設計実施上の困難を生じがちである。

【００１６】本発明は、被変調（ＩＦ）搬送波をサンプ
リングし、ベースバンドにダウンコンバートすることが
できるアナログ・ディジタル変換器の新規な設計実施形
態を導入する。本発明がカバーするダウンコンバート・
ディジタイザは、以下の３つの処理を実施する。１．被変調ＩＦ信号を、ディジタル表現に変換する（す
なわちディジタル化）。２．被変調ＩＦ信号を、ベースバンドの同相分（Ｉ）お
よび直角分（Ｑ）のディジタル表現にダウンコンバート
する。３．処理された被変調ＩＦ信号の振幅を自動制御して、
ディジタル化処理のダイナミック・レンジを拡張し、量
子化雑音を最小にする。

【００１７】図１に、本発明実施形態のダウンコンバー
ト・ディジタイザのブロック図を示す。このダウンコン
バート・ディジタイザは以下のエレメントから成る。１．利得制御論理（３００）によって生成された制御信
号（３１０）に従って被変調ＩＦ入力信号（１００）の
振幅を調整するディジタル制御の可変利得増幅器（２０
０）。２．予測フィルタの出力信号（４１０）を、可変利得増
幅器（２００）の利得値を設定するのに使用する制御信
号（３１０）に変換する利得制御論理エレメント（３０
０）。３．増幅器の出力信号（２１０）を、ディジタル・アナ
ログ変換器（ＤＡＣ）（７００）によってアナログ表現
に変換されたディジタル加算エレメント（１２００）の
出力と結合することによって誤り信号（５１０）を生成
するアナログ加算エレメント（５００）。４．アナログ誤り信号（５１０）をディジタル表現（８
１０）に変換するサンプリング・エレメント（８０
０）。５．サンプリングされた誤り信号（８１０）のエイリア
シングされた成分を利用して、被変調ＩＦ入力信号（１
００）のディジタル表現された予測を構築する予測ディ
ジタル・フィルタ（４００）。６．実施に起因するオフセット値を計算し、ディジタル
加算エレメント（１２００）に補正信号を供給するオフ
セット・ナラー（nuller）・エレメント（６００）。７．反転したオフセット補正信号（６１０）を予測フィ
ルタの出力（４１０）に加算して、ＤＡＣ入力信号（１
２１０）を供給するディジタル加算エレメント（１２０
０）。８．ディジタル加算エレメント（１２００）のディジタ
ル出力（１２１０）をアナログ表現（７１０）に変換す
るディジタル・アナログ変換器（ＤＡＣ）エレメント
（７００）。９．予測フィルタ（４１０）の出力を混合して、ベース
バンドのディジタル同相分（Ｉ）（９１０）および直角
分（Ｑ）（９２０）とするディジタル直角位相ミクサ
（９００）。１０．（ａ）不要なエイリアス成分をフィルタリングで
除去し、（ｂ）サンプリング速度を、被変調信号の帯域
幅に適当な速度まで低減するのに使用する同相（Ｉ）
（９１０）および直角位相（Ｑ）（９２０）ベースバン
ド出力用の２つの速度低減フィルタ（１０００、１１０
０）。

【００１８】ダウンコンバート・ディジタイザは全体と
して、アナログ・セクション、ディジタル・セクション
および混合信号セクションを有する。本発明では、ディ
ジタル信号処理技術によって提供される柔軟性を最大限
に利用するために、アナログ・セクションを最小限のも
のとする。図１のダウンコンバート・ディジタイザのア
ナログ・セクションは、可変利得増幅器（２００）およ
びアナログ加算ノード（５００）から成る。フィードバ
ックＤＡＣ（７００）は、フィードバック経路でディジ
タル信号をアナログ信号に変換し、サンプラ（８００）
は、フィードフォワード経路でアナログ信号をディジタ
ル信号に変換する混合信号エレメントである。ダウンコ
ンバート・ディジタイザの残りのエレメントは全て、デ
ィジタル・ハードウェアを使用して実施され、サンプリ
ングクロック（５０）の速度で動作する。

【００１９】本発明のダウンコンバート・ディジタイザ
の動作は、それぞれが前述のエレメント群から成る３つ
のループの動作として最もよく説明することができる。
第１のループは予測ループであり、加算器（５００）、
サンプラ（８００）、予測フィルタ（４００）、ディジ
タル加算エレメント（１２００）およびフィードバック
ＤＡＣ（７００）から成る。第２のループは、オフセッ
ト・ナリング（nulling ）・ループであり、オフセット
・ナラー・エレメント（６００）、ディジタル加算エレ
メント（１２００）、ＤＡＣ（７００）、アナログ加算
エレメント（５００）およびサンプラ（８００）から成
る。最後のループは、自動利得制御（ＡＧＣ）ループで
あり、ＡＧＣ制御論理（３００）、可変利得増幅器（２
００）、アナログ加算エレメント（５００）、サンプラ
（８００）および予測フィルタ（４００）から成る。

【００２０】ダウンコンバート・ディジタイザの出力信
号（１０１０および１１１０）はそれぞれ、ベースバン
ドの変調同相分（Ｉ）および直角分（Ｑ）の複数ビット
・ディジタル表現である。これらの出力信号は通常、受
信器のディジタル復調部分に送られて、被変調情報の検
出および取り出しが実施される。

【００２１】本発明のダウンコンバート・ディジタイザ
の根本原理は、予測ループの特性である。予測ループ
は、入力信号（１００）の予測（７１０）を生成する。
この予測（７１０）が加算器（５００）で減算される
と、予測誤り信号（５１０）が生成される。定常状態の
動作モードでは、この予測ループが、予測誤り信号（５
１０）を最小にする。これが実施されると、予測フィル
タ（４００）の出力は、アナログ被変調入力信号（１０
０）のディジタル表現となる。ループ誤り信号の最小化
は、予測フィルタの最大周波数応答を、サンプラ（８０
０）によってサンプリングされた後の被変調搬送波の周
波数に置くことによって達成される。この原理に基づい
てサンプラ（８００）は、ダウンコンバート・ディジタ
イザの動作において決定的に重要な役割を果たす。

【００２２】ダウンコンバート・ディジタイザの動作
は、定常状態における予測誤り信号（５１０）の最小化
に基づくため、この誤り信号は名目上ゼロに駆動され
る。実施が不完全なために、あるオフセットが生成され
る。これらのオフセットによって、誤り信号はその公称
値ゼロから外れる。オフセット・ナリング・ループは、
これらのオフセットの推定値を生成し、誤り信号からこ
れらを除去するように設計される。

【００２３】アナログ入力信号（１００）のディジタル
表現への変換の良否は、ダウンコンバート・ディジタイ
ザのダイナミック・レンジに決定的に依存する。ダウン
コンバート・ディジタイザは、フィードバック経路信号
（４１０）を介して入力信号（１００）のディジタル予
測を生成する原理に基づいて動作するので、この予測
は、ＡＧＣ増幅器（２００）を適当な利得値に設定する
メトリックの生成に使用するのに最も適している。ＡＧ
Ｃループの目的は、被変調搬送波（１００）の振幅を、
予測ループのダイナミック・レンジの範囲内のレベルに
維持することにある。

【００２４】サンプラ・エレメント（８００）本発明の
ダウンコンバート・ディジタイザは、最小化された予測
ループ誤り信号をサンプリングする原理に基づいて動作
するので、この誤り信号を、１ビットで十分に表すこと
ができ、したがってサンプラを、図２に示すようなリミ
ッタ増幅器（８４０）および「Ｄ」フリップフロップ
（８５０）から成る低コストの１ビット・アナログ・デ
ィジタル変換器（ＡＤＣ）として実施することができ
る。一般に、本発明の特定の適用例はどんなものであっ
ても、複数ビット・サンプラとともに実施することもで
きる。しかし、１ビット・サンプラを使用したダウンコ
ンバート・ディジタイザの説明を、以下の好ましい実施
形態の説明の基礎として使用する。これは、これが最も
低コストの実装となるためである。

【００２５】本発明のコンテクストの範囲内で、サンプ
ラ・エレメントは、ループ誤り信号をアナログ表現から
ディジタル表現に変換する。このサンプリングプロセス
の結果、サンプラの出力信号（８１０）は、ループ誤り
信号（５１０）のエイリアス成分を含む。本発明の予測
構造は、ｆ_aで示す被変調搬送波（１００）の最も小さ
いエイリアス成分を利用する。被変調ＩＦ搬送波（１０
０）の周波数ｆ_c、サンプリングクロック（５０）の周
波数ｆ_s、およびエイリアス成分ｆ_aの間には以下の関係
がある。ｆ_c＝〔ｍ＋ｎ〕ｆ_s （１）かつエイリアス成分ｆ_a＝ｎｆ_s 上式で、ｍは整数、ｎは−１／２≦ｎ≦１／２の小数で
ある。ｎ＝±１／４のとき、予測フィルタ（４００）お
よびディジタル直角位相ミクサ（９００）の実施上の複
雑さは、大幅に低減される。

【００２６】リミッタ増幅器（８４０）は、双状態連続
時間信号（８４１）を生成し、「Ｄ」フリップフロップ
がこれをクロック・エッジでディジタル標本に変換す
る。

【００２７】図２に示したサンプラの設計では、１ビッ
トＡＤＣ（８３０）は、誤り信号（５１０）の大きさ
が、フィードバックＤＡＣ（７００）の最下位ビット
（ＬＳＢ）の大きさの１／２より大きくなるのを制限す
るように設計された高利得増幅器（８４０）として実施
される。次いでこの高利得増幅器の出力（８４１）がク
ロック・エッジで、「Ｄ」フリップフロップ（８５０）
によってサンプリングされる。このフリップフロップ
は、増幅器の出力（８４１）がその電圧範囲の中央より
高いときに、ディジタル論理「１」であると解釈され、
増幅器の出力（８４１）が電圧範囲の中央より低いとき
に、ディジタル論理「０」であると解釈される入力しき
い値を有する。

【００２８】１ビットＡＤＣの実施に使用された半導体
プロセスの利得−帯域幅特性によっては、図２のリミッ
タ増幅器（８４０）の前にトラック・アンド・ホールド
回路を配置する必要がある場合がある。トラック・アン
ド・ホールド回路は、サンプリング周波数ｆ_sで動作す
るときに、リミッタ増幅器（８４０）の実施に使用され
た半導体プロセスの利得−帯域幅範囲の範囲内にあるよ
り低い周波数ｆ_aのエイリアス成分をリミッタ増幅器に
効果的に与える。１ビットＡＤＣの設計者は、ＩＦの中
心周波数、サンプリングクロック周波数（ｆ_s）、およ
び１ビットＡＤＣの実施に使用された半導体プロセスの
利得−帯域幅特性に応じて、トラック・アンド・ホール
ド回路の必要性を判定するトレードオフ分析を実施しな
ければならない。

【００２９】予測フィルタ・エレメント（４００）予測
フィルタ（４００）は、本発明の動作において中心的な
役割を果たす。１ビット・サンプラ（８００）が誤り信
号（５１０）を、連続時間アナログ表現からサンプリン
グディジタル表現に変換するので、ループの予測フィル
タ・エレメントは、ディジタル信号処理技術を使用して
実施される。予測フィルタ・エレメントは、次のサンプ
リング時期に被変調ＩＦ（１００）の予測を生成するよ
うに設計される。本発明のコンテクストにおいてこれ
は、予測フィルタ（４００）の極を、この周波数領域に
おいて、サンプラ（８００）によってサンプリングされ
た後の被変調ＩＦ（１００）のエイリアス成分（ｆ_a）
の中心周波数と一致するように配置することによって実
施される。次のサンプリング時期に被変調ＩＦ（２１
０）の有効な予測を生成する根本的な必要条件は、変調
帯域幅（Ｗ）が、クロック速度（ｆ_s）よりかなり小さ
く、クロック速度（ｆ_s）が搬送周波数に関係づけられ
ることである。この関係を示すと以下のようになる。Ｗ≪ｆ_c＝〔ｍ＋ｎ〕ｆ_s （２）上式で、ｍは整数、ｎは−１／２≦ｎ≦１／２の小数で
ある。前述のとおりｎ＝±１／４のとき、予測フィルタ
（４００）およびディジタル直角位相ミクサ（９００）
の実施上の複雑さは、大幅に低減される。本発明のダウ
ンコンバート・ディジタイザの実施はどんな整数値ｍに
ついても有効であるが、ｍ≧２とすることによって、Ｉ
Ｆの中心周波数ｆ_cより小さい値のサンプリングクロッ
ク周波数（５０）を選択することができる。このような
選択によって、ダウンコンバート・ディジタイザの設計
の実施は大幅に単純化し、このダウンコンバート・ディ
ジタイザを使用して、こうしない場合に可能な周波数よ
りも高い周波数のＩＦ信号をディジタル化することが可
能となる。これによって、ＩＦの中心周波数ｆ_cを高く
維持しつつダウンコンバート・ディジタイザのディジタ
ル部分をより低いクロック周波数ｆ_s（５０）で動作さ
せることが可能となるという利点が生じる。クロック周
波数ｆ_s（５０）が低いことによって、消費電力、コス
ト、ダウンコンバート・ディジタイザのディジタル・ハ
ードウェアの複雑さが低減される。ＩＦのｆ_cが高いこ
とは、ダウンコンバート・ディジタイザの前段の無線周
波構成要素のコストと複雑さを低減させる。このためシ
ステム設計者は、ＩＦの中心周波数を、最も低コストの
無線設計を実施できる値とし、同時にサンプリング周波
数を、ディジタル・ハードウェア設計を最も低コストに
実施できる値とすることによって、システムの全体コス
トと複雑さを最小限に抑えることができる。

【００３０】予測フィルタ・エレメント（４００）の一
般的な構造を図３に示す。予測フィルタ・エレメントの
構造は、ｚ平面伝達関数が、Ａ_k（ｚ）（ｋ＝
０，．．．，ｋ−１。ｋは予測フィルタ・エレメントの
次数）で表されるフィルタ段のカスケードとなってい
る。各段の出力は、加算されて予測フィルタの出力を生
成する前に、利得係数ａ_kで重み付けされる。

【００３１】図３の代表フィルタ段に示すように、予測
フィルタ・エレメントの各段は、その複素極対が図４に
示すようなｚ平面に置かれた２次フィルタとして実施さ
れる。

【００３２】フィルタ係数（ｂ₁）_kの調整によって、正
の実数軸と極までの半径との間の角度が変化する。これ
によって、フィルタ段の共振周波数（ｆ₀）_kが決定す
る。フィルタ係数（ｂ₂）_kの調整によって、ｚ平面の原
点から極対までの径方向の距離が変化する。これによっ
て、フィルタ段の３ｄＢ帯域幅（ＢＷ_3dB）_kが決定す
る。これらの関係は下式（３）によって定義される。

【００３３】ｋ番目のフィルタ段のＱ値は以下のように
表現される。

【数１】

【００３４】両極の位置は、予測フィルタ（４００）の
周波数応答を決定する。予測フィルタ段の最大周波数応
答は、サンプリング被変調ＩＦの中心周波数（ｆ_a）か
またはその近傍で見られる。極の正確な位置は問題の信
号の特性によって決まる。

【００３５】予測フィルタ・エレメント（４００）は、
ディジタル信号処理技術を利用して実施されるので、性
能が最高となるように極を配置することができる。温
度、プロセス、エージング、その他に起因する構成要素
の変動によってフィルタが不安定になることがあるの
で、アナログ方式の実施形態ではこのような極配置が不
可能であることがある。さらにディジタル方式の実施形
態とすると、フィルタ係数を変更することによってフィ
ルタの応答を再プログラムすることが可能となり、した
がって、予測フィルタの特性を入力信号（１００）に適
合させることが可能となる。

【００３６】本発明によって実現することができる主な
利点の１つは、予測フィルタ（４００）がディジタル・
フィルタとして実施されることである。アナログ設計と
は異なり、フィルタの周波数応答は、プロセス、温度お
よびエージングによる性能の変動に影響されない。さら
に被変調ＩＦ（１００）に適合するように、予測フィル
タの応答を再プログラムすることができる。本発明のコ
ンテクストの範囲内で図３の一般的予測構造の以下のパ
ラメータを再プログラムすることができる。ｋ＝フィルタ段の数ａ_k＝各段の重み付け利得（ｆ₀）_k＝各フィルタ段の中心周波数（ＢＷ_3dB）＝各フィルタ段の帯域幅

【００３７】これらのパラメータを再プログラムするこ
とによって、本発明の予測ループの周波数応答を変更す
ることができる。これは、初期設定時に実施することが
できるほか、式（２）に示した関係を実施してこれらの
設定値を導き出す外部アルゴリズムの使用を介して動的
に実施することもできる。

【００３８】従来の広帯域アナログ・ディジタル変換器
は、サンプリング信号のナイキスト帯域幅０Ｈｚ〜ｆ_s
／２全体にわたる信号のディジタル表現に量子化雑音を
付加する。一方、本発明のディジタル予測ループは、量
子化雑音をより狭い帯域幅に限定する利点を本来的に有
している。この雑音は一般に、ナイキスト帯域幅よりは
るかに小さい帯域幅を占める。予測ループに続くディジ
タル・プロセスの広帯域雑音がこのように低減すること
によって、以降のディジタル信号処理エレメントにかか
る設計の制約条件が緩やかになる。この狭帯域雑音の属
性は、前記動的周波数応答の調整中、維持される。

【００３９】本発明の周波数応答の動的調整機能は多く
の用途で有用である。例えば、外部アルゴリズムを使用
して被変調ＩＦ（１００）の瞬間的な搬送周波数を追跡
することによって、式（３）に概要が示された計算アル
ゴリズムを使用して、ドップラー、発信／受信発振器な
どの変動によって搬送周波数が変化するにつれて予測フ
ィルタ段の中心周波数（ｆ₀）_kがこれに追随するように
予測フィルタの係数（ｂ₁）_kおよび（ｂ₂）_kを動的に調
整することができる。これによって、ダウンコンバート
・ディジタイザは、被変調ＩＦ（１００）のディジタル
表現（４１０）の信号対量子化雑音比を高く維持するこ
とができる。

【００４０】本発明の周波数応答の動的調整機能の他の
用途は、これを使用して、セルラ電話方式などのマルチ
チャネル受信器用途における混信信号に起因した歪みを
低減することである。混信がある場合に、外部アルゴリ
ズムによって、混信信号をよりよく予測できるように予
測フィルタのパラメータを調整し、これによって、問題
の信号にアンドゥ歪みを生じることなく後段のディジタ
ル・フィルタリングでこれらの信号を除去することがで
きる。このような外部アルゴリズムは、予測フィルタ構
造（４００）の連続段の出力のところで信号のパワーを
比較することによって隣接チャネル混信レベルのメトリ
ックを導き出すことができる。この比較によって、強い
隣接チャネル混信の存在が示されたときには、式（３）
の計算アルゴリズムを使用して予測フィルタ係数
（ｂ₁）_kおよび（ｂ₂）_kが動的に調整され、予測フィル
タ段の有効帯域幅（ＢＷ_3dB）_kが増大される。予測フィ
ルタの有効帯域幅の増大は、強い隣接チャネル混信の存
在によって生じることがあるスロープ過負荷や相互変調
効果などの望ましくない影響を妨げる。したがって予測
ディジタル・フィルタの周波数応答の動的調整を可能と
することによって、本発明のダウンコンバート・ディジ
タイザを、このような混信が公称レベルの範囲内にある
ときに、高いダイナミック・レンジを維持しながら、め
ったにない隣接チャネル混信の増大に動的に応答するよ
う設計することができる。

【００４１】予測フィルタ（４００）のディジタル実施
形態の追加の利点は、ワード長の拡張である。言い換え
ると、予測フィルタへの入力標本（８１０）を、１ビッ
トの量子化された信号とし、予測フィルタ（４１０）の
出力サンプルを複数のビットから成るようにすることが
できるということである。サンプラを１ビット・サンプ
ラとして実施できることによって、本発明は、性能を犠
牲にすることなしにサンプリング・エレメントを単純化
することによって実施コストを低減させる。さらに予測
フィルタ（４００）のワード長拡張機能は、ディジタル
表現（４１０）の精度を向上させる。

【００４２】ディジタル信号処理システムにおける信号
のダイナミック・レンジは、ディジタル表現中のビット
数によって決定される。１ビットの追加は、ダイナミッ
ク・レンジを約６ｄＢ増大させる。予測フィルタ（４０
０）はワード長を拡張し、その結果、その信号のディジ
タル表現（４１０）のダイナミック・レンジが大きくな
る。本発明のダイナミック・レンジは、予測フィルタか
らＤＡＣ（７００）に入力されるフィードバック信号
（４１０）に使用されるビット数によっても一部決定さ
れる。このビット数の決定は、以下の要素に基づく。
（１）フィードバックＤＡＣ（７００）の実施コスト、
（２）ダイナミック・レンジの必要条件、および（３）
予測フィルタ（４００）の複雑さ。

【００４３】図５に、予測フィルタの次数を１から２に
増やすことによって得られたダイナミック・レンジおよ
び検出帯域幅の向上を示す。この向上は、量子化誤り信
号（８１０）のパワー・スペクトル密度を波形成形する
ことによって得られる。これらのプロットは、予測ルー
プへの入力が、フィードバックＤＡＣ（７００）のＬＳ
Ｂ（Δ）に等しい二乗平均平方根（ｒｍｓ）値を有する
加法白色ガウス雑音（ＡＷＧＮ）から成るときのサンプ
ラの出力のパワー・スペクトル密度を示す。このパワー
・スペクトルのプロットは、２次予測フィルタを使用し
た場合の量子化雑音が、サンプリング帯域幅の広い周波
数範囲で低いレベルにあることを示している。このルー
プでは、予測フィルタの次数が高いほど、問題の帯域幅
からより多くの雑音を押し出し、したがって量子化誤り
信号スペクトルに切欠き部が生成される。２次予測フィ
ルタは、より大きな切欠き部を発展させる。切欠き部の
大きさおよび形状が、ループが、中心周波数ｆ_aの周囲
のサンプリング信号の量子化雑音を最小にする程度を決
定する。これは、予測フィルタ（４００）が、次のサン
プリング時期での信号の推定に適している程度を示す。

【００４４】予測フィルタ・エレメント（４００）は、
ループ内で２つの機能を果たす。第１の機能は、次のサ
ンプリング時期に入力信号（１００）の推定を生成する
ことである。第２の機能として予測フィルタ・エレメン
ト（４００）は、信号（４１０）のディジタル表現のワ
ード長を増大させ、量子化雑音をフィルタリングして除
去する。予測ループのこの第２の機能が出力信号の雑音
帯域幅を小さくする。従来のアナログ・ディジタル変換
器は、量子化雑音（σ_e ²）を注入する。この量子化雑音
のパワーは、 σ_e ² ＝Δ²／１２（４である。

【００４５】従来のＡＤＣの入力における熱雑音はサン
プリングされ、出力される。ダウンコンバート・ディジ
タイザは、問題の信号に合わせて調整された狭帯域帯域
フィルタである予測フィルタ（４００）にサンプリング
信号（８１０）を通すことによって、出力を生成する。
したがって、所望の信号を含んでいる帯域の外側の雑音
成分は、予測フィルタ内で大幅に減衰される。追加の帯
域外フィルタリングは、速度低減フィルタ（１０００、
１１００）によって与えられる。予測フィルタは、サン
プリング信号のワード長を増大させるので、信号表現の
ＬＳＢの大きさは低減され、したがって、量子化雑音の
パワーが低減される（式４）。さらに、予測フィルタの
極を具体的に選択することによって、被変調信号の帯域
幅近傍の外側の入力熱雑音および量子化雑音がさらに低
減するように予測ループ全体を構成することができる。
この雑音整形特性には、予測フィルタの両極がｚ平面の
単位円の内側に置かれることが必要である。

【００４６】一般に、アナログ・ディジタル変換器のダ
イナミック・レンジと検出帯域幅とはトレードオフの関
係にある。本発明のダウンコンバート・ディジタイザの
ダイナミック・レンジは、切欠き部の幅が信号帯域幅と
等しくなる点より上の切欠き部の深さによって決定され
る。予測フィルタ（４００）の次数が高くなると、量子
化誤り信号スペクトル中の切欠き部の深さおよび幅は大
きくなる。したがって２次予測フィルタは、１次予測フ
ィルタに比べて性能が大幅に向上する。２次予測フィル
タによって提供されるより深い切欠き部は、より大きな
ダイナミック・レンジを実現する。切欠き部の幅が広い
ほど、より幅広い帯域幅の信号を、より高い精密度、正
確さで表現することができる。

【００４７】本発明の予測フィルタの出力（４１０）は
高いダイナミック・レンジを有するので、ＤＡＣ（７０
０）は、同じダイナミック・レンジをサポートしなけれ
ばならない。ダイナミック・レンジが広く、高速なＤＡ
Ｃの実装は、同様の大きさおよび速度を有する従来のア
ナログ・ディジタル変換器よりもはるかに経済的であ
る。実際に本発明は、高ダイナミック・レンジで検出帯
域幅の広いアナログ・ディジタル変換器の実施形態の一
エレメントとして、実施が複雑でなく低コストの高ダイ
ナミック・レンジＤＡＣを利用する。

【００４８】ハードウェア実施形態のダイ・サイズを考
慮すると、その他のオーバサンプリング実施形態に比べ
て、ディジタル予測フィルタ（４００）およびマルチビ
ットＤＡＣ（７００）の使用にはいくつかの利点があ
る。例えば、オーバサンプリング・アナログ・ディジタ
ル変換器の一般的な実施形態では、フィルタリングなら
びに信号加算または信号減算機能を実施する交換キャパ
シタを利用する。これらの方式では、交換キャパシタの
実施にかなりのダイ面積を利用することが必要となる。
対照的に本発明のＤＡＣ（７００）は、匹敵するオーバ
サンプリング変換器の交換キャパシタ構造に使用するダ
イ面積の一部分に実装することができる。さらに、予測
構造のディジタル実施形態を、最小機能サイズのトラン
ジスタを使用して実現することができ、その結果、予測
フィルタ（４００）を実現するディジタル論理の占有す
るダイ面積はごくわずかとなる。

【００４９】サンプリング被変調搬送波の周波数
（ｆ_a）をｆ_s／４とすることによって、本発明の実施コ
ストをさらに低減することができる。予測フィルタ段の
中心周波数（ｆ₀）_kを、ｆ_a＝ｆ_s／４とすると、予測フ
ィルタでわずかの利得値を生み出すことによって実施形
態を大幅に単純化することができる。このことは後に示
す実施例に示す。

【００５０】ディジタル・アナログ変換器（ＤＡＣ）
（７００）このエレメントは、予測フィルタの出力（４１０）とオ
フセット・ナラー補正信号（６１０）との和のディジタ
ル表現（１２１０）をアナログ表現（７１０）に変換す
る。ＤＡＣ（７００）のビット数は、ＤＡＣ（７００）
によって導入される量子化雑音が、ＤＡＣの前の予測フ
ィルタ（４００）の量子化雑音および予測雑音より確実
に小さくなるように選択する。

【００５１】ディジタル加算エレメント（１２００）ディジタル加算エレメント（１２００）は、オフセット
・ナリング補正信号（６１０）を予測フィルタの出力
（４１０）に加算してＤＡＣ入力信号（１２１０）を供
給する。

【００５２】アナログ加算エレメント（５００）アナログ加算エレメントは、増幅された被変調ＩＦ信号
（２１０）に、アナログ表現の予測信号（７１０）を追
加することによって誤り信号（５１０）を生成する。予
測ループの合計遅延時間は、２クロック期間に維持され
る。ｆ_a＝ｆ_s／４と選択すると、この遅延の影響によっ
て、フィードバック信号（７１０）の符号が逆転する。
こうすると、アナログ加算ノード（５００）で信号（７
１０）を信号（２１０）に加算するだけで負のフィード
バックを実現することができる。

【００５３】自動利得制御論理（３００）受信器のダイナミック・レンジの必要条件は一般に、ア
ナログ・ディジタル変換器のみで達成可能なダイナミッ
ク・レンジよりもはるかに大きい。受信信号のダイナミ
ック・レンジは、２つの寄与因子によって駆動される。
第１の因子は、被変調情報を含む高速に変化する成分で
ある。このダイナミック・レンジ成分は、瞬間ダイナミ
ック・レンジと呼ばれる。第２の因子は、外部の影響の
ためにゆっくりと変化し、被変調情報に関する有用な情
報を運ばない成分である。受信器は、これら両方の成分
をサポートするのに十分なダイナミック・レンジを有し
ていなければならない。本発明の予測ループが提供する
ダイナミック・レンジを、受信信号のダイナミック・レ
ンジ全体に等しいか、またはこれより大きくなるように
設計することができる。しかし、受信信号のダイナミッ
ク・レンジが、変調に関する情報を含まないゆっくりと
変化する成分を部分的に含むことを利用して、より経済
的な方法を実施することができる。この成分は、予測ル
ープの前の自動利得制御（ＡＧＣ）ループで除去するこ
とができる。予測フィルタの出力（４１０）は、ダウン
コンバート・ディジタイザに入力される被変調搬送波
（１００）のディジタル予測であるので、この信号はＡ
ＧＣの制御に理想的である。

【００５４】ＡＧＣループの目的は、被変調ＩＦ（１０
０）の大きさを予測ループのダイナミック・レンジの範
囲内のレベルに維持することである。ＡＧＣループのブ
ロック図を図６に示す。ＡＧＣループは、ＡＧＣ制御論
理（３００）、可変利得増幅器（２００）、アナログ加
算エレメント（５００）、サンプリング・エレメント
（８００）、および予測フィルタ（４００）から成る。
ＡＧＣ制御論理エレメント（３００）は、パワー検波器
（３２０）、加算ノード（３３０）、ＡＧＣループ利得
エレメント（３４０）、ＡＧＣループ・フィルタ（３５
０）、および利得制御符号器（３６０）から成る。パワ
ー検波器（３２０）は、予測フィルタの出力（４１０）
のパワーの推定値を提供する。ＡＧＣループは、パワー
または大きさを含む信号レベルの単調関数で動作する。

【００５５】パワー検波器の出力（３２１）は、外部か
ら提供されたＡＧＣレベル・セット・ポイント制御（３
７０）と比較され、ＡＧＣ利得調整信号（３３１）が生
成される。ＡＧＣレベル・セット・ポイント制御（３７
０）は、ＡＧＣ出力レベル（２１０）を調整する。ＡＧ
Ｃ制御論理（３００）は、増幅器の出力（２１０）の信
号レベルが、ＡＧＣレベル・セット・ポイント制御（３
７０）の信号レベルと一致するようにＡＧＣ（２００）
の利得を設定する。ＡＧＣ制御論理（３００）への入力
は、予測フィルタの出力（４１０）およびＡＧＣレベル
・セット・ポイント制御（３７０）である。ＡＧＣ利得
調整信号（３３１）は、ＡＧＣループ利得エレメント
（３４０）によって増幅される。ＡＧＣループ利得エレ
メント（３４０）によって与えられた利得が、ループ整
定時間を決定する。

【００５６】増幅された利得調整信号は、ＡＧＣループ
・フィルタ（３５０）によってフィルタリングされる。
ＡＧＣループは、信号ダイナミクスの低速の変化に応答
するように設計されるので、ＡＧＣループ・フィルタ
（３５０）は、パワー検波器（３２０）の出力の値を平
均することによってこの出力の速度を低減させる。符号
器（３６０）は、ループ・フィルタの出力（３５１）
を、可変利得増幅器（２００）を制御するのに適当なフ
ォーマットに変換するエレメントである。

【００５７】可変利得増幅器（２００）可変利得増幅器（２００）は、ＡＧＣ制御論理の出力
（３１０）の関数として受信信号（１００）に利得を与
える。可変利得増幅器（２００）は、受信信号（１０
０）のダイナミック・レンジのゆっくりと変化する成分
を完全に除去するのに十分な制御可能な利得を有する。

【００５８】オフセット・ナラー（６００）全てのアナログ・ディジタル変換器の性能は、内部的お
よび外部的に生成し、ディジタル化された出力を理想的
なものから遠ざけるオフセットのために低下する。これ
らのオフセットは、プロセス、温度、エージング、なら
びに無用なアナログ結合を介して入力信号に追加される
サンプル・クロック調波のエイリアシングに起因する構
成要素の変動から生じる。これらのオフセットは、検出
および除去が困難な傾向がある。

【００５９】本発明のダウンコンバート・ディジタイザ
の利点の１つは、アナログ・ディジタル変換を阻害する
オフセットを自動的かつ動的に検出し、除去する一体化
されたオフセット・ナラー・エレメント（６００）であ
る。アナログ・ディジタル変換器の従来の実施形態で
は、オフセット・エラーの影響を動的に除去することが
できない。一般的なアナログ・ディジタル変換器では、
較正の間、変換器をオフラインにする必要がある手動較
正または較正モードが必要である。これらの種類の較正
は非動的であり、そのため温度およびエージングの影響
を受けやすく、最終的にオフセットに起因する性能低下
をきたすことがある。

【００６０】ダウンコンバート・ディジタイザのオフセ
ット・ナラー・エレメント（６００）は、動作中にオフ
セットを動的に判定する。そのため、オフライン・モー
ドの手動較正を一切必要としない。アナログ・ディジタ
ル変換プロセス中、オフセット・ナラーは、オフセット
の大きさを継続的に算定し、これを除去する。

【００６１】オフセット・ナラー・ループのブロック図
を図８に示す。オフセット・ナラー・ループは、オフセ
ット・ナラー・エレメント（６００）、ディジタル加算
エレメント（１２００）、ＤＡＣ（７００）、アナログ
加算エレメント（５００）、およびサンプラ（８００）
から成る。

【００６２】オフセットがない場合は、予測ループの動
作によってループ誤り信号（５１０）がゼロに駆動され
るので、サンプラ（８００）から出力される値の平均は
ゼロでなければならない。オフセットが存在する場合、
サンプラ出力の平均値はこのオフセットに比例する。オ
フセット・ナラー（６００）は、サンプラの出力を平均
して、オフセット補正信号（６１０）を決定する。ナラ
ー・ループ・フィルタ（６２０）は、サンプラの出力
（８１０）の平均を計算する。算定されたオフセット値
は次いで、ディジタル利得（６３０）によって増幅さ
れ、さらに予測フィルタの出力と結合されて、フィード
バック信号（１２１０）を生成する。

【００６３】ディジタル直角位相ミクサ（ＤＱＭ）（９
００）ＤＱＭ（９００）の機能は、中心周波数ｆ_aを有する予
測フィルタ（４００）の出力をベースバンドの同相分
（Ｉ）および直角分（Ｑ）にダウンコンバートすること
である。従来から、ベースバンドへのダウンコンバート
には、周波数ｆ_aを中心周波数とする信号に、ｓｉｎ
（ｆ_a）およびｃｏｓ（ｆ_a）をそれぞれ乗じて、（Ｉ）
成分および（Ｑ）成分を生成することが必要であった。
本発明では、ｆ_aはｆ_s／４と等しいように選択される
ので、クロックｆ_sの期間に計算されるｓｉｎ（ｆ_a）お
よびｃｏｓ（ｆ_a）の値は、ｆ_a１サイクルの間に
（０、１、０、‐１）だけである。したがって、本発明
によって提供されるｆ_a＝ｆ_s／４の選択によって、ＤＱ
Ｍエレメント（９００）の実施形態の複雑さは大幅に低
減される。図７に示すようにＤＱＭの実施形態は、同相
分（Ｉ）（９１０）出力または直角分（Ｑ）（９２０）
出力のいずれかに予測フィルタの出力標本を交互に接続
する単純な回路である。これらの２つの出力ＩおよびＱ
はそれぞれ、交互に反転されて、最終的な同相分（Ｉ）
および直角分（Ｑ）の出力標本が生成される。

【００６４】速度低減フィルタ（１０００、１１００）速度低減フィルタ（１０００）および（１１００）は２
つの機能を実行する。すなわち、同相分（Ｉ）および直
角分（Ｑ）のフィルタリングおよびサンプリング速度の
低減である。速度低減フィルタ（１０００）、（１１０
０）は、ＤＱＭ（９００）で生成された２倍周波数項
（２×ｆ_a）を拒絶するように設計される。さらに速度
低減動作では、入力信号がフィルタリングされて、サン
プリング速度の低減に起因するエイリアシングが防止さ
れる。速度低減フィルタによって実行されるフィルタリ
ングは、エイリアシングの防止に必要なものよりもかな
り大きい。これらのディジタル・フィルタは、問題の信
号を減衰することなく通過させるように設計される。問
題の帯域の外側の望ましくない信号は減衰させる。この
減衰によって、入力信号より雑音帯域幅が低いサンプリ
ング信号を生成する機能を有するダウンコンバート・デ
ィジタイザが提供される。

【００６５】サンプリング速度の低減は、ディジタル化
された信号の処理速度を低減させるために実施される。
それぞれの速度低減フィルタ（１０００および１１０
０）の実施形態は同一である。これらはディジタル方式
で実施されるので、ダウンコンバート・ディジタイザの
出力の同相（Ｉ）（１０１０）および直角位相（Ｑ）
（１１１０）信号は、アナログ実施形態では一般に付随
する利得および位相の不均衡に起因する損失を受けな
い。

【００６６】実施例本発明のダウンコンバート・ディジタイザを無線受話器
の一部として実施し、検証した。この設計に用いた半導
体プロセスは、２−ポリ、３−金属、０．６ミクロンの
ＣＭＯＳであった。回路全体を、その他の機能とともに
混合信号ＣＭＯＳ集積回路上に組み込み、無線受話器の
動作に必要な設計仕様を満足することを確認した。回路
の実施形態の詳細を図９に示す。

【００６７】図９に示した実施例では、被変調ＩＦの中
心周波数はｆ_c＝８２．８ＭＨｚであり、両側の帯域幅
は３０ｋＨｚである。この特定の設計では、サンプリン
グ速度（ｆ_s）は１４．４ＭＨｚとした。この結果ｆ
_aは、３．６ＭＨｚでスペクトル反転された。これは、
式１において以下のパラメータに対応する。ｆ_c＝８２.８ＭＨｚ＝［ｍ＋ｎ］ｆ_s＝［６−１／４］
・１４.４ＭＨｚｆ_a＝−３.６ＭＨｚ＝−（１／４）・１４.４ＭＨｚ負の符号は、スペクトルの反転を示す。

【００６８】選択した半導体プロセスの利得帯域幅特性
とＩＦの周波数およびサンプリングクロック周波数との
設計トレードオフ分析を実施したところ、サンプラに、
トラック・アンド・ホールド回路が必要であると判定さ
れた。サンプラ（２８００）は図９に示すように、トラ
ック・アンド・ホールド・エレメントの後にリミッタお
よび「Ｄ」フリップフロップを接続して実施される。ト
ラック・アンド・ホールド・エレメントを使用するの
は、ｆ_c＝８２．８ＭＨｚで、次のサンプリング期間で
リミッタを双状態レベルに落ちつかせるのに十分な利得
−帯域幅をリミッタのＣＭＯＳ実施形態が持たないため
である。トラック・アンド・ホールド回路は、リミッタ
が、「Ｄ」フリップフロップによってディジタル・フォ
ーマットに変換される双状態値に駆動することができる
エイリアス周波数ｆ_aを生成する。

【００６９】図９に示した予測フィルタ構造（２４１
０）の係数は以下の通りである。ａ₁＝ａ₂＝１（ｂ₁）₁＝（ｂ₁）₂＝０（ｂ₂）₁＝（ｂ₂）₂＝１

【００７０】この実施形態では、誤り信号（２５１０）
から予測フィルタの出力のアナログ表現（２７１０）ま
での予測ループの遅延は２クロック期間である。その結
果、ＤＡＣの出力（２７１０）は加算器エレメント（２
５００）で被変調搬送波（２１００）から減算されるの
ではなく、これに加算される。

【００７１】ダウンコンバート・ディジタイザ全体の必
要なダイナミック・レンジの解析に基づき、ＤＡＣ（２
７００）は９ビットＤＡＣとして設計された。９ビット
ＤＡＣ（２７００）の最大ピーク間出力電圧は２５０ｍ
Ｖである。ＤＡＣ（７００）は、その整定時間が、１ビ
ットＡＤＣ（２８００）による正確な変換までに誤り信
号（２５１０）が確実に落ちつくような十分に小さなも
のとなるように設計される。

【００７２】オフセット・ナリング・エレメントの出力
（２６１０）は、ディジタル的に予測フィルタの出力に
加算される。次いでＤＡＣの出力が、アナログ増幅され
た被変調ＩＦ（２２１０）に加算される。予測フィルタ
とオフセット・ナラーの結合出力は、９ビットＤＡＣを
使用してアナログ表現に変換される。加算エレメント
は、増幅された被変調ＩＦ（２２１０）に、ナリング信
号および予測信号のアナログ表現（２７１０）を追加す
ることによって誤り信号（２５１０）を生成する。

【００７３】ＡＧＣ制御論理（２３００）は、多段増幅
器（２２００）を制御するように設計される。可変利得
増幅器（２２００）の多段実施形態によって実現される
総利得の最大値は７１デシベル、最小値は−１デシベル
である。多段増幅器の各段はディジタル制御され、２つ
の公称利得値を有する。各段の公称利得値は、ディジタ
ル制御論理の１ビットの出力（２３１０）を使用して選
択される。この可変利得増幅器の利得段は、以下の関係
に基づいて制御される。

【表１】

【００７４】ＤＱＭは図８に示したとおりに実施した。
速度低減フィルタは、３つの櫛形フィルタのカスケード
として実施される。速度低減フィルタの出力は、１６０
ｋｓｐｓにデシメートされる。速度低減後これらの標本
はそれぞれ、１０ビットに切り捨てられる。

【００７５】図９の実施例の集積回路によって達成され
たダイナミック・レンジの測定値をＡＧＣループの効果
を含めずに図１０に示す。この図に示すとおり、実施の
ダウンコンバート・ディジタイザは、５２デシベルを超
えるダイナミック・レンジを示す。これは、低い雑音性
能でＩＦからベースバンドへのダウンコンバートを同時
に実行する二重８ビット・ベースバンド・アナログ・デ
ィジタル変換器によって提供されるダイナミック・レン
ジ性能に相当する。この設計のＡＧＣループは、このダ
イナミック・レンジを１２４デシベル超にまで拡張す
る。

【００７６】本発明の好ましい実施形態を本明細書に開
示し、説明してきたが、形態および詳細のさまざまな変
更を、本発明の趣旨および範囲から逸脱することなく実
施できることを当業者は理解するであろう。

【図面の簡単な説明】

【図１】本発明のダウンコンバート・ディジタイザのブ
ロック図である。

【図２】図１のサンプラの詳細ブロック図である。

【図３】図１の予測フィルタの一般的な構造を示す図で
ある。

【図４】予測フィルタ・エレメントの各段が２次フィル
タとして実施されている図３の代表的フィルタ段のｚ平
面表現である。

【図５】予測フィルタの次数を１から２に増やすことに
よって得られたダイナミック・レンジおよび検出帯域幅
の向上を示す図である。

【図６】ＡＧＣループのブロック図である。

【図７】図１のディジタル直角位相ミクサの好ましい実
施形態を示す図である。

【図８】オフセット・ナラー・ループのブロック図であ
る。

【図９】本発明の具体的な実施形態を示すブロック図で
ある。

【図１０】ＡＧＣループの影響のない図９の例示的な実
施形態の集積回路で測定したダイナミック・レンジの測
定値を示す曲線である。

【符号の説明】

１００被変調搬送波２００可変利得増幅器３００自動利得制御論理（ＡＧＣ）３２０パワー検波器３３０加算ノード３４０ＡＧＣループ利得エレメント３５０ＡＧＣループ・フィルタ３６０利得制御符号器４００予測ディジタル・フィルタ４５０重み付け利得４６０重み付け利得４８０フィルタ係数４９０フィルタ係数５００アナログ加算エレメント

───────────────────────────────────────────────────── フロントページの続き (72)発明者スティーブン・ディ・ホールアメリカ合衆国・92024・カリフォルニア州・エンシニタス・マリサレーン・ 946 (72)発明者マシュー・ミルワードアメリカ合衆国・92024・カリフォルニア州・エンシニタス・チャロストリート・1602 (56)参考文献特開平４−364612（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04B 1/26 H03M 1/00 - 1/88

Claims

(57)【特許請求の範囲】

【請求項１】可変利得増幅器の利得を制御する自動利
得制御ループを含み、被変調搬送波に結合された可変利
得増幅器と、可変増幅器の出力に結合されたサブサンプリング予測ル
ープと、サンプリング予測ループの出力に結合したディジタル直
角位相ミクサと、ディジタル直角位相ミクサのそれぞれの出力に結合した
速度低減フィルタとを含むことを特徴とするダウンコン
バート・ディジタイザ。
【請求項２】サブサンプリング予測ループが、サブサ
ンプリング予測ループ内にサンプラを含むことを特徴と
する請求項１に記載のダウンコンバート・ディジタイ
ザ。
【請求項３】サブサンプリング予測ループが、サンプ
ラの出力に結合された予測フィルタを含み、予測フィル
タの出力がディジタル・アナログ変換器に結合され、デ
ィジタル・アナログ変換器の出力が可変利得増幅器の出
力から減算されて、サンプラへの入力が生成されること
を特徴とする請求項２に記載のダウンコンバート・ディ
ジタイザ。
【請求項４】自動利得制御ループが、予測フィルタの
出力を利用して、可変利得増幅器に自動利得制御信号を
供給することを特徴とする請求項３に記載のダウンコン
バート・ディジタイザ。
【請求項５】予測フィルタの出力が、サンプラの出力
のビット数より大きなビット数のディジタル・ワードで
あることを特徴とする請求項３に記載のダウンコンバー
ト・ディジタイザ。
【請求項６】サンプラが、１ビット・サンプラである
ことを特徴とする請求項５に記載のダウンコンバート・
ディジタイザ。
【請求項７】サンプラの出力に応答して、オフセット
補正信号をサンプラの入力に結合するオフセット・ナラ
ーをさらに含むことを特徴とする請求項３に記載のダウ
ンコンバート・ディジタイザ。
【請求項８】オフセット・ナラーが、サンプラの出力
中のオフセットに応答したディジタル出力を供給し、オ
フセット・ナラーの出力をディジタル・アナログ変換器
に結合する前に、この出力を予測フィルタの出力に結合
し、ディジタル・アナログ変換器への入力のビット数
が、ディジタル・アナログ変換器によって導入される量
子化雑音が、予測フィルタの量子化雑音および予測雑音
より確実に小さくなるような十分な数であることを特徴
とする請求項７に記載のダウンコンバート・ディジタイ
ザ。
【請求項９】予測ループの合計遅延時間が、２サンプ
リングクロック・サイクルであり、サンプリング速度
が、被変調搬送波の最も低いエイリアス成分の４倍であ
ることとを特徴とする請求項３に記載のダウンコンバー
ト・ディジタイザ。
【請求項１０】ディジタル直角位相ミクサが、サンプ
リング速度でこれに入力する入力信号を、それぞれのチ
ャネルに交互に導き、それぞれのチャネルに導かれた信
号を交互に反転することによって、この信号に順番に
０、１、０、−１および１、０、−１、０を掛けること
を特徴とする請求項９に記載のダウンコンバート・ディ
ジタイザ。
【請求項１１】速度低減フィルタが、ディジタル直角
位相ミクサで生成された最も低いエイリアスの２倍であ
る２倍周波数項を拒絶するように設計されることを特徴
とする請求項１０に記載のダウンコンバート・ディジタ
イザ。
【請求項１２】サンプラが、１ビット・サンプラであ
ることを特徴とする請求項３に記載のダウンコンバート
・ディジタイザ。
【請求項１３】１ビット・サンプラが、リミッタ増幅
器およびフリップフロップから成ることを特徴とする請
求項１２に記載のダウンコンバート・ディジタイザ。
【請求項１４】サンプラが、被変調搬送波の中心周波
数ｆ_cより低い周波数ｆ_sで動作することを特徴とする
請求項１２に記載のダウンコンバート・ディジタイザ。
【請求項１５】サンプラが、被変調搬送波の中心周波
数ｆ_cで動作することを特徴とする請求項１２に記載の
ダウンコンバート・ディジタイザ。
【請求項１６】サンプラが、被変調搬送波の中心周波
数の４倍の周波数で動作することを特徴とする請求項１
２に記載のダウンコンバート・ディジタイザ。
【請求項１７】サンプラが、被変調搬送波の中心周波
数ｆ_cより低い周波数ｆ_sで動作することを特徴とする
請求項３に記載のダウンコンバート・ディジタイザ。
【請求項１８】ダウンコンバートおよびディジタル化
方法において、サンプラ、予測フィルタ、ディジタル・アナログ変換器
および加算エレメントを有し、サンプラが、アナログ入
力をサンプリングし、これに応答してディジタル化され
た出力を供給し、予測フィルタが、サンプラからのディ
ジタル化された出力を受け取り、予測フィルタの出力
が、ディジタル・アナログ変換器よってアナログ信号に
変換され、アナログ加算エレメントで減算するためにフ
ィードバックされる段階と、中心周波数がｆ_cの被変調搬送波をアナログ加算エレメ
ントに結合する段階と、サンプラを、周波数ｆ_cより低いサンプラ・クロック周
波数で動作させる段階とを含むことを特徴とする方法。
【請求項１９】予測フィルタの出力が、サンプラの出
力よりも多くのビットを有する複数ビット・ワードであ
ることを特徴とする請求項１８に記載のダウンコンバー
トおよびディジタル化方法。
【請求項２０】サンプラが、１ビット・サンプラであ
ることを特徴とする請求項１９に記載のダウンコンバー
トおよびディジタル化方法。
【請求項２１】予測フィルタが、ディジタル処理技術
を使用することを特徴とする請求項１８に記載のダウン
コンバートおよびディジタル化方法。
【請求項２２】予測フィルタを、被変調搬送波の搬送
周波数、サンプラのサンプリング周波数および被変調搬
送波の帯域幅に適合するようにプログラム可能であるこ
とを特徴とする請求項２１に記載の方法。
【請求項２３】予測フィルタを、被変調搬送波の搬送
周波数、サンプラのサンプリング周波数および被変調搬
送波の帯域幅に適合するように初期設定時にプログラム
可能であることを特徴とする請求項２１に記載の方法。
【請求項２４】予測フィルタを、加算エレメントに供
給された被変調搬送波に適合するようにプログラム可能
であることを特徴とする請求項２１に記載の方法。
【請求項２５】予測フィルタを、加算エレメントに供
給された被変調搬送波の特性変化に適合するように動的
にプログラム可能であることを特徴とする請求項２１に
記載の方法。
【請求項２６】フィルタ段の数、各段の重み付け利
得、各フィルタの中心周波数、および予測フィルタの各
フィルタ段の帯域幅がプログラム可能であることを特徴
とする請求項２１に記載の方法。
【請求項２７】予測フィルタを、ドップラー効果、発
信器／受信器の発振器の変動、および被変調搬送波の特
性の変化に起因した被変調搬送波の搬送周波数の変化に
応答してプログラム可能であることを特徴とする請求項
２６に記載の方法。
【請求項２８】予測フィルタ段の数が、プログラム可
能であることを特徴とする請求項２１に記載の方法。
【請求項２９】被変調搬送波をアナログ加算エレメン
トに結合する段階が、所望の被変調搬送波および少なく
とも１つの隣接被変調搬送波をアナログ加算点に結合す
る段階を含み、予測フィルタ段の極を、被変調チャネル
および隣接被変調搬送波の周波数と一致するようにプロ
グラム可能であることを特徴とする請求項２１に記載の
方法。