JP3278766B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 69
- 238000001459 lithography Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、ＬＤＤ（Lightly Doped Dr
ain)構造のｎチャネルトランジスタを有するＣＭＯＳ半
導体装置およびその製造方法に関する。
その製造方法に関し、特に、ＬＤＤ（Lightly Doped Dr
ain)構造のｎチャネルトランジスタを有するＣＭＯＳ半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ（Metal-Oxide-Semiconductor)ト
ランジスタの微細化に伴い、ショートチャネル効果によ
るトランジスタ特性の悪化が顕在化し、その防止策とし
てＬＤＤ構造のトランジスタが広く使用されている。Ｃ
ＭＯＳ半導体装置の構成方法の１つとして、ｎ＋型の多
結晶シリコンをゲート電極とし、ｎチャネルトランジス
タを表面チャネル型のＬＤＤ構造、ｐチャネルトランジ
スタを埋込チャネル型のシングルドレイン構造とする手
法がある。このようなＣＭＯＳ半導体装置のソース・ド
レインを形成する技術で最も基本的なものは、第１のリ
ソグラフィー工程でｐチャネル領域をフォトレジストで
覆い、ｎチャネル領域のみにｎ−層を形成し、ゲート電
極側壁にサイドウォールスペーサを形成し、第２のリソ
グラフィー工程でｐチャネル領域をフォトレジストで覆
いｎチャネル領域のみにｎ＋層を形成し、第３のリソグ
ラフィー工程でｎチャネル領域をフォトレジストで覆い
ｐチャネル領域にｐ＋層を形成する方法である。
ランジスタの微細化に伴い、ショートチャネル効果によ
るトランジスタ特性の悪化が顕在化し、その防止策とし
てＬＤＤ構造のトランジスタが広く使用されている。Ｃ
ＭＯＳ半導体装置の構成方法の１つとして、ｎ＋型の多
結晶シリコンをゲート電極とし、ｎチャネルトランジス
タを表面チャネル型のＬＤＤ構造、ｐチャネルトランジ
スタを埋込チャネル型のシングルドレイン構造とする手
法がある。このようなＣＭＯＳ半導体装置のソース・ド
レインを形成する技術で最も基本的なものは、第１のリ
ソグラフィー工程でｐチャネル領域をフォトレジストで
覆い、ｎチャネル領域のみにｎ−層を形成し、ゲート電
極側壁にサイドウォールスペーサを形成し、第２のリソ
グラフィー工程でｐチャネル領域をフォトレジストで覆
いｎチャネル領域のみにｎ＋層を形成し、第３のリソグ
ラフィー工程でｎチャネル領域をフォトレジストで覆い
ｐチャネル領域にｐ＋層を形成する方法である。
【０００３】しかしながら、この方法では、ソース・ド
レインを形成するために３回のリソグラフィー工程を要
し、製造コスト増大につながり好ましくない。そこで、
ソース・ドレインを２回のリソグラフィー工程で形成す
る方法として、ｎ−層をリソグラフィー技術を使うこと
なくｎチャネル領域およびｐチャネル領域の双方に形成
する方法がある。
レインを形成するために３回のリソグラフィー工程を要
し、製造コスト増大につながり好ましくない。そこで、
ソース・ドレインを２回のリソグラフィー工程で形成す
る方法として、ｎ−層をリソグラフィー技術を使うこと
なくｎチャネル領域およびｐチャネル領域の双方に形成
する方法がある。
【０００４】図面を参照して従来の技術を説明する。図
６〜１０は従来の半導体装置の工程順の断面図である。
ｐ型シリコン基板（５１）のｐチャネル素子形成領域に
ｎウェル（５２）を形成し、フィールド酸化膜（５３）
により能動領域と非能動領域を区分けし、図６の構造を
得た。次に、能動領域にゲート酸化膜（５４）およびゲ
ート電極（５５）を形成し、フィールド酸化膜（５３）
およびゲート電極（５５）に自己整合でリンをイオン注
入することにより、ｎウェル層（５２）より不純物濃度
の濃いｎ−層（５６）を形成して図７の構造を得る。そ
の後、ゲート電極（５５）の側壁にサイドウォール（６
１）を形成し、ｐチャネル素子形成領域以外を第１フォ
トレジスト（６２）で覆い、それをマスクとして二弗化
化ボロンをイオン注入することによりｐ＋層（５８）を
形成して図８の構造を得る。続いて、第１フォトレジス
トを除去した後、ｐチャネル素子形成領域を第２フォト
レジスト（６４）で覆い、ヒ素をイオン注入することに
より、ｎ＋層（５７）を形成して図９の構造を得る。さ
らに、層間絶縁膜（６４）を形成し、所望の箇所にコン
タクトホールを開口し配線電極（６６）を形成して図１
０の構造を得る。
６〜１０は従来の半導体装置の工程順の断面図である。
ｐ型シリコン基板（５１）のｐチャネル素子形成領域に
ｎウェル（５２）を形成し、フィールド酸化膜（５３）
により能動領域と非能動領域を区分けし、図６の構造を
得た。次に、能動領域にゲート酸化膜（５４）およびゲ
ート電極（５５）を形成し、フィールド酸化膜（５３）
およびゲート電極（５５）に自己整合でリンをイオン注
入することにより、ｎウェル層（５２）より不純物濃度
の濃いｎ−層（５６）を形成して図７の構造を得る。そ
の後、ゲート電極（５５）の側壁にサイドウォール（６
１）を形成し、ｐチャネル素子形成領域以外を第１フォ
トレジスト（６２）で覆い、それをマスクとして二弗化
化ボロンをイオン注入することによりｐ＋層（５８）を
形成して図８の構造を得る。続いて、第１フォトレジス
トを除去した後、ｐチャネル素子形成領域を第２フォト
レジスト（６４）で覆い、ヒ素をイオン注入することに
より、ｎ＋層（５７）を形成して図９の構造を得る。さ
らに、層間絶縁膜（６４）を形成し、所望の箇所にコン
タクトホールを開口し配線電極（６６）を形成して図１
０の構造を得る。
【０００５】また、特開昭５９−２１０６６０号公報の
図４および図５には、ｐチャネル領域およびｎチャネル
領域の双方にｎ−層を形成した後、サイドウォールを形
成せずにｐ＋層を形成する方法が記載されている。
図４および図５には、ｐチャネル領域およびｎチャネル
領域の双方にｎ−層を形成した後、サイドウォールを形
成せずにｐ＋層を形成する方法が記載されている。
【０００６】
【発明が解決しようとする課題】上記の製造過程で問題
となるのが、ｎウェル（５２）内に形成したｐチャネル
トランジスタにおいて、ゲート電極直下のチャネル領域
とｐ＋層（５８）との間にｎ−層（５６）が残存し、ま
た、ｐ＋層（５８）とゲート電極（５５）の間にオフセ
ットを生じることである。ｎ−層（５６）が残存してい
る部分では、局所的にトランジスタのしきい値が高く、
また、オフセット部では常に反転層が切れているため、
ドレイン電流値が減少する。さらに、製造条件のゆらぎ
等で、ｎ−層（５６）の残存幅がわずかに変化しただけ
でトランジスタ特性が大きく変動し、ＣＭＯＳ半導体装
置の安定動作を損なうことになる。
となるのが、ｎウェル（５２）内に形成したｐチャネル
トランジスタにおいて、ゲート電極直下のチャネル領域
とｐ＋層（５８）との間にｎ−層（５６）が残存し、ま
た、ｐ＋層（５８）とゲート電極（５５）の間にオフセ
ットを生じることである。ｎ−層（５６）が残存してい
る部分では、局所的にトランジスタのしきい値が高く、
また、オフセット部では常に反転層が切れているため、
ドレイン電流値が減少する。さらに、製造条件のゆらぎ
等で、ｎ−層（５６）の残存幅がわずかに変化しただけ
でトランジスタ特性が大きく変動し、ＣＭＯＳ半導体装
置の安定動作を損なうことになる。
【０００７】これらの現象はトランジスタの微細化の進
展に伴って特に顕著となっており、製造コストを増大さ
せることなく微細化を進めるためには、ｎ−層（５６）
およびｐ＋層（５８）の接合位置はますます高精度な制
御を要求されるに至っている。なお、特開昭５９−２１
０６６０号公報に示された、サイドウォールを形成せず
にｐ＋層を形成する方法では、ｐ＋層の横方向の拡がり
がゲート電極下部に大きく入り込み、ショートチャネル
効果が顕著に現れるので微細化に対応できない。
展に伴って特に顕著となっており、製造コストを増大さ
せることなく微細化を進めるためには、ｎ−層（５６）
およびｐ＋層（５８）の接合位置はますます高精度な制
御を要求されるに至っている。なお、特開昭５９−２１
０６６０号公報に示された、サイドウォールを形成せず
にｐ＋層を形成する方法では、ｐ＋層の横方向の拡がり
がゲート電極下部に大きく入り込み、ショートチャネル
効果が顕著に現れるので微細化に対応できない。
【０００８】以上から、本発明の課題は、ｎチャネルＬ
ＤＤトランジスタおよびｐチャネルトランジスタを有す
るＣＭＯＳ半導体装置において、ｐチャネルトランジス
タの特性変動要因を除去するために、ｎウェル内に形成
したｐチャネルトランジスタのゲート電極直下のチャネ
ル領域とｐ＋層の間のｎ−層の残存を防止すること、お
よび、ｐ＋層とゲート電極の間のオフセットを防止する
ことである。
ＤＤトランジスタおよびｐチャネルトランジスタを有す
るＣＭＯＳ半導体装置において、ｐチャネルトランジス
タの特性変動要因を除去するために、ｎウェル内に形成
したｐチャネルトランジスタのゲート電極直下のチャネ
ル領域とｐ＋層の間のｎ−層の残存を防止すること、お
よび、ｐ＋層とゲート電極の間のオフセットを防止する
ことである。
【０００９】
【課題を解決するための手段】上記の課題は、本発明に
係る半導体装置が、ｎチャネルトランジスタおよびｐチ
ャネルトランジスタ双方のソース・ドレイン領域に形成
したｎ−層と、ｎチャネルトランジスタおよびｐチャネ
ルトランジスタ双方のゲート電極側壁にそれぞれ形成し
たサイドウォールと、ｐチャネルトランジスタのソース
・ドレイン領域の前記ｎ−層を覆うように形成したｐ＋
層とを備えることにより解決することができる。
係る半導体装置が、ｎチャネルトランジスタおよびｐチ
ャネルトランジスタ双方のソース・ドレイン領域に形成
したｎ−層と、ｎチャネルトランジスタおよびｐチャネ
ルトランジスタ双方のゲート電極側壁にそれぞれ形成し
たサイドウォールと、ｐチャネルトランジスタのソース
・ドレイン領域の前記ｎ−層を覆うように形成したｐ＋
層とを備えることにより解決することができる。
【００１０】本発明の上記構造を採用することにより、
ｎチャネルトランジスタのｎ−層をリソグラフィー工程
を使わずにｐチャネル領域にも形成することができ、ｐ
チャネルトランジスタにおけるゲート電極直下のチャネ
ル領域とｐ＋層の間のｎ−層の残存およびｐ＋層とゲー
ト電極の間のオフセットに起因するｐチャネルトランジ
スタの特性変動要因を除去し、特性を安定化させること
ができる。
ｎチャネルトランジスタのｎ−層をリソグラフィー工程
を使わずにｐチャネル領域にも形成することができ、ｐ
チャネルトランジスタにおけるゲート電極直下のチャネ
ル領域とｐ＋層の間のｎ−層の残存およびｐ＋層とゲー
ト電極の間のオフセットに起因するｐチャネルトランジ
スタの特性変動要因を除去し、特性を安定化させること
ができる。
【００１１】
【発明の実施の形態】本発明の半導体製造方法の好適な
実施形態は、ｎ−層を構成する不純物をゲート電極に自
己整合させて全面にイオン注入する工程と、ゲート電極
の側壁に第１のサイドウォールを形成する工程と、ｐチ
ャネルトランジスタ形成領域に、前記第１のサイドウォ
ールに自己整合させてｐ＋層を構成する不純物をイオン
注入する工程と、前記第１のサイドウォールの側壁に第
２のサイドウォールを付加する工程と、ｎチャネルトラ
ンジスタ形成領域に前記第２のサイドウォール付加後の
サイドウォールに自己整合させてｎ＋層を構成する不純
物をイオン注入する工程とを含む。
実施形態は、ｎ−層を構成する不純物をゲート電極に自
己整合させて全面にイオン注入する工程と、ゲート電極
の側壁に第１のサイドウォールを形成する工程と、ｐチ
ャネルトランジスタ形成領域に、前記第１のサイドウォ
ールに自己整合させてｐ＋層を構成する不純物をイオン
注入する工程と、前記第１のサイドウォールの側壁に第
２のサイドウォールを付加する工程と、ｎチャネルトラ
ンジスタ形成領域に前記第２のサイドウォール付加後の
サイドウォールに自己整合させてｎ＋層を構成する不純
物をイオン注入する工程とを含む。
【００１２】本実施形態における、ｎ−層を構成する不
純物をゲート電極に自己整合させて全面にイオン注入す
る工程により、上記構造中のｎチャネルトランジスタお
よびｐチャネルトランジスタ双方のソース・ドレイン領
域に、リソグラフィー工程を使わずにｎ−層を同時に形
成することができる。
純物をゲート電極に自己整合させて全面にイオン注入す
る工程により、上記構造中のｎチャネルトランジスタお
よびｐチャネルトランジスタ双方のソース・ドレイン領
域に、リソグラフィー工程を使わずにｎ−層を同時に形
成することができる。
【００１３】ゲート電極の側壁に第１のサイドウォール
を形成する工程と、その第１のサイドウォールの側壁に
第２のサイドウォールを付加する工程との２工程に分け
て、上記構造中のｎチャネルトランジスタおよびｐチャ
ネルトランジスタの双方のゲート電極側壁にそれぞれサ
イドウォールを形成する。
を形成する工程と、その第１のサイドウォールの側壁に
第２のサイドウォールを付加する工程との２工程に分け
て、上記構造中のｎチャネルトランジスタおよびｐチャ
ネルトランジスタの双方のゲート電極側壁にそれぞれサ
イドウォールを形成する。
【００１４】ｐチャネルトランジスタ形成領域に第１の
サイドウォールに自己整合させてｐ＋層を構成する不純
物をイオン注入する工程により、上記構造中のｐチャネ
ルトランジスタ中のｐ＋層を形成する。この不純物注入
工程は、上記の第１のサイドウォール形成後、第２のサ
イドウォール付加前に、幅の狭い第１のサイドウォール
に自己整合させて行われるので、ｎ−層の拡がりを超え
てｐ＋層を横方向へ拡散させ、ｐ＋層でｎ−層を覆うこ
とができる。これにより、ｐチャネルトランジスタのゲ
ート電極直下のチャネル領域とｐ＋層の間のｎ−層の残
存を防止でき、またｐ＋層とゲート電極の間のオフセッ
トを防止することができる。
サイドウォールに自己整合させてｐ＋層を構成する不純
物をイオン注入する工程により、上記構造中のｐチャネ
ルトランジスタ中のｐ＋層を形成する。この不純物注入
工程は、上記の第１のサイドウォール形成後、第２のサ
イドウォール付加前に、幅の狭い第１のサイドウォール
に自己整合させて行われるので、ｎ−層の拡がりを超え
てｐ＋層を横方向へ拡散させ、ｐ＋層でｎ−層を覆うこ
とができる。これにより、ｐチャネルトランジスタのゲ
ート電極直下のチャネル領域とｐ＋層の間のｎ−層の残
存を防止でき、またｐ＋層とゲート電極の間のオフセッ
トを防止することができる。
【００１５】さらに、ｎチャネルトランジスタ形成領域
の前記第２のサイドウォール付加後のサイドウォールに
自己整合させてｎ＋層を構成する不純物をイオン注入す
る工程により、上記構造中のｎチャネルトランジスタ中
のｎ＋層を形成する。この不純物注入工程は、第２のサ
イドウォール付加後の幅の広い（第１＋第２）サイドウ
ォールに自己整合させて行われるので、ｎ＋層の横方向
への拡がりがｎ−層のそれを超えることはない。
の前記第２のサイドウォール付加後のサイドウォールに
自己整合させてｎ＋層を構成する不純物をイオン注入す
る工程により、上記構造中のｎチャネルトランジスタ中
のｎ＋層を形成する。この不純物注入工程は、第２のサ
イドウォール付加後の幅の広い（第１＋第２）サイドウ
ォールに自己整合させて行われるので、ｎ＋層の横方向
への拡がりがｎ−層のそれを超えることはない。
【００１６】
【実施例】以下、工程順の縦断面図である図１〜５を参
照しつつ、本発明の実施例に基づいて本発明を更に詳細
に説明する。
照しつつ、本発明の実施例に基づいて本発明を更に詳細
に説明する。
【００１７】本実施例の半導体装置の製造方法は、ｎ−
層を構成する不純物をゲート電極に自己整合させて全面
にイオン注入する工程と、ゲート電極の側壁に第１のサ
イドウォールを形成する工程と、ｐチャネルトランジス
タ形成領域に前記第１のサイドウォールに自己整合させ
てｐ＋層を構成する不純物をイオン注入する工程と、前
記第１のサイドウォールの側壁に重ねて第２のサイドウ
ォールを付加形成する工程と、ｎチャネルトランジスタ
形成領域に前記第２のサイドウォールに自己整合させて
ｎ＋層を構成する不純物をイオン注入する工程とを含む
ものである。
層を構成する不純物をゲート電極に自己整合させて全面
にイオン注入する工程と、ゲート電極の側壁に第１のサ
イドウォールを形成する工程と、ｐチャネルトランジス
タ形成領域に前記第１のサイドウォールに自己整合させ
てｐ＋層を構成する不純物をイオン注入する工程と、前
記第１のサイドウォールの側壁に重ねて第２のサイドウ
ォールを付加形成する工程と、ｎチャネルトランジスタ
形成領域に前記第２のサイドウォールに自己整合させて
ｎ＋層を構成する不純物をイオン注入する工程とを含む
ものである。
【００１８】まず、ｐ型シリコン基板（１）のｐチャネ
ル素子形成領域にｎウェル（２）を形成し、フィールド
酸化膜（３）を形成して能動領域と非能動領域を区画
し、図１の構造を得た。
ル素子形成領域にｎウェル（２）を形成し、フィールド
酸化膜（３）を形成して能動領域と非能動領域を区画
し、図１の構造を得た。
【００１９】次に、能動領域上に熱酸化法により膜厚１
０ｎｍの熱酸化膜を形成し、ＬＰＣＶＤ（Low Pressure
Chemical Vapor Deposition）法により膜厚２００ｎｍ
のリンを添加し低抵抗としたポリシリコンを堆積して、
フォトリソグラフィー工程によりポリシリコンを所望の
形状に加工してゲート電極（５）とした。そこで、イオ
ン注入法によりリンをビーム角０度、エネルギー３０ｋ
ｅＶ、ドーズ量１×１０１３ｃｍ−２の条件において、
ゲート電極（５）およびフィールド酸化膜（３）に自己
整合させて基板全面に注入し、図２の構造を得た。
０ｎｍの熱酸化膜を形成し、ＬＰＣＶＤ（Low Pressure
Chemical Vapor Deposition）法により膜厚２００ｎｍ
のリンを添加し低抵抗としたポリシリコンを堆積して、
フォトリソグラフィー工程によりポリシリコンを所望の
形状に加工してゲート電極（５）とした。そこで、イオ
ン注入法によりリンをビーム角０度、エネルギー３０ｋ
ｅＶ、ドーズ量１×１０１３ｃｍ−２の条件において、
ゲート電極（５）およびフィールド酸化膜（３）に自己
整合させて基板全面に注入し、図２の構造を得た。
【００２０】ＬＰＣＶＤ法で酸化膜を８０ｎｍ堆積し、
ＲＩＥ（Reactive Ion Etching）で全面をエッチバック
してゲート電極（５）の側壁に第１のサイドウォール
（２１）を残存させ、ｎチャネル素子形成領域を第１フ
ォトレジスト（２２）で覆い、二ふっ化ボロンをビーム
角０度、エネルギー３０ｋｅＶ、ドーズ量１×１０１５
ｃｍ−２の条件で注入し、図３の構造を得た。
ＲＩＥ（Reactive Ion Etching）で全面をエッチバック
してゲート電極（５）の側壁に第１のサイドウォール
（２１）を残存させ、ｎチャネル素子形成領域を第１フ
ォトレジスト（２２）で覆い、二ふっ化ボロンをビーム
角０度、エネルギー３０ｋｅＶ、ドーズ量１×１０１５
ｃｍ−２の条件で注入し、図３の構造を得た。
【００２１】第１フォトレジスト（２２）を剥離した後
に、ＬＰＣＶＤ法により酸化膜を４０ｎｍ堆積し、ｐチ
ャネル領域を第２フォトレジスト（２４）で覆ってＲＩ
Ｅによりエッチバックし、ｎチャネル領域のゲート電極
（５）の側壁のサイドウォール（２１）の側壁に第２の
サイドウォール（２３）を付加し、ヒ素イオンをビーム
角０度、エネルギー３０ｋｅＶ、ドーズ量１×１０１５
ｃｍ−２の条件で注入し、図４の構造を得た。
に、ＬＰＣＶＤ法により酸化膜を４０ｎｍ堆積し、ｐチ
ャネル領域を第２フォトレジスト（２４）で覆ってＲＩ
Ｅによりエッチバックし、ｎチャネル領域のゲート電極
（５）の側壁のサイドウォール（２１）の側壁に第２の
サイドウォール（２３）を付加し、ヒ素イオンをビーム
角０度、エネルギー３０ｋｅＶ、ドーズ量１×１０１５
ｃｍ−２の条件で注入し、図４の構造を得た。
【００２２】第２フォトレジスト（２４）を剥離し、周
知の技術で層間絶縁膜（１１）、コンタクトホール、配
線電極（１２）を順次形成し、図５の構造を得た。
知の技術で層間絶縁膜（１１）、コンタクトホール、配
線電極（１２）を順次形成し、図５の構造を得た。
【００２３】この場合、ｎ−層（６）の濃度分布および
ｎ−層（６）とｎ＋層（７）のオフセット量（サイドウ
ォール厚）をｎチャネルトランジスタが所望の特性とな
るように決定するが、ｐチャネルトランジスタでのサイ
ドウォール厚は、ｐ＋層（８）がｎ−層（６）を丁度覆
う程度に設定することが望ましい。
ｎ−層（６）とｎ＋層（７）のオフセット量（サイドウ
ォール厚）をｎチャネルトランジスタが所望の特性とな
るように決定するが、ｐチャネルトランジスタでのサイ
ドウォール厚は、ｐ＋層（８）がｎ−層（６）を丁度覆
う程度に設定することが望ましい。
【００２４】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置及びその製造方
法は、上記実施形態例の構成にのみ限定されるものでは
なく、上記実施形態例の構成から種々の修正及び変更を
施したものも、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体装置及びその製造方
法は、上記実施形態例の構成にのみ限定されるものでは
なく、上記実施形態例の構成から種々の修正及び変更を
施したものも、本発明の範囲に含まれる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
ｎチャネルＬＤＤトランジスタとｐチャネルトランジス
タを有するＣＭＯＳ構造の半導体装置において、ｎチャ
ネルトランジスタとｐチャネルトランジスタ双方のソー
ス・ドレイン領域に、ｎウェル層より不純物濃度の濃い
ｎ−層を形成し、ｐチャネルトランジスタのゲート電極
側壁のサイドウォールをｎチャネルトランジスタのゲー
ト電極側壁のサイドウォールより薄くし、ｐチャネルト
ランジスタのソース・ドレイン領域のｎ−層をｐ＋層で
覆うようにした構成により、ｎチャネルＬＤＤトランジ
スタのｎ−層をリソグラフィー工程を使わずにｐチャネ
ル領域にも形成できるので製造工数を削減できると共
に、ｎウェル内に形成したｐチャネルトランジスタにお
いて、ゲート電極直下のチャネル領域とｐ＋層の間のｎ
−層の残存を防止でき、また、ｐ＋層とゲート電極の間
のオフセットを防止することができ、その結果、ｐチャ
ネルトランジスタの特性を安定化させる効果がある。
ｎチャネルＬＤＤトランジスタとｐチャネルトランジス
タを有するＣＭＯＳ構造の半導体装置において、ｎチャ
ネルトランジスタとｐチャネルトランジスタ双方のソー
ス・ドレイン領域に、ｎウェル層より不純物濃度の濃い
ｎ−層を形成し、ｐチャネルトランジスタのゲート電極
側壁のサイドウォールをｎチャネルトランジスタのゲー
ト電極側壁のサイドウォールより薄くし、ｐチャネルト
ランジスタのソース・ドレイン領域のｎ−層をｐ＋層で
覆うようにした構成により、ｎチャネルＬＤＤトランジ
スタのｎ−層をリソグラフィー工程を使わずにｐチャネ
ル領域にも形成できるので製造工数を削減できると共
に、ｎウェル内に形成したｐチャネルトランジスタにお
いて、ゲート電極直下のチャネル領域とｐ＋層の間のｎ
−層の残存を防止でき、また、ｐ＋層とゲート電極の間
のオフセットを防止することができ、その結果、ｐチャ
ネルトランジスタの特性を安定化させる効果がある。
【図１】本発明の実施例における工程順の断面図であ
る。
る。
【図２】本発明の実施例における工程順の断面図であ
る。
る。
【図３】本発明の実施例における工程順の断面図であ
る。
る。
【図４】本発明の実施例における工程順の断面図であ
る。
る。
【図５】本発明の実施例における工程順の断面図であ
る。
る。
【図６】従来技術における工程順の断面図である。
【図７】従来技術における工程順の断面図である。
【図８】従来技術における工程順の断面図である。
【図９】従来技術における工程順の断面図である。
【図１０】従来技術における工程順の断面図である。
１、５１…ｐ型シリコン基板 ２、５２…ｎウェル ３、５３…フィールド酸化膜 ４、５４…ゲート酸化膜 ５、５５…ゲート電極 ６、５６…ｎ−層 ７、５７…ｎ＋層 ８、５８…ｐ＋層 １１、６５…層間絶縁膜 １２，６６…配線電極 ２１…第１サイドウォール ２２、６２…第１フォトレジスト ２３…第２サイドウォール ２４、６４…第２フォトレジスト ６１…サイドウォール
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−58430（ＪＰ，Ａ) 特開 昭63−217655（ＪＰ，Ａ) 特開 平６−268165（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 ｎチャネルＬＤＤトランジスタおよびｐ
チャネルトランジスタを有するＣＭＯＳ半導体装置の製
造方法において、ゲート電極に自己整合させてｎ−層を
構成する不純物を全面にイオン注入してｎ−層を形成す
る工程と、前記ゲート電極の側壁に第１のサイドウォー
ルを残存する工程と、ｎチャネル素子形成領域を第１の
フォトレジストで覆い、ｐチャネル素子形成領域に前記
第１のサイドウォールに自己整合させてｐ＋層を構成す
る不純物をイオン注入して前記ｎ−層が覆われるように
ｐ＋層を形成する工程と、前記第１のフォトレジストを
剥離する工程と、前記ｐチャネル素子形成領域を第２の
フォトレジストで覆う工程と、前記ｎチャネル素子形成
領域上にある前記ゲート電極の側壁にある前記第１のサ
イドウォールの側壁に第２のサイドウォールを付加する
工程と、前記第２のサイドウォール付加後のサイドウォ
ールに自己整合させてｎ＋層を構成する不純物を前記ｎ
チャネル素子形成領域にイオン注入してｎ＋層を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第１のサイドウォールを形成する工
程が、ＬＰＣＶＤ法で酸化膜を堆積し、ＲＩＥで全面を
エッチバックするものであり、前記第２のサイドウォー
ルを付加する工程が、ＬＰＣＶＤ法により酸化膜を堆積
し、ＲＩＥによりエッチバックするものであることを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１のサイドウォールを形成する工
程、前記第２のサイドウォールを付加する工程において
堆積する酸化膜の厚さはそれぞれ、８０ｎｍ、４０ｎｍ
であることを特徴とする請求項２に記載の半導体装置の
製造方法。 - 【請求項４】 前記ｎ−層を構成する不純物、前記ｐ＋
層を構成する不純物、前記ｎ＋層を構成する不純物はそ
れぞれ、リン、二ふっ化ボロン、ヒ素であることを特徴
とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31565897A JP3278766B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31565897A JP3278766B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150192A JPH11150192A (ja) | 1999-06-02 |
| JP3278766B2 true JP3278766B2 (ja) | 2002-04-30 |
Family
ID=18068033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31565897A Expired - Fee Related JP3278766B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278766B2 (ja) |
-
1997
- 1997-11-17 JP JP31565897A patent/JP3278766B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11150192A (ja) | 1999-06-02 |
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