JP3300514B2 - Peak clipping circuit - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、例えばビデオテープレ
コーダで使用されるテレビジョン信号生成用の高周波変
調器用集積回路に形成されるピーククリップ回路に係
り、特に電圧比較回路を用いたピーククリップ回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a peak clipping circuit formed on an integrated circuit for a high-frequency modulator for generating a television signal used in, for example, a video tape recorder, and more particularly to a peak clipping circuit using a voltage comparison circuit. About.
【0002】[0002]
【従来の技術】この種の従来のピーククリップ回路は、
図5に示すような電圧比較回路が用いられていた。この
電圧比較回路は、入力信号Vinと基準電圧Vref が各ベ
ースに入力する差動対をなすPNPトランジスタP1、
P2と、この差動対トランジスタの各エミッタに共通に
接続された定電流源回路50とからなり、上記差動対ト
ランジスタの切換え特性を利用して入力信号Vinのピー
ククリップを行うものである。2. Description of the Related Art A conventional peak clipping circuit of this kind is
A voltage comparison circuit as shown in FIG. 5 has been used. This voltage comparison circuit includes a PNP transistor P1, which forms a differential pair in which an input signal Vin and a reference voltage Vref are input to each base.
P2 and a constant current source circuit 50 commonly connected to each emitter of the differential pair transistor, and performs peak clipping of the input signal Vin by utilizing the switching characteristics of the differential pair transistor.
【0003】しかし、このような従来のピーククリップ
回路の入出力特性は、図6に示すように、入力信号Vin
のレベルが上昇してクリップ点に達する手前から徐々に
クリップ動作が開始し、クリップ特性(クリップ電圧近
傍の電圧変化特性)が緩やかである。また、出力電圧V
out のレベルは、PNPトランジスタP1、P2のエミ
ッタ・ベース間電圧VEBだけ高い方へシフトしている。However, the input / output characteristics of such a conventional peak clipping circuit are, as shown in FIG.
, The clipping operation starts gradually before reaching the clip point and the clipping characteristic (voltage change characteristic near the clipping voltage) is gentle. Also, the output voltage V
The level of out is shifted higher by the emitter-base voltage VEB of the PNP transistors P1 and P2.
【0004】なお、特開平1−49308号の「ピーク
クリップ回路」には、クリップ電圧近傍の入出力電圧の
リニアリティを良好にする技術が開示されている。ま
た、特開昭61−125220号の「スイッチング回
路」には、差動増幅器に正帰還をかけることにより、リ
ニアリティの良好な伝達特性を得る技術が開示されてい
る。Japanese Patent Application Laid-Open No. 1-49308 discloses a technique for improving the linearity of an input / output voltage near a clip voltage. Japanese Patent Application Laid-Open No. 61-125220 discloses a technique of obtaining a transfer characteristic with good linearity by applying positive feedback to a differential amplifier.
【0005】[0005]
【発明が解決しようとする課題】上記したように従来の
電圧比較回路のみからなるピーククリップ回路は、クリ
ップ特性が緩やかであるという問題があった。本発明は
上記の問題点を解決すべくなされたもので、クリップ特
性を急俊化でき、さらに、高周波特性を改善し得るピー
ククリップ回路を提供することを目的とする。As described above, the conventional peak clipping circuit including only the voltage comparison circuit has a problem that the clipping characteristic is moderate. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a peak clipping circuit capable of sharpening clip characteristics and improving high frequency characteristics.
【0006】[0006]
【課題を解決するための手段】本発明のピーククリップ
回路は、入力信号と基準電圧とを電圧比較する正帰還型
の電圧比較回路と、この電圧比較回路の比較出力により
制御され、非クリップ時とクリップ時とに対応して前記
入力信号または前記基準電圧を切換え選択して出力する
スイッチ回路とを具備し、前記正帰還型の電圧比較回路
は、入力信号がベースに入力し、コレクタが電源電位ノ
ードに接続された第1のNPNトランジスタと、上記第
1のNPNトランジスタのエミッタに一端が接続された
第1のレベルシフト素子と、上記第1のレベルシフト素
子の他端に接続された第1の定電流源回路とからなり、
上記入力信号をレベルシフトする第1のレベルシフト回
路と、基準電圧がベースに入力し、コレクタが電源電位
ノードに接続された第2のNPNトランジスタと、上記
第2のNPNトランジスタのエミッタに一端が接続され
た第2のレベルシフト素子と、上記第2のレベルシフト
素子の他端に接続された第2の定電流源回路とからな
り、上記基準電圧をレベルシフトする第2のレベルシフ
ト回路と、ベースが上記第1のレベルシフト素子の他端
に接続され、コレクタが上記第2のレベルシフト素子の
一端に接続された第3のNPNトランジスタと、ベース
が上記第2のレベルシフト素子の他端に接続され、コレ
クタが上記第1のレベルシフト素子の一端に接続され、
エミッタが上記第3のNPNトランジスタのエミッタに
共通に接続されて上記第3のNPNトランジスタととも
に差動対をなす第4のNPNトランジスタと、上記第3
および第4のNPNトランジスタの共通エミッタに接続
された第3の定電流源回路とを有して構成されている。A peak clipping circuit according to the present invention is a positive feedback type voltage comparing circuit for comparing a voltage between an input signal and a reference voltage, and is controlled by a comparison output of the voltage comparing circuit. And a switch circuit for selectively selecting and outputting the input signal or the reference voltage in response to clipping, and the positive feedback voltage comparison circuit.
The input signal is input to the base and the collector is
A first NPN transistor connected to the
One end is connected to the emitter of one NPN transistor
A first level shift element, and the first level shift element
A first constant current source circuit connected to the other end of the
A first level shift circuit for level shifting the input signal;
And the reference voltage are input to the base, and the collector is the power supply potential.
A second NPN transistor connected to the node;
One end is connected to the emitter of the second NPN transistor
A second level shift element, and the second level shift element
A second constant current source circuit connected to the other end of the element.
And a second level shifter for shifting the level of the reference voltage.
Circuit, and the base is the other end of the first level shift element.
And the collector is connected to the second level shift element.
A third NPN transistor connected to one end and a base
Is connected to the other end of the second level shift element.
Is connected to one end of the first level shift element,
The emitter is the emitter of the third NPN transistor
Commonly connected to the third NPN transistor
A fourth NPN transistor forming a differential pair with the third
And the common emitter of the fourth NPN transistor
And a third constant current source circuit .
【0007】[0007]
【作用】入力信号と基準電圧との電圧比較が正帰還型の
電圧比較回路により急俊に行われ、この急俊に変化する
電圧比較出力によりスイッチ回路が切換え選択されて入
力信号(非クリップ時)または基準電圧(クリップ時)
が出力するので、クリップ特性を急俊化することが可能
になる。The voltage comparison between the input signal and the reference voltage is rapidly performed by the positive feedback type voltage comparison circuit, and the switching circuit is switched and selected by the rapidly changing voltage comparison output to select the input signal (when the signal is not clipped). ) Or reference voltage (when clipping)
Is output, so that the clip characteristics can be sharpened.
【0008】また、正帰還型の電圧比較回路として、ラ
テラルPNPトランジスタを用いずに、NPNトランジ
スタのみにより電圧比較を行うように構成すれば、入力
信号に対する応答遅れによるクリップ点でのオーバーシ
ュートなどが発生しなくなり、高周波特性を改善でき、
良好なクリップ特性が得られる。If the voltage comparison circuit of the positive feedback type is configured to compare only the NPN transistor without using the lateral PNP transistor, an overshoot at a clip point due to a delay in response to an input signal may occur. No longer occurs, improving high-frequency characteristics,
Good clip characteristics are obtained.
【0009】[0009]
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明の一実施例に係るピークク
リップ回路のブロック構成を示している。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 shows a block configuration of a peak clipping circuit according to one embodiment of the present invention.
【0010】このピーククリップ回路は、入力信号Vin
と基準電圧Vref とを電圧比較する正帰還型の電圧比較
回路11と、この電圧比較回路11の比較出力により制
御され、非クリップ時とクリップ時とに対応して前記入
力信号Vinまたは前記基準電圧Vref を切換え選択して
出力するスイッチ回路12とを具備する。This peak clipping circuit uses an input signal Vin
And a reference voltage Vref. A positive feedback type voltage comparison circuit 11 for comparing the voltage of the input signal Vin or the reference voltage Vref. And a switch circuit 12 for selecting and outputting Vref.
【0011】このピーククリップ回路は、例えばビデオ
テープレコーダ用の高周波変調器用集積回路に形成さ
れ、例えばNTSC方式のテレビジョン複合映像信号に
より数百MHzの搬送波信号を振幅変調してテレビジョ
ン信号を生成する前に複合映像信号の振幅を制限するた
めに使用される。This peak clipping circuit is formed in, for example, an integrated circuit for a high-frequency modulator for a video tape recorder, and generates a television signal by amplitude-modulating a carrier signal of several hundred MHz using, for example, an NTSC television composite video signal. Before it is used to limit the amplitude of the composite video signal.
【0012】上記ピーククリップ回路によれば、入力信
号Vinと基準電圧Vref との電圧比較が正帰還型の電圧
比較回路11により急俊に行われ、この急俊に変化する
電圧比較出力によりスイッチ回路12が切換え選択さ
れ、非クリップ時には入力信号Vinが出力し、クリップ
時には基準電圧Vref が出力するので、クリップ特性を
急俊化することが可能になる。According to the above-mentioned peak clipping circuit, the voltage comparison between the input signal Vin and the reference voltage Vref is rapidly performed by the positive feedback type voltage comparing circuit 11, and the switching circuit is provided by the rapidly changing voltage comparison output. 12 is switched and selected, the input signal Vin is output when not clipping, and the reference voltage Vref is output when clipping, so that the clip characteristics can be made more agile.
【0013】図2は、図1のピーククリップ回路の入出
力特性を示しており、図6に示したような従来のピーク
クリップ回路の入出力特性と比べて、クリップ特性が急
俊化しており、出力電圧Vout のレベルシフトが生じて
いないことが分る。FIG. 2 shows the input / output characteristics of the peak clipping circuit of FIG. 1, and the clipping characteristics have become more abrupt as compared with the input / output characteristics of the conventional peak clipping circuit as shown in FIG. It can be seen that the level shift of the output voltage Vout has not occurred.
【0014】図3は、図1のピーククリップ回路の一具
体例を示す回路図である。図3において、正帰還型の電
圧比較回路11は、入力信号Vinがベースに入力し、コ
レクタが電源電位(VCC)ノードに接続された第1のN
PNトランジスタN1を用いて入力信号Vinをレベルシ
フトする第1のレベルシフト回路31と、基準電圧源3
0から入力する基準電圧Vref がベースに入力し、コレ
クタがVCCノードに接続された第2のNPNトランジス
タN2を用いて基準電圧Vref をレベルシフトする第2
のレベルシフト回路32と、上記第1のレベルシフト回
路31によりレベルシフトされた入力信号と上記第2の
レベルシフト回路32によりレベルシフトされた基準電
圧とが各ベースに対応して入力し、各エミッタが共通に
接続され、各コレクタが対応して上記第2のレベルシフ
ト回路32および第1のレベルシフト回路31に接続さ
れた差動対をなす第3のNPNトランジスタN3および
第4のNPNトランジスタN4と、この差動対トランジ
スタN3およびN4の各エミッタに共通に接続された第
1の定電流源回路41とを具備する。FIG. 3 is a circuit diagram showing a specific example of the peak clipping circuit of FIG. In FIG. 3, a positive feedback type voltage comparison circuit 11 has a first N-type input signal Vin input to a base and a collector connected to a power supply potential (VCC) node.
A first level shift circuit 31 for level shifting the input signal Vin using a PN transistor N1, and a reference voltage source 3
The reference voltage Vref input from 0 is input to the base, and the collector is level-shifted using the second NPN transistor N2 connected to the VCC node.
, And an input signal level-shifted by the first level shift circuit 31 and a reference voltage level-shifted by the second level shift circuit 32 are input corresponding to each base. A third NPN transistor N3 and a fourth NPN transistor forming a differential pair whose emitters are connected in common and whose collectors are correspondingly connected to the second level shift circuit 32 and the first level shift circuit 31, respectively. N4 and a first constant current source circuit 41 commonly connected to the emitters of the differential pair transistors N3 and N4.
【0015】上記第1のレベルシフト回路31は、前記
第1のNPNトランジスタN1と、この第1のNPNト
ランジスタN1のエミッタと前記第3のNPNトランジ
スタN3のベースとの間に順方向の向きに挿入されたレ
ベルシフト用の第1のダイオードD1と、この第1のダ
イオードD1のカソードと接地電位(GND)との間に
接続された第2の定電流源回路42とからなる。The first level shift circuit 31 is provided between the first NPN transistor N1 and the emitter of the first NPN transistor N1 and the base of the third NPN transistor N3 in a forward direction. It comprises a first diode D1 for level shift inserted, and a second constant current source circuit 42 connected between the cathode of the first diode D1 and ground potential (GND).
【0016】また、前記第2のレベルシフト回路32
は、前記第2のNPNトランジスタN2と、この第2の
NPNトランジスタN2のエミッタと前記第4のNPN
トランジスタN4のベースとの間に順方向の向きに挿入
されたレベルシフト用の第2のダイオードD2と、この
第2のダイオードD2のカソードとGNDとの間に接続
された第3の定電流源回路43とからなる。The second level shift circuit 32
Are the second NPN transistor N2, the emitter of the second NPN transistor N2 and the fourth NPN transistor N2.
A second diode D2 for level shift inserted in the forward direction between the base of the transistor N4 and a third constant current source connected between the cathode of the second diode D2 and GND. And a circuit 43.
【0017】そして、上記第1のNPNトランジスタN
1のエミッタに前記第4のNPNトランジスタN4のコ
レクタが接続され、上記第2のNPNトランジスタN2
のエミッタに前記第3のNPNトランジスタN3のコレ
クタが接続されている。The first NPN transistor N
The collector of the fourth NPN transistor N4 is connected to the emitter of the second NPN transistor N2.
Is connected to the collector of the third NPN transistor N3.
【0018】一方、前記スイッチ回路12は、スイッチ
回路部21と、ボルテージフォロア部22とからなる。
上記スイッチ回路部21は、前記第4のNPNトランジ
スタN4のベース電位および前記第3のNPNトランジ
スタN3のベース電位が対応して各ベースに入力し、各
エミッタが共通に接続された差動対をなす第5のNPN
トランジスタN5および第6のNPNトランジスタN6
と、この差動対トランジスタN5およびN6の各エミッ
タに共通に接続された第4の定電流源回路44とからな
る。On the other hand, the switch circuit 12 comprises a switch circuit section 21 and a voltage follower section 22.
The switch circuit section 21 receives a differential pair in which the base potential of the fourth NPN transistor N4 and the base potential of the third NPN transistor N3 are input to the respective bases and the respective emitters are connected in common. Fifth NPN
Transistor N5 and sixth NPN transistor N6
And a fourth constant current source circuit 44 commonly connected to the emitters of the differential pair transistors N5 and N6.
【0019】また、上記ボルテージフォロア部22は、
入力信号Vinがベースに入力し、VCCノードと上記第5
のNPNトランジスタN5のコレクタとの間にコレクタ
・エミッタ間が接続された第7のNPNトランジスタN
7と、エミッタが上記第7のNPNトランジスタN7の
エミッタに共通に接続された第8のNPNトランジスタ
N8と、VCCノードと上記第8のNPNトランジスタN
8のコレクタとの間に接続された第5の定電流源回路4
5と、基準電圧Vref がベースに入力し、VCCノードと
前記第6のNPNトランジスタN6のコレクタとの間に
コレクタ・エミッタ間が接続された第9のNPNトラン
ジスタN9と、エミッタが上記第9のNPNトランジス
タN9のエミッタに共通に接続され、コレクタが前記第
8のNPNトランジスタN8のコレクタに共通に接続さ
れた第10のNPNトランジスタN10と、VCCノード
にコレクタが接続され、ベースが上記第8のNPNトラ
ンジスタN8および第10のNPNトランジスタN10
のコレクタ共通接続ノードに接続され、エミッタ(スイ
ッチ回路出力ノード)が上記第8のNPNトランジスタ
N8および第10のNPNトランジスタN10の各ベー
スに接続された第11のNPNトランジスタN11と、
この第11のNPNトランジスタN11のエミッタとG
NDとの間に接続された第6の定電流源回路46とから
なる。The voltage follower section 22 includes:
The input signal Vin is input to the base, and the Vcc node and the fifth
NPN transistor N having a collector and an emitter connected between the collector and the collector of NPN transistor N5.
7, an eighth NPN transistor N8 having an emitter commonly connected to the emitter of the seventh NPN transistor N7, a VCC node and the eighth NPN transistor N7.
Fifth constant current source circuit 4 connected between
5, a reference voltage Vref is input to the base, a ninth NPN transistor N9 having a collector-emitter connected between the Vcc node and the collector of the sixth NPN transistor N6, and an emitter connected to the ninth NPN transistor N9. A tenth NPN transistor N10 having a collector commonly connected to the emitter of the NPN transistor N9 and a collector commonly connected to the collector of the eighth NPN transistor N8, a collector connected to the VCC node, and a base connected to the eighth NPN transistor N9; NPN transistor N8 and tenth NPN transistor N10
An eleventh NPN transistor N11 whose emitter (switch circuit output node) is connected to each base of the eighth NPN transistor N8 and the tenth NPN transistor N10.
The emitter of the eleventh NPN transistor N11 and G
And a sixth constant current source circuit 46 connected to the ND.
【0020】次に、図3のピーククリップ回路の動作を
説明する。いま、Vin、Vref のレベル関係がVin》V
ref あるいはVin《Vref の領域では、トランジスタN
3、N4の一方に第1の定電流源回路41の電流I1 の
全部が流れ、Vinが変化しても上記トランジスタN3、
N4の各コレクタ電流は変化しない。Next, the operation of the peak clipping circuit shown in FIG. 3 will be described. Now, the level relationship between Vin and Vref is Vin >> V
ref or Vin << Vref, the transistor N
3 and N4, the entire current I1 of the first constant current source circuit 41 flows, and even if Vin changes, the transistor N3,
Each collector current of N4 does not change.
【0021】これに対して、VinのレベルがVref に近
付くように上昇してVin=Vref の付近になると、トラ
ンジスタN3のコレクタ電流IC3は増加し、トランジス
タN4のコレクタ電流IC4は減少する。ここで、トラン
ジスタN4のコレクタは、トランジスタN3の入力段で
ある第1のレベルシフト回路31のトランジスタN1の
エミッタに接続されているので、上記コレクタ電流IC4
の減少分をΔIC4で表わすと、トランジスタN1のエミ
ッタ電流IE1の変化分ΔIE1は、 ΔIE1=−ΔIC4 となる。つまり、トランジスタN1のエミッタ電流の変
化分ΔIE1が減少し、そのベース・エミッタ間電圧VBE
N1が減少する。On the other hand, when the level of Vin rises so as to approach Vref and approaches Vin = Vref, the collector current IC3 of the transistor N3 increases and the collector current IC4 of the transistor N4 decreases. Here, since the collector of the transistor N4 is connected to the emitter of the transistor N1 of the first level shift circuit 31, which is the input stage of the transistor N3, the collector current IC4
Is represented by ΔIC4, the variation ΔIE1 of the emitter current IE1 of the transistor N1 is ΔIE1 = −ΔIC4. That is, the change ΔIE1 in the emitter current of the transistor N1 decreases, and the base-emitter voltage VBE
N1 decreases.
【0022】これにより、前記トランジスタN3のベー
ス電位の変化には、前記Vinの変化分(増加分)に上記
VBEN1の変化分(減少分)が加算され、電圧比較動作に
正帰還がかかり、Vin=Vref の付近でも電圧比較動作
が急俊に行われる。Thus, the change (decrease) in VBEN1 is added to the change (increase) in Vin for the change in the base potential of the transistor N3, and positive feedback is applied to the voltage comparison operation. = Vref, the voltage comparison operation is performed rapidly.
【0023】上記と同様に、VinのレベルがVref に近
付くように下降してVin=Vref の付近になると、トラ
ンジスタN3のコレクタ電流IC3は減少し、トランジス
タN4のコレクタ電流IC4は増加する。このコレクタ電
流IC4の増加分をΔIC4で表わすと、トランジスタN1
のエミッタ電流の変化分ΔIE1は、 ΔIE1=+ΔIC4 となり、トランジスタN1のエミッタ電流の変化分ΔI
E1が増加し、そのベース・エミッタ間電圧VBEN1が増加
する。Similarly to the above, when the level of Vin falls so as to approach Vref and approaches Vin = Vref, the collector current IC3 of the transistor N3 decreases and the collector current IC4 of the transistor N4 increases. When the increase in the collector current IC4 is represented by ΔIC4, the transistor N1
Of the emitter current of the transistor N1 becomes ΔIE1 = + ΔIC4, and the change ΔI1 of the emitter current of the transistor N1 is ΔI1.
E1 increases, and its base-emitter voltage VBEN1 increases.
【0024】これにより、前記トランジスタN3のベー
ス電位の変化は、前記Vinの変化分(減少分)に上記V
BEN1の変化分(増加分)が加算され、電圧比較動作に正
帰還がかかり、電圧比較動作が急俊に行われる。Thus, the change in the base potential of the transistor N3 is equal to the change (decrease) in the Vin.
The change (increase) of BEN1 is added, positive feedback is applied to the voltage comparison operation, and the voltage comparison operation is rapidly performed.
【0025】なお、上記動作において、ダイオードD1
は、その順方向電圧降下により、入力信号のレベルシフ
トを行うと共にトランジスタN4の動作の飽和を防止す
る作用を有し、ダイオードD2は、その順方向電圧降下
により、基準電圧のレベルシフトを行うと共にトランジ
スタN3の動作の飽和を防止する作用を有する。In the above operation, the diode D1
Has a function of shifting the level of the input signal by the forward voltage drop and preventing the operation of the transistor N4 from being saturated, and the diode D2 performs the level shift of the reference voltage by the forward voltage drop. It has an effect of preventing saturation of the operation of the transistor N3.
【0026】一方、例えばVin〈Vref の領域では、前
記トランジスタN3のベース電位VB3がトランジスタN
4のベース電位VB4より低い(VB3〈VB4)ので、スイ
ッチ回路部21においては、トランジスタN5がオン、
トランジスタN6がオフとなる。On the other hand, for example, in the region of Vin <Vref, the base potential VB3 of the transistor N3 is changed to the transistor N3.
4 (VB3 <VB4), the transistor N5 is turned on in the switch circuit section 21,
The transistor N6 is turned off.
【0027】その結果、ボルテージフォロア部22にお
いては、上記トランジスタN5を電流源とするトランジ
スタN7、N8およびトランジスタN11、第5の定電
流源回路45、第6の定電流源回路46により形成され
ているボルテージフォロア回路が動作する。この場合、
前記トランジスタN6を電流源とするトランジスタN
9、N10はオフ状態であり、第5の定電流源回路45
の電流I4 が第4の定電流源回路44の電流I3 の1/
2となるように設定されているものとすれば、トランジ
スタN7、N8の各ベース電位は等しくし、ボルテージ
フォロア部22の出力信号Vout のレベルはVinに等し
くなる。As a result, in the voltage follower unit 22, the transistors N7, N8 and N11 using the transistor N5 as a current source, the fifth constant current source circuit 45, and the sixth constant current source circuit 46 are formed. The voltage follower circuit operates. in this case,
A transistor N using the transistor N6 as a current source
9, N10 is off, and the fifth constant current source circuit 45
Of the current I3 of the fourth constant current source circuit 44 is 1 /
If it is set to be 2, the base potentials of the transistors N7 and N8 are made equal, and the level of the output signal Vout of the voltage follower unit 22 becomes equal to Vin.
【0028】上記とは逆に、Vin〉Vref の領域では、
前記トランジスタN3のベース電位VB3がトランジスタ
N4のベース電位VB4より高い(VB3〉VB4)ので、ス
イッチ回路部21においては、トランジスタN5がオ
フ、トランジスタN6がオンとなる。On the contrary, in the region of Vin> Vref,
Since the base potential VB3 of the transistor N3 is higher than the base potential VB4 of the transistor N4 (VB3> VB4), in the switch circuit section 21, the transistor N5 is turned off and the transistor N6 is turned on.
【0029】その結果、ボルテージフォロア部22にお
いては、上記トランジスタN5を電流源とするトランジ
スタN7、N8はオフ状態であり、上記トランジスタN
6を電流源とするトランジスタN9、N10およびトラ
ンジスタN11、第5の定電流源回路45、第6の定電
流源回路46により形成されているボルテージフォロア
回路が動作する。この場合、第5の定電流源回路45の
電流I4 が第4の定電流源回路44の電流I3 の1/2
となるので、トランジスタN9、N10の各ベース電位
は等しくし、ボルテージフォロア部22の出力信号Vou
t のレベルはVref に等しくなる。As a result, in the voltage follower section 22, the transistors N7 and N8, which use the transistor N5 as a current source, are off, and the transistor N5 is turned off.
The voltage follower circuit formed by the transistors N9, N10 and N11, the fifth constant current source circuit 45, and the sixth constant current source circuit 46 using 6 as a current source operates. In this case, the current I4 of the fifth constant current source circuit 45 is 1 / of the current I3 of the fourth constant current source circuit 44.
Therefore, the base potentials of the transistors N9 and N10 are equalized, and the output signal Vou of the voltage follower unit 22 is set.
The level of t will be equal to Vref.
【0030】上記したような図3のピーククリップ回路
によれば、正帰還型の電圧比較回路として、集積回路製
造プロセスの関係で高周波特性が相対的に良くないラテ
ラルPNPトランジスタを用いずに、高周波特性が相対
的に良いNPNトランジスタのみによりレベルシフトお
よび電圧比較を行うようにしている。これにより、高周
波領域の入力信号Vin(例えばNTSC方式のテレビジ
ョン複合映像信号に含まれる3.58MHzのクロマ信
号)に対する応答遅れがなくなり、応答遅れによるクリ
ップ点でのオーバーシュートなどが発生しなくなり、高
周波特性を改善でき、図4中に実線で示すように良好な
クリップ特性が得られる。According to the peak clipping circuit shown in FIG. 3 as described above, the positive feedback type voltage comparison circuit does not use a lateral PNP transistor whose high frequency characteristics are relatively poor due to an integrated circuit manufacturing process. Level shift and voltage comparison are performed using only NPN transistors having relatively good characteristics. As a result, there is no response delay to the input signal Vin in the high frequency region (for example, a 3.58 MHz chroma signal included in the NTSC television composite video signal), and overshoot at the clip point due to the response delay does not occur. The high-frequency characteristics can be improved, and good clip characteristics can be obtained as shown by the solid line in FIG.
【0031】なお、図4中の点線は、対比のために従来
例のピーククリップ回路によるクロマ信号に対するクリ
ップ時に発生するオーバーシュート特性を示している。
なお、本発明は上記実施例に限られるものではなく、図
1のブロック構成に対応する具体的な回路は種々の構成
が可能であり、テレビジョン複合映像信号以外の種々の
入力信号に対するピーククリップ動作が可能である。The dotted line in FIG. 4 shows an overshoot characteristic generated when a chroma signal is clipped by a conventional peak clipping circuit for comparison.
It should be noted that the present invention is not limited to the above-described embodiment, and a specific circuit corresponding to the block configuration of FIG. 1 can have various configurations, and the peak clipping for various input signals other than the television composite video signal is possible. Operation is possible.
【0032】[0032]
【発明の効果】上述したように本発明のピーククリップ
回路によれば、クリップ特性を急俊化でき、さらに、高
周波特性を改善することができる。As described above, according to the peak clipping circuit of the present invention, the clipping characteristics can be sharpened and the high frequency characteristics can be improved.
【図1】本発明の一実施例に係るピーククリップ回路を
示すブロック図。FIG. 1 is a block diagram showing a peak clipping circuit according to one embodiment of the present invention.
【図2】図1のピーククリップ回路の入出力特性を示す
図。FIG. 2 is a diagram showing input / output characteristics of the peak clip circuit of FIG. 1;
【図3】図1のピーククリップ回路の一具体例を示す回
路図。FIG. 3 is a circuit diagram showing a specific example of the peak clip circuit of FIG. 1;
【図4】図3のピーククリップ回路によるクロマ信号に
対するクリップ特性および従来例のクリップ特性を示す
図。FIG. 4 is a view showing clip characteristics for a chroma signal by the peak clip circuit of FIG. 3 and a clip characteristic of a conventional example.
【図5】従来のピーククリップ回路の一例を示す回路
図。FIG. 5 is a circuit diagram showing an example of a conventional peak clip circuit.
【図6】図5のピーククリップ回路の入出力特性を示す
図。FIG. 6 is a diagram showing input / output characteristics of the peak clip circuit of FIG. 5;
11…正帰還型の電圧比較回路、12…スイッチ回路、
21…スイッチ回路部、22…ボルテージフォロア部、
30…基準電圧源、31…第1のレベルシフト回路、3
2…第2のレベルシフト回路、41〜46…定電流源回
路、N1〜N11…NPNトランジスタ、D1、D2…
ダイオード。11: positive feedback type voltage comparison circuit, 12: switch circuit,
21: switch circuit unit, 22: voltage follower unit,
Reference numeral 30: reference voltage source, 31: first level shift circuit, 3
2 second level shift circuit, 41 to 46 constant current source circuit, N1 to N11 NPN transistor, D1, D2
diode.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−125220(JP,A) 特開 平6−177687(JP,A) 実開 昭62−127114(JP,U) (58)調査した分野(Int.Cl.7,DB名) H03G 11/00 H04N 5/20 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-61-125220 (JP, A) JP-A-6-177687 (JP, A) Real-life 1987-127114 (JP, U) (58) Survey Field (Int.Cl. 7 , DB name) H03G 11/00 H04N 5/20
Claims (2)
帰還型の電圧比較回路と、 この電圧比較回路の比較出力により制御され、非クリッ
プ時とクリップ時とに対応して前記入力信号または前記
基準電圧を切換え選択して出力するスイッチ回路とを具
備し、 前記正帰還型の電圧比較回路は、 入力信号がベースに入力し、コレクタが電源電位ノード
に接続された第1のNPNトランジスタと、上記第1の
NPNトランジスタのエミッタに一端が接続された第1
のレベルシフト素子と、上記第1のレベルシフト素子の
他端に接続された第1の定電流源回路とからなり、上記
入力信号をレベルシフトする第1のレベルシフト回路
と、 基準電圧がベースに入力し、コレクタが電源電位ノード
に接続された第2のNPNトランジスタと、上記第2の
NPNトランジスタのエミッタに一端が接続された第2
のレベルシフト素子と、上記第2のレベルシフト素子の
他端に接続された第2の定電流源回路とからなり、上記
基準電圧をレベルシフトする第2のレベルシフト回路
と、 ベースが上記第1のレベルシフト素子の他端に接続さ
れ、コレクタが上記第2のレベルシフト素子の一端に接
続された第3のNPNトランジスタと、 ベースが上記第2のレベルシフト素子の他端に接続さ
れ、コレクタが上記第1のレベルシフト素子の一端に接
続され、エミッタが上記第3のNPNトランジスタのエ
ミッタに共通に接続されて上記第3のNPNトランジス
タとともに差動対をなす第4のNPNトランジスタと、 上記第3および第4のNPNトランジスタの共通エミッ
タに接続された第3の定電流源回路 とを有して構成されていること を特徴とするピーククリ
ップ回路。A positive feedback type voltage comparing circuit for comparing a voltage between an input signal and a reference voltage, controlled by a comparison output of the voltage comparing circuit, wherein the input signal or ingredients and a switch circuit for selecting and outputting switching the reference voltage
In the positive feedback type voltage comparison circuit, an input signal is input to a base, and a collector is connected to a power supply potential node.
A first NPN transistor connected to the first
A first terminal having one end connected to the emitter of the NPN transistor;
And the first level shift element
And a first constant current source circuit connected to the other end.
First level shift circuit for level shifting an input signal
And the reference voltage is input to the base, and the collector is the power supply potential node.
A second NPN transistor connected to the second
A second terminal having one end connected to the emitter of the NPN transistor;
And the second level shift element
And a second constant current source circuit connected to the other end.
Second level shift circuit for level shifting reference voltage
And a base connected to the other end of the first level shift element.
And a collector is connected to one end of the second level shift element.
A third NPN transistor connected to the second level shift element and a base connected to the other end of the second level shift element;
And a collector is connected to one end of the first level shift element.
The emitter is the emitter of the third NPN transistor.
The third NPN transistor commonly connected to the
A fourth NPN transistor that forms a differential pair with the third NPN transistor, and a common emitter of the third and fourth NPN transistors.
Peak clipping circuit, characterized in that it is constituted by a third constant current source circuit connected to the motor.
いて、 前記スイッチ回路は、 前記第2、第1のレベルシフト回路の第2、第1のレベ
ルシフト素子の他端の 電圧が各ベースに入力し、エミッ
タが共通に接続された差動対をなす第5、第6のNPN
トランジスタと、 上記第5、第6のNPNトランジスタの共通エミッタに
接続された第4の定電流源回路と、 ピーククリップされた信号が出力される出力端子と、 入力信号がベースに入力し、コレクタが電源電位ノード
に接続され、エミッタが上記第5のNPNトランジスタ
のコレクタに接続された第7のNPNトランジスタと、 上記出力端子の信号がベースに入力し、エミッタが上記
第5のNPNトランジスタのコレクタに接続された第8
のNPNトランジスタと、 基準電圧がベースに入力し、コレクタが電源電位ノード
に接続され、エミッタが上記第6のNPNトランジスタ
のコレクタに接続された第9のNPNトランジスタと、 上記出力端子の信号がベースに入力し、エミッタが上記
第6のNPNトランジスタのコレクタに接続された第1
0のNPNトランジスタと、 上記第8および第10のトランジスタの各コレクタに共
通に接続された第5の定電流源回路と、 ベースが上記第8および第10のトランジスタの共通コ
レクタと上記第5の定電流源回路との接続点に接続さ
れ、コレクタが電源電位ノードに接続され、エミッタが
上記出力端子に接続された第11のNPNトランジスタ
と、 上記出力端子に接続された第6の定電流源回路 とを具備することを特徴とするピーククリップ回路。2. The peak clipping circuit according to claim 1 , wherein said switch circuit comprises a second level and a first level of said second and first level shift circuits .
The fifth and sixth NPNs form a differential pair in which the voltage at the other end of the shift element is input to each base and the emitters are connected in common.
A transistor; a fourth constant current source circuit connected to a common emitter of the fifth and sixth NPN transistors; an output terminal for outputting a peak-clipped signal; an input signal input to a base; Is connected to the power supply potential node, and the emitter is the fifth NPN transistor.
A seventh NPN transistor connected to the collector of the above, a signal of the output terminal is input to a base, and an emitter is
Eighth transistor connected to the collector of the fifth NPN transistor
A reference voltage is input to the base, a collector is connected to the power supply potential node, and an emitter is the sixth NPN transistor.
A ninth NPN transistor connected to the collector of the above, a signal of the output terminal is input to a base, and an emitter is
The first connected to the collector of the sixth NPN transistor
0 and NPN transistor, and the eighth and tenth fifth constant-current source circuit connected in common to the collectors of the transistors of the base of the common collector of the fifth transistor of the eighth and tenth An eleventh NPN transistor connected to a connection point with the constant current source circuit, a collector connected to the power supply potential node, and an emitter connected to the output terminal; a sixth constant current source connected to the output terminal A peak clipping circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00314694A JP3300514B2 (en) | 1994-01-17 | 1994-01-17 | Peak clipping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00314694A JP3300514B2 (en) | 1994-01-17 | 1994-01-17 | Peak clipping circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07212157A JPH07212157A (en) | 1995-08-11 |
| JP3300514B2 true JP3300514B2 (en) | 2002-07-08 |
Family
ID=11549221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00314694A Expired - Lifetime JP3300514B2 (en) | 1994-01-17 | 1994-01-17 | Peak clipping circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3300514B2 (en) |
-
1994
- 1994-01-17 JP JP00314694A patent/JP3300514B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07212157A (en) | 1995-08-11 |
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