Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP3301124B2 - 半導体装置用配線及びその形成方法 - Google Patents
[go: Go Back, main page]

JP3301124B2 - 半導体装置用配線及びその形成方法 - Google Patents

半導体装置用配線及びその形成方法

Info

Publication number
JP3301124B2
JP3301124B2 JP28490292A JP28490292A JP3301124B2 JP 3301124 B2 JP3301124 B2 JP 3301124B2 JP 28490292 A JP28490292 A JP 28490292A JP 28490292 A JP28490292 A JP 28490292A JP 3301124 B2 JP3301124 B2 JP 3301124B2
Authority
JP
Japan
Prior art keywords
layer
wiring
alloy
semiconductor device
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP28490292A
Other languages
English (en)
Other versions
JPH06120220A (ja
Inventor
博文 角
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP28490292A priority Critical patent/JP3301124B2/ja
Publication of JPH06120220A publication Critical patent/JPH06120220A/ja
Application granted granted Critical
Publication of JP3301124B2 publication Critical patent/JP3301124B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置用配線及び
その形成方法に関する。
【0002】
【従来の技術】半導体装置の高集積化に伴い、半導体装
置の製造における寸法ルールが微細化し、配線には非常
に高い信頼性が要求されている。通常、このような半導
体装置用配線には、アルミニウム−シリコン(Al−S
i)合金が用いられている。
【0003】アルミニウム系配線における問題点の1つ
に、エレクトロマイグレーションがある。エレクトロマ
イグレーションとは、アルミニウム系配線に高密度の電
流が流れると、アルミニウム原子が電子の流れに沿って
移動し、最終的に配線が断線する現象である。エレクト
ロマイグレーションの対策として、アルミニウム結晶粒
を大粒径化し、あるいは、配線をバンブー構造化させる
ことが挙げられる。
【0004】また、配線の信頼性を低下させる要因とし
て、近年、ストレスマイグレーションが大きな問題とな
ってきている。ストレスマイグレーションとは、アルミ
ニウム配線を覆う絶縁膜の応力がアルミニウム配線に加
わることにより、アルミニウム原子の拡散が生じ、最終
的に断線が生じる現象である。即ち、絶縁膜から受けた
応力によりアルミニウム結晶粒内に空孔が生じる。この
空孔が移動することにより、アルミニウム原子に移動が
生じ、配線が断線する。
【0005】ストレスマイグレーションの対策として、
アルミニウム−シリコン合金に銅を加えることが検討さ
れている。銅を添加することにより、銅が空孔を捕獲す
るので、空孔の移動が発生せず、ストレスマイグレーシ
ョンを防止できるとされている。しかしながら、Al−
Si−Cu合金を用いて配線を形成した場合でも、スト
レスマイグレーションの発生防止は十分とはいえない。
【0006】エレクトロマイグレーションの対策とし
て、Li含有Al基合金から成る配線が、特開平2−2
32927号公報から公知である。AlにLiを添加す
ることによって、以下の理由により、効果的にエレクト
ロマイグレーションを抑制できると考えられている。 (A)Al粒界に析出する金属間化合物Al3Liが、
Al原子の移動を抑制する。 (B)金属間化合物Al3LiはAl金属格子との整合
性に優れ、析出物とAl金属格子との界面が新たなAl
原子拡散経路とならない。 (C)Al粒界に析出したAl3Liが、合金の引っ張
り強さを増大させる働きを有するため、エレクトロマイ
グレーションに伴う空孔発生や突起成長等の配線の変形
を抑制する。
【0007】
【発明が解決しようとする課題】半導体装置の配線材料
としてアルミニウム−リチウム合金を用いることは、エ
レクトロマイグレーションの発生防止という観点からは
効果的である。しかしながら、特開平2−232927
号公報に開示されたLi含有Al基合金から成る配線で
は、ストレスマイグレーションの抑制は十分とはいえな
い。
【0008】半導体装置の製造工程においては、配線を
形成した後、配線上にパッシベーション膜を堆積させ
る。次いで、400゜C程度の熱処理を加える。その
際、パッシベーション膜の熱収縮により配線に欠損(ボ
イド)が生じ、その結果、ストレスマイグレーションが
生じる。
【0009】一般に、配線の比剛性(=ヤング率/比
重)が高いほど、パッシベーション膜の熱収縮による配
線の欠損(ボイド)が生じ難いと考えられる。Al−1
%Si若しくはAl−1%Si−0.5%Cuのヤング
率は、6.5×1010Pa程度である。AlにLiを添
加することによって、図4に示すように、Al−Li合
金のヤング率は増加する。また、図5に、各種金属をA
lに添加した場合の、Al−金属合金の比重の変化を示
す。図5から、AlにLiを添加することによって、A
l−Li合金の比重は格段に小さくなる。AlへのLi
添加量を増加させることによって、Al−Li合金のヤ
ング率は高くなり、比重は小さくなるので、Al−Li
合金の比剛性は高くなる。
【0010】以上のように、Al−Li合金は比剛性
(=ヤング率/比重)が高いため、通常のAl−Si等
に比較するとボイドは発生し難いと考えられるが、全く
ボイドが発生しないわけではなく、Al−Li合金を半
導体装置の配線に用いても、ストレスマイグレーション
の抑制は十分とはいえない。
【0011】従って、本発明の目的は、ストレスマイグ
レーションを効果的に抑制し得る半導体装置用配線及び
その形成方法を提供することにある。
【0012】
【課題を解決するための手段】上記の目的は、半導体装
置に用いられる配線であって、金属あるいは金属化合物
から成る第1の層、及びアルミニウム−リチウム−ゲル
マニウム合金から成る第2の層から構成されていること
を特徴とする本発明の第1の態様に係る半導体装置用配
線によって達成することができる。
【0013】本発明の第1の態様に係る半導体装置用配
線の好ましい態様においては、アルミニウム−リチウム
系合金のリチウム含有率は、0.1重量%乃至4重量%
である。あるいは又、好ましい態様においては、ゲルマ
ニウム含有率は、0.1重量%以上5重量%以下であ
る。
【0014】あるいは、上記の目的は、アルミニウム−
リチウム系合金から成る半導体装置用配線を形成する方
法であって、 (イ)アルミニウム層あるいはアルミニウム合金層を形
成する工程と、 (ロ)かかる層にリチウムイオンをイオン注入すること
によって、アルミニウム−リチウム系合金層を形成する
工程、から成ることを特徴とする本発明の半導体装置用
配線の形成方法によって達成することができる。
【0015】あるいは、上記の目的は、アルミニウム−
リチウム系合金から成る半導体装置用配線であって、 (イ)アルミニウム層あるいはアルミニウム合金層を形
成する工程と、 (ロ)かかる層にリチウムイオンをイオン注入すること
によって、アルミニウム−リチウム系合金層を形成する
工程、によって形成されたことを特徴とする本発明の第
2の態様に係る半導体装置用配線によって達成すること
ができる。
【0016】
【作用】本発明の第1の態様に係る半導体装置用配線に
おいては、比剛性の高いAl−Li−Ge合金から成る
第2の層を備えている。従って、配線を形成した後、配
線上にパッシベーション膜の堆積させ、次いで、400
゜C程度の熱処理を加えた後のパッシベーション膜の熱
収縮によっても、配線に欠損(ボイド)が生じ難い。し
かしながら、ストレスマイグレーションが生じ難いが、
第2の層だけではストレスマイグレーションの発生防止
は完全ではない。
【0017】本発明の第1の態様に係る半導体装置用配
線においては、第2の層の下に、金属あるいは金属化合
物から成る第1の層が形成されている。パッシベーショ
ン膜の圧縮応力が第2の層に加わるが、第1の層を形成
することによって、第1の層から第2の層に対して引っ
張り応力が働く。その結果、第2の層に加わる応力が緩
和され、ボイドが全く発生しなくなり、ストレスマイグ
レーションの発生を極めて効果的に防止できる。
【0018】Liは加工性が悪く、AlにLiを多量に
添加すると、エッチングプロセスによっては、Al−L
i系合金のエッチング時にLiの残渣が残る場合があ
る。この場合、Al−Li系合金から成る配線が電気的
に短絡する。Al−Li系合金から成る配線における短
絡によって生じた半導体装置の歩留まり低下をLi含有
率に対してプロットした図を図6に示す。図6から、A
l−Li系合金のLi含有率が5重量%以上になると、
Liの残渣によって配線の短絡が発生し、半導体装置の
歩留まりが低下する場合がある。
【0019】従って、半導体装置の歩留まりを考慮する
と、Al−Li系合金のLi含有率の好ましい範囲は、
0.1重量%以上4重量%以下である。
【0020】Al−Si合金の融点は、Alに添加した
Siの量が増加するに従い、Alの融点(660゜C)
より急激に低下する。また、Al−Ge合金の融点は、
Alに添加したGeの量が増加するに従い、Siを添加
する場合より、より急激に低下する。アルミニウム合金
の高温スパッタリング法においては、下地である半導体
素子を所定の温度に加熱した状態でアルミニウム合金を
スパッタリングする。これによって、下地上に堆積した
アルミニウム合金から成る配線材料は流動状態となり、
下地に対する配線材料の堆積状態がよくなる。その結
果、ステップカバレッジが向上する。
【0021】通常、純粋なアルミニウムを用いた高温ス
パッタリング法においては、下地である半導体素子を約
550゜C以上に加熱する必要がある。このように加熱
温度を高くした場合、スパッタリング装置のチャンバが
高温となり、チャンバの側壁からガスが脱着し、スパッ
タリングされたAl中に酸素等の不純物が入り込み、成
膜された配線に白濁が生じ、配線の表面が荒れるという
問題が発生する。即ち、配線にはヒロック等が多数発生
し、微細な配線間で短絡が生じる。従って、配線材料を
流動状態にさせる温度は、出来るだけ低いことが好まし
い。
【0022】Al−1%Siを配線材料として用いた場
合、下地を400〜500゜Cに加熱することによっ
て、配線材料のリフローが可能となる。更に、Al−5
%Geにおいては、下地を350゜Cに加熱することに
よって、配線材料のリフローが可能となる(文献、"Al-
Ge REFLOW SPUTTERING FOR SUBMICRON-CONTACT-HOLE FI
LLING", K. Kikuta, ET AL., 1991 VLSI MULTILEVEL IN
TERCONNECTION CONFERENCE Proceeding (June 11-12, 1
991), pp. 163/169 参照)。
【0023】ところで、AlにLiを添加すると、Al
−Li合金の融点は、純粋なAlの融点より僅かに低下
する。しかし、Li含有率が4重量%以下では、融点の
低下は顕著でない。従って、高温スパッタリングを行う
場合、純粋Alと同程度の温度(550゜C程度)にま
で下地の温度を上げないと、Al−Li合金から成る配
線材料のリフローが可能ではない。
【0024】従って、高温スパッタリング法を採用する
場合、アルミニウム−リチウム系合金中には、ゲルマニ
ウムが含有されていることが望ましい。この場合、ゲル
マニウム含有率は、0.1重量%以上5重量%以下であ
ることが更に好ましい。
【0025】
【実施例】以下、実施例に基づき、本発明を説明する。
尚、実施例1〜実施例3において、本発明の第1の態様
に係る半導体装置用配線を従来の方法に基づき形成する
工程を説明し、実施例4において、本発明の第2の態様
に係る半導体装置用配線を本発明の新規な形成方法に基
づき形成する工程を説明する。
【0026】(参考例1参考例1 は、MOSトランジスタの製造に関する。以
下、MOSトランジスタの製造工程に基づき、参考例1
の半導体装置用配線の形成工程を説明する。参考例1
おいては、第1の層はTiから成る。第2の層はAl−
Li合金(Al−0.5%Li)から成り、高温スパッ
タリング法で成膜される。
【0027】[工程−100] 先ず、従来の方法により、半導体基板10上に素子分離
領域12及びゲート領域14を形成し、更にLDD構造
を形成するためにイオン注入を行う(図1の(A)参
照)。
【0028】[工程−110] 次に、全面に厚さ250nmのSiO2膜を形成する。
SiO2膜の形成条件を、例えば以下のとおりとするこ
とができる。 使用ガス: SiH4/O2/N2=250/250/1
00sccm 基板温度: 420゜C 圧力 : 13.3Pa 次いで、全面をエッチバックして、ゲート領域14にサ
イドウォール16を形成する。エッチバックの条件を、
例えば以下のとおりとすることができる。 使用ガス : C48=50sccm RFパワー: 1200W 圧力 : 2Pa その後、ソース・ドレイン領域18を形成するために、
不純物のイオン注入を行う。イオン注入の条件を、例え
ば、 Nチャネル : As+ 20KeV 5×1015
cm2 Pチャネル : BF2 + 20KeV 3×1015
cm2 とすることができる(図1の(B)参照)。
【0029】[工程−120] その後、例えば、TEOSを用いたCVD酸化膜から成
る膜厚400nmの層間絶縁層20を、例えば以下の条
件で形成する。 使用ガス: TEOS=50sccm 温度 : 720゜C 圧力 : 40Pa 更に層間絶縁層20の上に、例えば以下の条件で、厚さ
500nmのBPSG膜22を成膜する(図1の(C)
参照)。 使用ガス: SiH4/PH3/B26/O2/N2=80
/7/7/1000/32000sccm 温度 : 400゜C 圧力 : 1.0×105Pa
【0030】[工程−130] 次いで、レジストパターニング後、ドライエッチングに
て開口部24を層間絶縁層20及びBPSG膜22に形
成する。ドライエッチングの条件を、例えば、以下のと
おりとすることができる。 使用ガス : C48=50sccm RFパワー: 1200W 圧力 : 2Pa
【0031】[工程−140] 次に、金属、具体的にはTiから成る第1の層30をス
パッタリング法にて形成する(図2の(A)参照)。T
iから成る第1の層30の成膜条件を、例えば、以下の
とおりとすることができる。 パワー : 4kW 成膜温度 : 150゜C プロセスガス: Ar=100sccm 設定膜厚 : 70nm これによって、BPSG膜22上及び開口部24内に第
1の層30が形成される。
【0032】[工程−150] 次に、Al−Li(0.5%)から成る第2の層32を
第1の層30上にスパッタリング法にて成膜する(図2
の(B)参照)。ターゲットとして、Al−Li合金を
使用する。第2の層32の成膜条件を、例えば、以下の
とおりとすることができる。 パワー : 22.5kW 成膜温度 : 550゜C プロセスガス: Ar=40sccm 設定膜厚 : 500nm その後、レジストパターニング及びドライエッチングを
行い、第2の層及び第1の層から成る配線を形成する。
ドライエッチングの条件を、例えば、以下のとおりとす
ることができる。 使用ガス : BCl3/Cl2=60/90sccm マイクロ波パワー: 1000W RFパワー : 50W 圧力 : 0.016Pa
【0033】[工程−160] 更に、配線上に絶縁膜40を形成する(図2の(C)参
照)。そのために、先ず、膜厚100nmのSiN層
を、例えば、以下の条件で形成する。 使用ガス: SiH4/NH3/N2=180/500/
720sccm 温度 : 250゜C 圧力 : 2.5Pa 更に、その上に膜厚500nmのPSG層を、例えば、
以下の条件で成膜する。 使用ガス: SiH4/PH3/O2/N2=80/7/1
000/32000sccm 温度 : 390゜C 圧力 : 1.0×105Pa
【0034】(実施例1実施例1は、MOSトランジスタの製造に本発明の第1
の態様に係る半導体装置用配線を適用した例である。以
下、MOSトランジスタの製造工程に基づき、本発明の
第1の態様に係る半導体装置用配線の形成工程を説明す
る。実施例1が参考例1 と異なる点は、第2の層32が
Al−0.5%Li−5%Geから成り、第2の層32
を一層低温の高温スパッタリング法で成膜する点にあ
る。
【0035】[工程−200] この工程は、参考例1の[工程−100]〜[工程−1
40]と同様とすることができる。以上の工程により、
BPSG膜22上及び開口部24内にTiから成る第1
の層30が形成される。
【0036】[工程−210] 次に、Al−0.5%Li−5%Geから成る第2の層
32を第1の層上にスパッタリング法にて成膜する(図
2の(B)参照)。ターゲットとして、Al−Li−G
e合金を使用する。第2の層32の成膜条件を、例え
ば、以下のとおりとすることができる。 パワー : 22.5kW 成膜温度 : 400゜C プロセスガス: Ar=40sccm 設定膜厚 : 500nm参考例1 では成膜温度が550゜Cである。実施例1
おいては、成膜温度は400゜Cとすることができる。
その後、レジストパターニング及びドライエッチングを
行い、第2の層及び第1の層から成る配線を形成する。
この工程は、参考例1の[工程−150]と同様とする
ことができる。
【0037】[工程−220] 配線上に絶縁層を形成するこの工程は、参考例1の[工
程−160]と同様とすることができる。
【0038】(実施例2実施例2は 実施例1の変形である。実施例2が実施例1
と異なる点は、開口部24内にタングステンプラグを埋
め込み、第1の層30及び第2の層32をタングステン
プラグ上及びBPSG膜22上に形成する点にある。
、Al−1%Si−0.5%Li−5%Geから成る
第2の層を通常のスパッタリング法で成膜する。
【0039】[工程−300] この工程は、参考例1の[工程−100]〜[工程−1
30]と同様とすることができる。以上の工程により、
層間絶縁層20及びBPSG膜22に開口部24が形成
される。
【0040】[工程−310] 次いで、BPSG膜22上及び開口部24内に、CVD
法によってタングステンを堆積させる。堆積条件を、例
えば、以下のとおりとすることができる。 使用ガス: WF6/H2=95/550sccm 温度 : 450゜C 圧力 : 1.1×104Pa 膜厚 : 400nm 次いで、エッチバックを例えば以下の条件で行い、BP
SG膜22上のタングステンを除去し、開口部24内の
みにタングステンプラグ26を残す(図3の(A)参
照)。 使用ガス : SF6=50sccm マイクロ波パワー: 850W RFパワー : 150W 圧力 : 1.33Pa
【0041】[工程−320] 第1の層30の形成、第2の層32の形成、配線の形
成、及び絶縁膜40の形成の各工程は、参考例1の[工
程−140]、実施例1の[工程−210]、及び、参
考例1の[工程−160]と同様とすることができる。
但し、[工程−140]においては、Tiから成る第1
の層30を、タングステンプラグ26上及びBPSG膜
22上に形成する(図3の(B)参照)。また、[工程
−210]においては、第1の層上に、Al−1%Si
−0.5%Li−5%Geから成る第2の層32を成膜
温度150゜Cにて成膜する(図3の(C)参照)。
【0042】(実施例3実施例3 も実施例1の変形である。実施例3が実施例1
と異なる点は、第2の層32を成膜するとき、所謂コ・
スパッタリング法を採用している点にある。
【0043】[工程−400] この工程は、参考例1の[工程−100]〜[工程−1
40]と同様とすることができる。以上の工程により、
BPSG膜22上及び開口部24内にTiから成る第1
の層30が形成される。
【0044】[工程−410] 次いで、Al−Li−Ge合金から成る第2の層32
を、所謂コ・スパッタリング法で第1の層30上に成膜
する。即ち、Al−Ge−Siから成るターゲット(以
下、Al系ターゲットともいう)、及びLiから成るタ
ーゲットを同一スパッタリング装置のチャンバ内に設置
する。そして両方のターゲットを同時にスパッタリング
することによりAl−Li−Ge合金から成る第2の層
32を形成する。 Al系ターゲットのスパッタリング条件 パワー : 22.5kW 成膜温度 : 150゜C プロセスガス: Ar=40sccm 設定膜厚 : 500nm Liターゲットのスパッタリング条件 パワー : 2kW 成膜温度 : 150゜C プロセスガス: Ar=100sccm 設定膜厚 : 10nm その後、レジストパターニング及びドライエッチングを
行い、第2の層32及び第1の層30から成る配線を形
成する。ドライエッチングの条件を、参考例1の[工程
−150]と同様とすることができる。
【0045】[工程−420] 配線上に絶縁層を形成するこの工程は、参考例1の[工
程−160]と同様とすることができる。
【0046】(実施例4実施例4 は、本発明の第2の態様に係る半導体装置用配
及びその形成方法に関する。即ち、 (イ)アルミニウム層あるいはアルミニウム合金層を形
成する工程、及び、 (ロ)かかる層にリチウムイオンをイオン注入すること
によって、アルミニウム−リチウム系合金層を形成する
工程、を含むことを特徴とする。
【0047】[工程−500] この工程は、参考例1の[工程−100]〜[工程−1
40]と同様とすることができる。以上の工程により、
BPSG膜22上及び開口部24内にTiから成る第1
の層30が形成される。
【0048】[工程−510] 次いで、Tiから成る第1の層30上に、スパッタリン
グ法にて、アルミニウム層、Al−Si、若しくは、A
l−Si−Geから成るアルミニウム合金層(以下、ア
ルミニウム系層ともいう)を形成する。 パワー : 22.5kW 成膜温度 : 150゜C プロセスガス: Ar=40sccm 膜厚 : 500nm 尚、アルミニウム系層を高温スパッタリング法で形成す
ることもできる。
【0049】[工程−520] 次に、アルミニウム系層に、イオン注入法でLi+を添
加することにより、Al−Li系合金層を形成する。イ
オン注入の条件を、例えば、以下のとおりとすることが
できる。 イオン源: LiClを614゜C以上に加熱して昇華
させる 加速電圧: 50keV ドース量: 1×1016/cm2以上 その後、レジストパターニング及びドライエッチングを
行い、Al−Li系合金層及びTi層から成る配線を形
成する。ドライエッチングの条件を、例えば、参考例1
の[工程−150]と同様とすることができる。
【0050】[工程−530] 更に、配線上に絶縁膜40を形成する。この工程は、
考例1の[工程−160]と同様とすることができる。
【0051】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
ない。第1の層、第2の層、あるいはアルミニウム系層
は、スパッタリング法だけでなく、例えば、蒸着法、化
学的気相成長法、電子ビーム蒸着法で形成することがで
きる。第1の層は、Tiに限られず、他の金属や金属化
合物、例えば、W、Mo、Cu、TiON、TiN、W
N、TiSi2、WSi2、CoSi2、NiSi2、Ni
Siから構成することもできる。第2の層として、A
−1%Li−5%Ge、Al−1%Si−1%Li−5
%Ge等を例示することができる。
【0052】
【発明の効果】本発明の半導体装置用配線においては、
配線材料としてAl−Li系合金を用いているので、耐
エレクトロマイグレーション性が向上するだけでなく、
通常のAl−Si合金と比較して比剛性が高く、耐スト
レスマイグレーション性が向上する。
【0053】更に、本発明の第1の態様に係るの半導体
装置用配線においては、Al−Li系合金から成る第2
の層の下にTi等から成る第1の層が形成されているの
で、配線上に形成されたパッシベーション膜(絶縁膜)
の熱ストレスの影響によっても、配線にボイドが発生し
なくなり、ストレスマイグレーションを極めて効果的に
抑制することができる。
【0054】本発明の第1の態様に係る半導体装置用配
線の好ましい態様においては、Al−Li−Ge合金の
Li含有率は4重量%以下であるので、Al−Li−G
合金から成る第2の層の加工性が、従来のAl−Si
合金と比較して低下せず、通常のドライエッチングプロ
セスを用いることができる。そのため半導体装置の製造
コストが増加せず、しかも、半導体装置の製造工程の再
現性が良く、最終的に作製される半導体装置の製造歩留
まりが低下しない。
【0055】本発明の第1の態様に係る半導体装置用配
線においては、Al−Li系合金中にはGeが含有され
ているので、高温スパッタリング法における第2の層の
リフロー温度を、Alと比較して50〜200゜C低く
することが可能である。
【0056】Liは反応性が高く、そのため吸湿性が高
い。スパッタリング法でLiを形成する場合、スパッタ
リング装置の保守時に、Li又はLiを含有する合金か
ら成るターゲットが大気に触れないようにターゲットを
真空容器等に格納しなければならず、ターゲットの保守
が煩雑となる。また、真空容器等がリークした場合、タ
ーゲットが吸湿し、その結果、ターゲットが使用できな
くなる。
【0057】本発明の第2の態様に係る半導体装置用配
及びその形成方法によれば、LiClを用い、イオン
注入法によってLiをアルミニウム系層にイオン注入す
る。LiClはLi単体ほど反応性が高くないので、上
述した問題は発生しない。
【図面の簡単な説明】
【図1】参考例1における半導体装置用配線の形成工程
を説明するための図である。
【図2】図1に引き続き、参考例1における半導体装置
用配線の形成工程を説明するための図である。
【図3】本発明の実施例2における半導体装置用配線の
形成工程を説明するための図である。
【図4】Al中のLi添加量と、Al−Li合金のヤン
グ率の関係を示す図である。
【図5】各種金属をAl中に添加することによる、Al
−金属合金の比重の変化を示す図である。
【図6】半導体装置の歩留まりとLi含有率との関係を
示す図である。
【符号の説明】
10 半導体基板 12 素子分離領域 14 ゲート領域 16 サイドウォール 18 ソース・ドレイン領域 20 層間絶縁層 22 BPSG膜 24 開口部 26 タングステンプラグ 30 第1の層 32 第2の層 40 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205 - 21/3213 H01L 21/768

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体装置に用いられる配線であって、金
    属あるいは金属化合物から成る第1の層、及びアルミニ
    ウム−リチウム−ゲルマニウム合金から成る第2の層か
    ら構成されていることを特徴とする半導体装置用配線。
  2. 【請求項2】ゲルマニウム含有率は、0.1重量%以上
    5重量%以下であることを特徴とする請求項1に記載の
    半導体装置用配線。
  3. 【請求項3】アルミニウム−リチウム−ゲルマニウム合
    から成る半導体装置用配線を形成する方法であって、 (イ)アルミニウム層あるいはアルミニウム合金層を形
    成する工程と、 (ロ)かかる層にリチウムイオンをイオン注入すること
    によって、アルミニウム−リチウム−ゲルマニウム合金
    を形成する工程、 から成ることを特徴とする半導体装置用配線の形成方
    法。
JP28490292A 1992-10-01 1992-10-01 半導体装置用配線及びその形成方法 Expired - Fee Related JP3301124B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP28490292A JP3301124B2 (ja) 1992-10-01 1992-10-01 半導体装置用配線及びその形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28490292A JP3301124B2 (ja) 1992-10-01 1992-10-01 半導体装置用配線及びその形成方法

Publications (2)

Publication Number Publication Date
JPH06120220A JPH06120220A (ja) 1994-04-28
JP3301124B2 true JP3301124B2 (ja) 2002-07-15

Family

ID=17684534

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28490292A Expired - Fee Related JP3301124B2 (ja) 1992-10-01 1992-10-01 半導体装置用配線及びその形成方法

Country Status (1)

Country Link
JP (1) JP3301124B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6339026B1 (en) 1998-04-24 2002-01-15 Micron Technology, Inc. Semiconductor processing methods of polishing aluminum-comprising layers
US6522010B2 (en) 1998-06-30 2003-02-18 Micron Technology, Inc. Semiconductor constructions comprising aluminum-containing layers
JP5674380B2 (ja) * 2010-08-11 2015-02-25 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
CN117070910B (zh) * 2023-08-25 2025-08-05 上海交通大学 一种复合离子注入提高Al-Cu-Li合金耐腐蚀性的方法

Also Published As

Publication number Publication date
JPH06120220A (ja) 1994-04-28

Similar Documents

Publication Publication Date Title
US5998870A (en) Wiring structure of semiconductor device and method for manufacturing the same
JP3435194B2 (ja) 半導体装置の配線層形成方法及び半導体装置
US5939787A (en) Semiconductor device having a multi-layer contact structure
JP2985692B2 (ja) 半導体装置の配線構造及びその製造方法
JP3006735B2 (ja) 半導体装置およびその製造方法
US7470992B2 (en) Barrier layer stack to prevent Ti diffusion
US5970370A (en) Manufacturing capping layer for the fabrication of cobalt salicide structures
US6071810A (en) Method of filling contact holes and wiring grooves of a semiconductor device
US5290731A (en) Aluminum metallization method
JPH10256256A (ja) 半導体装置の銅金属配線形成方法
JPH04271144A (ja) 半導体装置
JPH0684911A (ja) 半導体装置およびその製造方法
JPH10270552A (ja) 半導体デバイス
JP3057435B2 (ja) 半導体デバイスの電極保護膜の形成方法
JP3301124B2 (ja) 半導体装置用配線及びその形成方法
US6268290B1 (en) Method of forming wirings
JP3252397B2 (ja) 配線形成方法
US4680854A (en) Forming low resistivity hillock free conductors in VLSI devices
US5950105A (en) Completely buried contact holes and methods of forming same
US6087259A (en) Method for forming bit lines of semiconductor devices
JPH10242279A (ja) 半導体装置およびその製造方法
KR960002061B1 (ko) 반도체 장치의 배선층 형성방법
US6083830A (en) Process for manufacturing a semiconductor device
JPH10189495A (ja) 半導体装置およびその製造方法
JP3471266B2 (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080426

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090426

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090426

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100426

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees