JP3316779B2 - シーケンスコントローラ - Google Patents
シーケンスコントローラInfo
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Description
【０００１】
【産業上の利用分野】本発明は、Ｉ／Ｏ空間と内部メモ
リとの間で入出力情報のやり取りを行うシーケンスコン
トローラに関し、特に実Ｉ／Ｏ空間だけでなく仮想Ｉ／
Ｏ空間にもアクセスすることができるシーケンスコント
ローラに関するものである。
リとの間で入出力情報のやり取りを行うシーケンスコン
トローラに関し、特に実Ｉ／Ｏ空間だけでなく仮想Ｉ／
Ｏ空間にもアクセスすることができるシーケンスコント
ローラに関するものである。
【０００２】
【従来の技術】従来よりＦＡ（Factory Automation）の
分野においては、作成されたプログラムに従って生産シ
ステム等の自動制御を行うシーケンスコントローラ（プ
ログラマブルコントローラ）が幅広く使われている。こ
のシーケンスコントローラには、スイッチ、リレー接
点、モータ、あるいはバルブなど実際の入出力機器（以
下、実Ｉ／Ｏという）との間で直接入出力情報のやり取
りを行う方式と、実Ｉ／Ｏと内部メモリとの間で１スキ
ャンごとに入出力情報のやり取りを行って、実際の演算
は内部メモリ上で行う方式とがあり、一般には後者の方
式（これを一括リフレッシュ方式という）が主流になっ
ている。
分野においては、作成されたプログラムに従って生産シ
ステム等の自動制御を行うシーケンスコントローラ（プ
ログラマブルコントローラ）が幅広く使われている。こ
のシーケンスコントローラには、スイッチ、リレー接
点、モータ、あるいはバルブなど実際の入出力機器（以
下、実Ｉ／Ｏという）との間で直接入出力情報のやり取
りを行う方式と、実Ｉ／Ｏと内部メモリとの間で１スキ
ャンごとに入出力情報のやり取りを行って、実際の演算
は内部メモリ上で行う方式とがあり、一般には後者の方
式（これを一括リフレッシュ方式という）が主流になっ
ている。
【０００３】このような一括リフレッシュ方式において
は、内部メモリと実Ｉ／Ｏとの対応関係を設定する必要
がある。この対応関係を設定する方式としては、実Ｉ／
Ｏとのインタフェース機能を有するＩ／Ｏカードがコン
トローラの入出力端子であるＩ／Ｏコネクタ中のどこに
装着されるかによって対応関係を固定的に決定する方式
と、Ｉ／Ｏカードの装着順に従って決定する方式と、内
部メモリと実Ｉ／Ｏとの対応関係を記憶するマッピング
テーブルに基づいて決定する方式とがある。Ｉ／Ｏカー
ドの装着位置によって固定的に対応関係を決定する方式
では、Ｉ／Ｏカードがとびとびに装着されていると、対
応する内部メモリの位置もとびとびになって扱いにくい
ものとなってしまう。また、Ｉ／Ｏカードの装着順によ
って決定する方式では、内部メモリを効率良く使用する
ことができるが、途中でカードを抜いたり、後でカード
を追加しようとすると、対応関係の変更が必要になって
しまう。
は、内部メモリと実Ｉ／Ｏとの対応関係を設定する必要
がある。この対応関係を設定する方式としては、実Ｉ／
Ｏとのインタフェース機能を有するＩ／Ｏカードがコン
トローラの入出力端子であるＩ／Ｏコネクタ中のどこに
装着されるかによって対応関係を固定的に決定する方式
と、Ｉ／Ｏカードの装着順に従って決定する方式と、内
部メモリと実Ｉ／Ｏとの対応関係を記憶するマッピング
テーブルに基づいて決定する方式とがある。Ｉ／Ｏカー
ドの装着位置によって固定的に対応関係を決定する方式
では、Ｉ／Ｏカードがとびとびに装着されていると、対
応する内部メモリの位置もとびとびになって扱いにくい
ものとなってしまう。また、Ｉ／Ｏカードの装着順によ
って決定する方式では、内部メモリを効率良く使用する
ことができるが、途中でカードを抜いたり、後でカード
を追加しようとすると、対応関係の変更が必要になって
しまう。
【０００４】そこで、内部メモリと実Ｉ／Ｏとの対応関
係の設定を容易にするために、シーケンスコントローラ
の内部に上記対応関係を記憶するマッピングテーブルを
備える方式が考えられている。しかし、上述したいずれ
の方式であっても、上記対応関係に基づいて内部メモリ
と実Ｉ／Ｏとの間で入出力情報をやり取りするものなの
で、Ｉ／Ｏカードが装着されていない、つまり実Ｉ／Ｏ
が接続されていないと、コントローラとしての動作を行
うことができなかった。
係の設定を容易にするために、シーケンスコントローラ
の内部に上記対応関係を記憶するマッピングテーブルを
備える方式が考えられている。しかし、上述したいずれ
の方式であっても、上記対応関係に基づいて内部メモリ
と実Ｉ／Ｏとの間で入出力情報をやり取りするものなの
で、Ｉ／Ｏカードが装着されていない、つまり実Ｉ／Ｏ
が接続されていないと、コントローラとしての動作を行
うことができなかった。
【０００５】
【発明が解決しようとする課題】以上のように従来のシ
ーケンスコントローラでは、実際の入出力機器が接続さ
れていないと、動作することができず、シミュレーショ
ンを行うことができないという問題点があった。本発明
は、上記課題を解決するためになされたもので、実際の
入出力機器がなくてもシミュレーションを行うことがで
きるシーケンスコントローラを提供することを目的とす
る。
ーケンスコントローラでは、実際の入出力機器が接続さ
れていないと、動作することができず、シミュレーショ
ンを行うことができないという問題点があった。本発明
は、上記課題を解決するためになされたもので、実際の
入出力機器がなくてもシミュレーションを行うことがで
きるシーケンスコントローラを提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明のシーケンスコン
トローラは、実際の入出力機器のＩ／Ｏアドレスを与え
る実Ｉ／Ｏアドレス、仮想の入出力機器のＩ／Ｏアドレ
スを与える仮想Ｉ／Ｏアドレス、この仮想Ｉ／Ｏアドレ
スが有効かどうかを示す有効フラグ、並びに実Ｉ／Ｏア
ドレス及び仮想Ｉ／Ｏアドレスに対応するメモリアドレ
スを記憶するマッピングテーブルを有し、前記仮想Ｉ／
Ｏアドレスとして、シミュレーション用のラダープログ
ラムの実行により仮想の入出力機器として機能するデー
タメモリのアドレス、シミュレーション用の特殊命令の
実行により仮想の入出力機器として機能するワークＲＡ
Ｍのアドレス、もしくは実際の入出力機器と同等のシミ
ュレータモジュールが装着された実Ｉ／Ｏのアドレスが
設定可能なものである。
トローラは、実際の入出力機器のＩ／Ｏアドレスを与え
る実Ｉ／Ｏアドレス、仮想の入出力機器のＩ／Ｏアドレ
スを与える仮想Ｉ／Ｏアドレス、この仮想Ｉ／Ｏアドレ
スが有効かどうかを示す有効フラグ、並びに実Ｉ／Ｏア
ドレス及び仮想Ｉ／Ｏアドレスに対応するメモリアドレ
スを記憶するマッピングテーブルを有し、前記仮想Ｉ／
Ｏアドレスとして、シミュレーション用のラダープログ
ラムの実行により仮想の入出力機器として機能するデー
タメモリのアドレス、シミュレーション用の特殊命令の
実行により仮想の入出力機器として機能するワークＲＡ
Ｍのアドレス、もしくは実際の入出力機器と同等のシミ
ュレータモジュールが装着された実Ｉ／Ｏのアドレスが
設定可能なものである。
【０００７】
【作用】本発明によれば、通常は、実Ｉ／Ｏアドレスと
メモリアドレスの対応関係に基づいて、実際の入出力機
器とＩ／Ｏメモリとの間で入出力情報のやり取りが行わ
れる。そして、仮想Ｉ／Ｏアドレスが有効であることを
有効フラグが示すと、仮想Ｉ／Ｏアドレスとメモリアド
レスの対応関係に基づいて、仮想の入出力機器とＩ／Ｏ
メモリとの間で入出力情報のやり取りが行われる。
メモリアドレスの対応関係に基づいて、実際の入出力機
器とＩ／Ｏメモリとの間で入出力情報のやり取りが行わ
れる。そして、仮想Ｉ／Ｏアドレスが有効であることを
有効フラグが示すと、仮想Ｉ／Ｏアドレスとメモリアド
レスの対応関係に基づいて、仮想の入出力機器とＩ／Ｏ
メモリとの間で入出力情報のやり取りが行われる。
【０００８】
【実施例】図１は本発明の１実施例を示すシーケンスコ
ントローラのブロック図である。１はシーケンスプログ
ラム（ラダープログラム）を格納するプログラムメモ
リ、２はメモリ１に格納されたシーケンスプログラムを
実行し、コントローラとしての機能を実現するＣＰＵ、
３は内部メモリ、３ａは内部メモリ３中にあって実Ｉ／
Ｏとの間でやり取りする入出力情報が書き込まれるＩ／
Ｏメモリ、３ｂは同じくメモリ３中にあってシーケンス
プログラムの実行時に使用されるデータメモリである。
ントローラのブロック図である。１はシーケンスプログ
ラム（ラダープログラム）を格納するプログラムメモ
リ、２はメモリ１に格納されたシーケンスプログラムを
実行し、コントローラとしての機能を実現するＣＰＵ、
３は内部メモリ、３ａは内部メモリ３中にあって実Ｉ／
Ｏとの間でやり取りする入出力情報が書き込まれるＩ／
Ｏメモリ、３ｂは同じくメモリ３中にあってシーケンス
プログラムの実行時に使用されるデータメモリである。
【０００９】また、４は図示しないＲＯＭに格納された
特殊命令の実行時に使用されるワークＲＡＭ、５はコン
トローラの入出力端子であるＩ／Ｏコネクタ、６はＩ／
Ｏ空間と内部メモリの対応関係を記憶するマッピングテ
ーブルである。
特殊命令の実行時に使用されるワークＲＡＭ、５はコン
トローラの入出力端子であるＩ／Ｏコネクタ、６はＩ／
Ｏ空間と内部メモリの対応関係を記憶するマッピングテ
ーブルである。
【００１０】次に、このようなシーケンスコントローラ
の動作を説明する。図２はＩ／Ｏ空間と内部メモリとの
対応関係をマッピングテーブル６上に設定した様子を示
す図である。Ａは実Ｉ／Ｏ空間上の位置（実際にはＩ／
Ｏコネクタ５のコネクタ番号）を示す実Ｉ／Ｏアドレ
ス、Ｂは後述する仮想Ｉ／Ｏ空間上の位置を示す仮想Ｉ
／Ｏアドレス、Ｃは実Ｉ／ＯアドレスＡ及び仮想Ｉ／Ｏ
アドレスＢに対応するＩ／Ｏメモリ３ａ上の位置を示す
内部メモリアドレス、Ｆは仮想Ｉ／ＯアドレスＢが有効
かどうかを示す有効フラグである。
の動作を説明する。図２はＩ／Ｏ空間と内部メモリとの
対応関係をマッピングテーブル６上に設定した様子を示
す図である。Ａは実Ｉ／Ｏ空間上の位置（実際にはＩ／
Ｏコネクタ５のコネクタ番号）を示す実Ｉ／Ｏアドレ
ス、Ｂは後述する仮想Ｉ／Ｏ空間上の位置を示す仮想Ｉ
／Ｏアドレス、Ｃは実Ｉ／ＯアドレスＡ及び仮想Ｉ／Ｏ
アドレスＢに対応するＩ／Ｏメモリ３ａ上の位置を示す
内部メモリアドレス、Ｆは仮想Ｉ／ＯアドレスＢが有効
かどうかを示す有効フラグである。
【００１１】シーケンスコントローラのＣＰＵ２は、通
常、マッピングテーブル６に設定された実Ｉ／Ｏアドレ
スＡと内部メモリアドレスＣの対応関係に基づいて実Ｉ
／ＯとＩ／Ｏメモリ３ａとの間で入出力情報をやり取り
する。実Ｉ／ＯアドレスＡが示す実Ｉ／Ｏから得られる
入力情報、すなわちＩ／Ｏコネクタ５に装着された図示
しないＩ／Ｏカードに接続されるスイッチやリレー接点
等の入力機器から得られる情報は、１スキャンごとに読
み込まれて、対応する内部メモリアドレスＣが示すＩ／
Ｏメモリ３ａの位置に書き込まれる。こうして、ＣＰＵ
２は、実Ｉ／Ｏから入力情報を得ることができる。
常、マッピングテーブル６に設定された実Ｉ／Ｏアドレ
スＡと内部メモリアドレスＣの対応関係に基づいて実Ｉ
／ＯとＩ／Ｏメモリ３ａとの間で入出力情報をやり取り
する。実Ｉ／ＯアドレスＡが示す実Ｉ／Ｏから得られる
入力情報、すなわちＩ／Ｏコネクタ５に装着された図示
しないＩ／Ｏカードに接続されるスイッチやリレー接点
等の入力機器から得られる情報は、１スキャンごとに読
み込まれて、対応する内部メモリアドレスＣが示すＩ／
Ｏメモリ３ａの位置に書き込まれる。こうして、ＣＰＵ
２は、実Ｉ／Ｏから入力情報を得ることができる。
【００１２】また、アドレスＡが示す実Ｉ／Ｏに与えら
れる出力情報、すなわちコネクタ５に装着されたＩ／Ｏ
カードに接続されるモータやバルブ等の出力機器に与え
られる情報は、メモリアドレスＣが示すＩ／Ｏメモリ３
ａの位置に１スキャンごとに書き込まれ、対応するアド
レスＡが示すＩ／Ｏコネクタ５に出力される。こうし
て、シーケンスコントローラから実Ｉ／Ｏに出力情報が
与えられる。
れる出力情報、すなわちコネクタ５に装着されたＩ／Ｏ
カードに接続されるモータやバルブ等の出力機器に与え
られる情報は、メモリアドレスＣが示すＩ／Ｏメモリ３
ａの位置に１スキャンごとに書き込まれ、対応するアド
レスＡが示すＩ／Ｏコネクタ５に出力される。こうし
て、シーケンスコントローラから実Ｉ／Ｏに出力情報が
与えられる。
【００１３】このような入出力情報のやり取りにおい
て、有効フラグＦが有意（例えば「１」）になると、Ｃ
ＰＵ２は、仮想Ｉ／ＯアドレスＢが有効になったと判断
する。そして、実Ｉ／ＯアドレスＡの代わりに仮想Ｉ／
ＯアドレスＢを用い、仮想Ｉ／Ｏ空間とＩ／Ｏメモリ３
ａとの間で入出力情報をやり取りする。仮想Ｉ／Ｏ空間
としては、データメモリ３ｂ、ワークＲＡＭ４、実Ｉ／
Ｏ空間（ここでは、Ｉ／Ｏコネクタ５に装着されるＩ／
Ｏカードの一種であるシミュレータモジュール）が設定
できる。
て、有効フラグＦが有意（例えば「１」）になると、Ｃ
ＰＵ２は、仮想Ｉ／ＯアドレスＢが有効になったと判断
する。そして、実Ｉ／ＯアドレスＡの代わりに仮想Ｉ／
ＯアドレスＢを用い、仮想Ｉ／Ｏ空間とＩ／Ｏメモリ３
ａとの間で入出力情報をやり取りする。仮想Ｉ／Ｏ空間
としては、データメモリ３ｂ、ワークＲＡＭ４、実Ｉ／
Ｏ空間（ここでは、Ｉ／Ｏコネクタ５に装着されるＩ／
Ｏカードの一種であるシミュレータモジュール）が設定
できる。
【００１４】例えば、マッピングテーブル６の仮想Ｉ／
ＯアドレスＢとしてデータメモリ３ｂのアドレスを設定
しておき、データメモリ３ｂが仮想の入出力機器として
機能するようなシミュレーション用のラダープログラム
をプログラムメモリ１に格納する。これにより、ＣＰＵ
２にメモリ１に格納されたプログラムを実行させると、
データメモリ３ｂ上に仮想の入出力機器の入出力情報が
現れる。
ＯアドレスＢとしてデータメモリ３ｂのアドレスを設定
しておき、データメモリ３ｂが仮想の入出力機器として
機能するようなシミュレーション用のラダープログラム
をプログラムメモリ１に格納する。これにより、ＣＰＵ
２にメモリ１に格納されたプログラムを実行させると、
データメモリ３ｂ上に仮想の入出力機器の入出力情報が
現れる。
【００１５】ここで、有効ビットＦを有意にすれば、Ｃ
ＰＵ２は、仮想Ｉ／Ｏであるデータメモリ３ｂとＩ／Ｏ
メモリ３ａとの間で入出力情報をやり取りする。こうし
て、データメモリ３ｂを仮想の入出力機器として動作さ
せることにより、実Ｉ／ＯがＩ／Ｏコネクタ５に接続さ
れていなくても、コントローラのＣＰＵ２だけでシミュ
レーションができる。
ＰＵ２は、仮想Ｉ／Ｏであるデータメモリ３ｂとＩ／Ｏ
メモリ３ａとの間で入出力情報をやり取りする。こうし
て、データメモリ３ｂを仮想の入出力機器として動作さ
せることにより、実Ｉ／ＯがＩ／Ｏコネクタ５に接続さ
れていなくても、コントローラのＣＰＵ２だけでシミュ
レーションができる。
【００１６】同様に、仮想Ｉ／ＯアドレスＢとしてワー
クＲＡＭ４のアドレスを設定しておき、ワークＲＡＭ４
が仮想の入出力機器として機能するようなシミュレーシ
ョン用の特殊命令をＲＯＭに格納する。なお、特殊命令
はシーケンスコントローラのメーカがファームウェアで
提供するものであり、ワークＲＡＭはこの特殊命令の実
行時に使うメモリであって、ユーザが作成するラダープ
ログラムから直接アクセスすることはできない。こうし
て、この命令をＣＰＵ２に実行させながら、有効ビット
Ｆを有意にすれば、上記と同様の効果を得ることができ
る。
クＲＡＭ４のアドレスを設定しておき、ワークＲＡＭ４
が仮想の入出力機器として機能するようなシミュレーシ
ョン用の特殊命令をＲＯＭに格納する。なお、特殊命令
はシーケンスコントローラのメーカがファームウェアで
提供するものであり、ワークＲＡＭはこの特殊命令の実
行時に使うメモリであって、ユーザが作成するラダープ
ログラムから直接アクセスすることはできない。こうし
て、この命令をＣＰＵ２に実行させながら、有効ビット
Ｆを有意にすれば、上記と同様の効果を得ることができ
る。
【００１７】また、実Ｉ／Ｏと同等の動作をするシミュ
レータモジュールをＩ／Ｏコネクタ５に装着し、仮想Ｉ
／ＯアドレスＢとしてシミュレータモジュールが装着さ
れたＩ／Ｏコネクタ５の番号を設定しておく。この場合
には、有効ビットＦを有意にするだけで、ＣＰＵ２は、
シミュレータモジュールとＩ／Ｏメモリ３ａとの間で入
出力情報をやり取りする。これにより、メモリ１に格納
されたシーケンスプログラムを変更することなく実際の
動作を想定したシミュレーションを行うことができ、プ
ログラムのデバッグを行うことができる。
レータモジュールをＩ／Ｏコネクタ５に装着し、仮想Ｉ
／ＯアドレスＢとしてシミュレータモジュールが装着さ
れたＩ／Ｏコネクタ５の番号を設定しておく。この場合
には、有効ビットＦを有意にするだけで、ＣＰＵ２は、
シミュレータモジュールとＩ／Ｏメモリ３ａとの間で入
出力情報をやり取りする。これにより、メモリ１に格納
されたシーケンスプログラムを変更することなく実際の
動作を想定したシミュレーションを行うことができ、プ
ログラムのデバッグを行うことができる。
【００１８】
【発明の効果】本発明によれば、仮想Ｉ／Ｏアドレスと
有効フラグを記憶できるようにマッピングテーブルを拡
張することにより、フラグの情報を有効にするだけで、
仮想Ｉ／Ｏアドレスが示す仮想の入出力機器とメモリア
ドレスが示すＩ／Ｏメモリとの間で入出力情報のやり取
りが行われるので、実際の入出力機器がなくてもシミュ
レーションを行うことができる。
有効フラグを記憶できるようにマッピングテーブルを拡
張することにより、フラグの情報を有効にするだけで、
仮想Ｉ／Ｏアドレスが示す仮想の入出力機器とメモリア
ドレスが示すＩ／Ｏメモリとの間で入出力情報のやり取
りが行われるので、実際の入出力機器がなくてもシミュ
レーションを行うことができる。
【図１】 本発明の１実施例を示すシーケンスコントロ
ーラのブロック図である。
ーラのブロック図である。
【図２】 Ｉ／Ｏ空間と内部メモリとの対応関係をマッ
ピングテーブル上に設定した様子を示す図である。
ピングテーブル上に設定した様子を示す図である。
１…プログラムメモリ、２…ＣＰＵ、３…内部メモリ、
３ａ…Ｉ／Ｏメモリ、３ｂ…データメモリ、４…ワーク
ＲＡＭ、５…Ｉ／Ｏコネクタ、６…マッピングテーブ
ル、Ａ…実Ｉ／Ｏアドレス、Ｂ…仮想Ｉ／Ｏアドレス、
Ｃ…内部メモリアドレス、Ｆ…有効フラグ。
３ａ…Ｉ／Ｏメモリ、３ｂ…データメモリ、４…ワーク
ＲＡＭ、５…Ｉ／Ｏコネクタ、６…マッピングテーブ
ル、Ａ…実Ｉ／Ｏアドレス、Ｂ…仮想Ｉ／Ｏアドレス、
Ｃ…内部メモリアドレス、Ｆ…有効フラグ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−56500（ＪＰ，Ａ) 特開 平７−28521（ＪＰ，Ａ) 特開 平６−318106（ＪＰ，Ａ) 特開 平６−289913（ＪＰ，Ａ) 特開 平４−318606（ＪＰ，Ａ) 特開 昭63−223903（ＪＰ，Ａ) 特開 昭62−99807（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05B 19/04 - 19/05
Claims (1)
- 【請求項１】 入出力機器の接続位置を示すＩ／Ｏアド
レスとＩ／Ｏメモリ上の位置を示すメモリアドレスの対
応関係に基づいて、入出力機器とＩ／Ｏメモリとの間で
入出力情報のやり取りを行うシーケンスコントローラに
おいて、 実際の入出力機器のＩ／Ｏアドレスを与える実Ｉ／Ｏア
ドレス、仮想の入出力機器のＩ／Ｏアドレスを与える仮
想Ｉ／Ｏアドレス、この仮想Ｉ／Ｏアドレスが有効かど
うかを示す有効フラグ、並びに実Ｉ／Ｏアドレス及び仮
想Ｉ／Ｏアドレスに対応するメモリアドレスを記憶する
マッピングテーブルを有し、前記仮想Ｉ／Ｏアドレスとして、シミュレーション用の
ラダープログラムの実行により仮想の入出力機器として
機能するデータメモリのアドレス、シミュレーション用
の特殊命令の実行により仮想の入出力機器として機能す
るワークＲＡＭのアドレス、もしくは実際の入出力機器
と同等のシミュレータモジュールが装着された実Ｉ／Ｏ
のアドレスが設定可能であり、 仮想Ｉ／Ｏアドレスが有効であることを前記有効フラグ
が示すときに、実Ｉ／Ｏアドレスの代わりに仮想Ｉ／Ｏ
アドレスを用いるようにしたことを特徴とするシーケン
スコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7615195A JP3316779B2 (ja) | 1995-03-31 | 1995-03-31 | シーケンスコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7615195A JP3316779B2 (ja) | 1995-03-31 | 1995-03-31 | シーケンスコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08272409A JPH08272409A (ja) | 1996-10-18 |
| JP3316779B2 true JP3316779B2 (ja) | 2002-08-19 |
Family
ID=13597030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7615195A Expired - Fee Related JP3316779B2 (ja) | 1995-03-31 | 1995-03-31 | シーケンスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3316779B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012198636A (ja) * | 2011-03-18 | 2012-10-18 | Mitsubishi Electric Corp | コントローラ |
| JP2015176340A (ja) * | 2014-03-14 | 2015-10-05 | オムロン株式会社 | プログラマブルコントローラおよびプログラマブルコントローラによるデバイス制御方法 |
-
1995
- 1995-03-31 JP JP7615195A patent/JP3316779B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08272409A (ja) | 1996-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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