JP3318551B2

JP3318551B2 - 薄膜トランジスタ

Info

Publication number: JP3318551B2
Application number: JP2000028461A
Authority: JP
Inventors: 直人楠本
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1993-02-05
Filing date: 2000-02-04
Publication date: 2002-08-26
Anticipated expiration: 2020-02-04
Also published as: JP2000200912A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁基板上に形成
される薄膜トランジスタ（以下ＴＦＴと記す）の構造と
その作製方法に関するものであり、より簡易な作製プロ
セスで、高耐圧性を有しリーク電流の少ない特性を示す
ＴＦＴを得る技術に関する。

【０００２】

【従来の技術】絶縁基板上に形成した半導体薄膜層を用
いた能動素子である薄膜トランジスタは、大面積透過型
液晶ディスプレイや密着型イメージセンサ等を初めとす
る各所に応用が目指されている。特に多結晶シリコンを
中心としたデバイスに高い関心が集まっている。能動素
子としてＴＦＴに要求されるのは、Ａ．高い相互コンダクタンスＢ．ソース・ドレイン間の高絶縁耐圧化といった事項である。

【０００３】ここでいう相互コンダクタンスというの
は、トランジスタまたは真空管の増幅率に相当する概念
であり、Ｉ_Dをドレイン電流、Ｖ_GSをゲート制御電圧、
Ｖ_DSをソース・ドレイン間電圧として、Ｖ_DS＝一定の条
件で（ｄＩ_D／ｄＶ_GS）で定義される。

【０００４】またソース・ドレイン間の高絶縁耐圧化の
目的は、ソース・ドレイン間に加わる電圧に対して、ソ
ース・ドレイン間にリーク電流が流れないような構成を
実現することにある。具体的にはＴＦＴがＯＦＦの状
態、即ちソース・ドレイン間に電流が流れては行けない
状態において、ソース・ドレイン間にリーク電流（オフ
電流ともいう）を流させないためには、ソース・ドレイ
ン間に加わっている電圧に対する耐圧特性をＴＦＴが有
していなければならならず、そのためにソース・ドレイ
ン間の高絶縁耐圧化が必要であるということである。

【０００５】上記のような要求事項を満足するために、
ＬＤＤ構造（ライト・ドープ・ドレイン構造）、ゲート
オフセット構造等のアイデアが各種提案されている。し
かしながら、上記Ａ．Ｂで示される要求事項を満たす構
造を単純な自己整合プロセスでは完全には実現できてい
ないのが現状である。

【０００６】図１（Ｅ）に、高耐圧、低リーク電流特性
を実現するため従来より提案されているＴＦＴの構造を
示す。このＴＦＴはオフセットゲート構造呼ばれるもの
であり、図１（Ｅ）に示されるように、ソース領域１７
及びドレイン領域１９とチャネル形成領域１８との間に
ゲートオフセット領域２０を設け、この領域によってソ
ース領域１７及びドレイン領域１９とチャネル形成領域
１８との境界近傍（特にドレイン領域とチャネル形成領
域との境界近傍）における電界集中を緩和し、高耐圧化
を計り、低リーク電流特性を実現せんとする構造であ
る。

【０００７】なお、以下の明細書中において、チャネル
が形成される領域をチャネル形成領域というが、必ずし
もチャネル形成領域全てがチャネルとなるものではな
い。一般には、ゲート絶縁膜を介してゲート電極と向き
合った表面近傍（図１でいうとチャネル形成領域１８と
ゲート絶縁膜１４との界面近傍）に数百Åの厚さでチャ
ネルが形成されるものと考えられている。

【０００８】ゲートオフセット領域２０は、チャネル形
成領域と同様に積極的に一導電型を有してはいないが、
ゲート電極１５からの電界の影響を直接受けないので、
チャネルとしても機能せず、さりとてソース・ドレイン
領域としても機能しない一種のバッファ領域として機能
する。またここでは示さないが、ＬＤＤ構造（ライトド
ープドレイン構造）は、チャネル形成領域とドレイン領
域との間に導電型を付与する不純物をライトドープした
領域をやはりバッファ領域として機能させ、チャネル形
成領域とドレイン領域との境界近傍における電界集中を
緩和させ、高耐圧、低リーク特性を実現せんとするもの
である。

【０００９】以下図１（Ｅ）を用いて、上記オフセット
ゲート型ＴＦＴの構造を説明する。図１（Ｅ）に示すＴ
ＦＴは、ガラス基板１１、下地酸化珪素膜１２、ソース
領域１７、チャネル形成領域１８、ドレイン領域１９、
ゲート絶縁膜である酸化珪素膜１４、ゲート電極１５、
層間絶縁膜１６、ソース電極２１、ドレイン電極２３、
オフセットゲート領域２０からなる。

【００１０】図１（Ｅ）のＴＦＴの構造においては、ソ
ース・ドレイン間に電界を印加した際に起こるジャンク
ション部分（特にチャネル形成領域１８とドレイン領域
１９との境界）への電界集中を緩和するためにオフセッ
トゲート領域２０を設けてあり、このオフセットゲート
領域２０を設けることにより、リーク電流の低減を実現
することができるものである。

【００１１】しかし、オフセット領域２０はソース・ド
レイン間の高耐圧化には十分な寄与をするが、オフセッ
トゲート領域２０自身はノンドープの半導体であり高い
抵抗を有している。従って、図１に示す構造では、オフ
セットゲート領域２０がチャネル形成領域１８に直列に
接続された寄生抵抗として働き、オン電流（ＴＦＴがＯ
Ｎの時にソース・ドレイン間に流れる電流即ちＴＦＴが
ＯＮの状態におけるドレイン電流）を低下させてしま
う。

【００１２】即ち、図１（Ｅ）に示す構造では、リーク
電流を減少させることは実現できるが、オン電流が減少
してしまう、というジレンマが生じる。結果として、相
互コンダクタンスの低下に従う、ＯＮ／ＯＦＦ比の低
下、電界効果移動度の低下、といった問題が新たに生
じ、満足のいく特性を有したＴＦＴを得ることができな
かった。

【００１３】一方、ＬＤＤ構造を採用した場合は、電界
効果移動度の低下の度合はオフセットゲート構造と比べ
て少ないが、ドレイン領域端の電界緩和が不十分である
ためリーク電流が十分に下がらず、オフセットゲート構
造と同様に十分な特性向上は望めなかった。

【００１４】図２（Ａ）〜（Ｅ）に従来のオフセットゲ
ート型構造のＴＦＴの作製手順を示す。薄膜作製方法は
全て気相法を用いたものである。なお以下の説明におけ
る（Ａ）〜（Ｅ）の説明項目は、図面の工程を示す符号
（Ａ）〜（Ｅ）に概略一致する。（Ａ）ガラス基板１１上に下地酸化珪素膜１２を成膜
し、その上に非晶質シリコンを成膜し、熱固相成長もし
くは、レーザーアニールにより非晶質シリコンを多結晶
化（以下１３で示す）する。（Ｂ）多結晶シリコン１３をフォトリソ工程及び、ドラ
イエッチングにて島状に形成し活性層アイランドを形成
する。その上部にゲート絶縁膜である酸化珪素膜１４を
成膜する。（Ｃ）酸化珪素膜１４上に不純物をドープした非晶質シ
リコンを成膜し、熱及び、エキシマレーザーによる活性
化により結晶化、低抵抗化を行い、フォトリソ、ドライ
エッチング工程によりゲート電極１５を形成する。（Ｄ）その上部にオフセット領域形成用の酸化珪素膜１
６を成膜する。（Ｅ）オフセット領域形成用の酸化珪素膜１６を異方性
エッチングによりゲート電極１５との界面までエッチン
グすることによりゲート電極１５端部（ゲート電極側
面）に酸化珪素膜の壁を形成し、高出力のイオンドーピ
ング工程を用いてスルードーピングにより自己整合的に
ソース領域１７とドレイン領域１９とを形成する。

【００１５】この工程においては、ゲート電極１５端部
にドーピングストッパーの壁（ゲート電極１５側面の酸
化珪素膜１５によって形成される）があるため、その部
分の下部領域にはドーピングが行なわれず、結果として
チャネル領域１８とソース領域１７及びドレイン領域１
９との間に高抵抗領域が形成され、ゲート電界のかから
ないオフセットゲート領域２０が設けられる。

【００１６】しかしながら、（Ｅ）の工程において、オ
フセットゲート領域形成用の酸化珪素膜１４をエッチン
グによって加工せんとする時、エッチングの面内不均一
性が問題となるので、オフセット長を決定するゲート電
極１５側面の酸化珪素膜１６の厚さが基板面内で一定と
ならず、基板表面に多数のＴＦＴを作った場合、基板面
内において一様なオフセット長を得ることが困難とな
る。

【００１７】また、酸化珪素膜１４を介して下部の結晶
性シリコン層１３に一導電型を付与する元素のイオンを
スルードーピングしなければならないが、直接半導体層
にドーピングする場合と比較して高加速電圧を必要とす
るため、ドーピング効率の低下、結晶性シリコン層１３
が非晶質化するなどの結晶性シリコン層１３へのダメー
ジが顕緒に現れ、信頼性の低下を招く。

【００１８】以上述べたように従来型のオフセットゲー
ト構造ＴＦＴは、ソース・ドレイン間の高耐圧化を計
り、リーク電流（オフ電流）を減少させる、といった効
果を得ることはできるが、オン電流の減少、相互コンダ
クタンスの低下、電界効果移動度の低下、といった問題
があり、さらにその作製工程において、自己整合型ＴＦ
Ｔと比べてプロセス工程が増え、特性のバラツキ、歩留
まりの低下が増大し、必ずしも好ましいものではなかっ
た。

【００１９】

【発明が解決しようとする課題】本発明においては、従
来のオフセットゲート構造型ＴＦＴ、ＬＤＤ構造型ＴＦ
Ｔの構造では得られなかった、 (a) オン電流を減少させずに、リーク電流（オフ電流）
を減少させる。 (b) 作製工程が複雑にならず、歩留りの低下をきたさな
い。といった特徴を有するＴＦＴの構造とその作製方法を提
供することを目的とする。

【００２０】

【課題を解決しようとする手段】〔第１の発明〕本発明
の第１は、絶縁基板上に設けられたソース領域とドレイ
ン領域とチャネル形成領域とを構成する半導体層を有し
た薄膜トランジスタにおいて、チャネル形成領域の半導
体層の厚さに比較して、ソース・ドレイン領域における
半導体層の厚さを薄して構成したことを特徴とするもの
である。

【００２１】上記構成をとることによって、チャネル形
成領域とソース・ドレイン領域との膜厚の差の部分を電
界集中を緩和する領域とすることがで、前述のゲートオ
フセット構造を採用した場合と同様な効果を得ることが
できるものである。また、ゲートオフセット構造をとっ
た場合に問題となるゲートオフセット領域自身の規制抵
抗をほとんど無視することができるので、オン電流の減
少を極力小さくできるという効果を有するものである。

【００２２】〔第２の発明〕本発明は、上記第１の発明
を実現するための薄膜トランジスタの作製方法であっ
て、絶縁基板上にソース領域とドレイン領域とチャネル
形成領域とを構成する半導体層を形成する工程と、前記
半導体層上にゲート絶縁膜を構成する絶縁層を形成する
工程と、前記絶縁層上にゲート電極となる層を形成する
工程と、前記ゲート電極となる層上にゲート電極を形成
するためのマスクを形成する工程と、前記マスクを用い
て、前記基板に対し垂直方向に異方性を有するエッチン
グを行い、前記ゲート電極となる層と、前記絶縁層とを
エッチングし、さらに前記半導体層を所定の厚さまでエ
ッチングする工程と、該工程においてエッチングされず
に残った領域をマスクとして、一導電型を付与する不純
物をドーピングすることにより、ソース領域とドレイン
領域を形成する工程と、により、ゲート電極下のチャネ
ル形成領域を構成する前記半導体層の厚さに比較して、
前記ソース領域とドレイン領域とを構成する前記半導体
層の厚さを薄く形成した構成を得ることを特徴とするも
のである。

【００２３】本発明の構成をとることによって、ソース
領域とチャネル形成領域とドレイン領域とが形成される
半導体層において、ソース・ドレイン領域とチャネル形
成領域のチャネル部分（実際にチャネルとなる部分）と
の間にソース・ドレイン領域の厚さとチャネル形成領域
の厚さとの差に相当する薄膜層領域が形成されることに
なり、この薄膜層領域を設けることによって、ソース・
ドレイン間の高耐圧化を実現することができる。

【００２４】上記本発明の構成は、自己整合的にＴＦＴ
を形成できることが特徴である。本発明における、特に
手間のかかる工程として、ソース領域とチャネル形成領
域とドレイン領域とが形成される半導体層を所定の厚さ
にまで制御して垂直方向に選択的にエッチングを行なう
工程が挙げられるが、垂直方向のエッチングレートの制
御は非常に制御性良くできるのでさほど問題にはならな
い。この垂直方向のエッチング工程において、リアクテ
ィブイオンエッチング法を用いることが一般的である
が、他の異方性エッチング手段を用いてもよい。

【００２５】そして、露呈したソース・ドレイン領域に
直接不純物ドーピングをすることができるので、一導電
型を付与する不純物をドーピングする工程において、デ
バイスにダメージを与える問題を低減することができ
る。特に、ドーピングせんとする不純物元素を含む雰囲
気中において、レーザー光を用いたドーピング法を用い
ると、とかく不良の発生の原因となるドーピング後の熱
アニールによる活性化工程が不要となり、作製工程上非
常に有利である。しかしながら、多少ダメージを覚悟し
て従来より多用されているイオンドーピング法を用いる
こともできる。この際、直接半導体層にイオンを注入す
るので、注入エネルギーを弱くできるのでき、イオンエ
ネルギーによるダメージを低減することができる。

【００２６】本発明は、上記エッチング工程と一導電型
を付与する不純物のドーピング工程とによって、自己整
合的にソース・ドレイン領域とチャネル形成領域上部に
形成されるチャネル端部に電界集中が起こらないように
する薄膜層領域を形成することができるので、作製工程
上非常に有利である。

【００２７】

【作用】本発明の構成においては、電流のパスであるチ
ャネルとキャリアの取り出し口であるドレイン領域との
間にチャネル下部の薄膜層領域が存在しているため、ド
レイン領域とチャネル形成領域との間における電界（ド
レイン電界という）は、チャネル下部に集中することに
なり、先のドレイン電界がチャネル形成に寄与する現象
を示さない。従って、低リーク電流、高耐圧の特性を示
し、オフセットゲート構造を有したＴＦＴと同等以上の
特性改良効果を得ることができる。

【００２８】また同時に、チャネル下部を電界集中緩和
のためのバッファ領域として機能させることになるの
で、その部分での抵抗を殆ど無視することができ、オン
電流の減少を抑えることができる。従って、リーク電流
を低減させつつ、オン電流の低下を防ぐことができる。
即ち相互コンダクタンスを向上させることができる。

【００２９】

【実施例】本実施例では、本発明の構成を用いてガラス
基板上にＮチャネル型絶縁ゲート型電界効果トランジス
タ（以下ＮＴＦＴと記す）を設ける作製方法とその特性
を説明する。

【００３０】本実施例においては、一つのＮＴＦＴ（Ｎ
チャネル型ＴＦＴ）を設けるのみであるが、同様な作製
方法によって多数のＮＴＦＴを同時に作製できることは
言うまでもない。また、Ｐチャネルの絶縁ゲート型電界
効果トランジスタ（ＰＴＦＴ）のみを設けるのでもよ
く、ＮチャネルとＰチャネルとの組合せによりＣＭＯＳ
構造のＴＦＴ回路を設けることもできる。

【００３１】本実施例の作製工程を図２を用いて説明す
る。まず、図２（Ａ）においてガラス基板３１上に下地
保護膜として酸化珪素膜３２を酸素１００％雰囲気中に
おけるスパッタリングによって３００nmの厚さに成膜す
る。もちろん基板としては、ガラス基板以外の透光性絶
縁基板を用いてもよい。また、下地保護膜としては、酸
化珪素ではなく窒化珪素膜を用いてもよい。

【００３２】スパッタリングの条件は、マグネトロン型
ＲＦスパッタを用い、酸素１００％雰囲気中において、
６インチ合成石英ターゲットに対してＲＦ出力５００
Ｗ、基板温度２００℃、成膜圧力0.6Pa として成膜を行
なった。

【００３３】次に、前記酸化珪素膜３２上にＮＴＦＴの
ソース・ドレイン領域並びにチャネル形成領域を構成す
る半導体層となるアモルファスシリコン（a-Si:H）膜３
３を１００〜２００nmの厚さに成膜する。成膜方法とし
てはスパッタリング法を用いたが、プラズマＣＶＤ法、
光ＣＶＤ法、熱ＣＶＤ法等の周知のアモルファスシリコ
ン膜の作製方法を利用することができる。

【００３４】本実施例で用いたスパッタリングによる作
製条件は、圧力0.5Pa 、基板温度３５０℃であり、スパ
ッタガスであるアルゴンと水素の混合雰囲気下で６イン
チ高純度、高抵抗のシリコンターゲット（カソード）に
１３．５６ＭＨｚの高周波電力を印加し、スパッタリン
グ反応によって水素化アモルファスシリコンの成膜を行
った。

【００３５】成膜に用いたスパッタリング装置はマルチ
チャンバー構造となっており、搬送室、成膜室共に独立
にターボ分子ポンプとロータリーポンプが直列に接続さ
れており、半導体特性に悪影響を与える酸素を初めとす
る大気中の活性元素を排気し、成膜時における膜中への
混入を極力抑える構成になっている。

【００３６】前記水素化アモルファスシリコン膜３３の
成膜後、不活性気体雰囲気中において４００℃〜５００
℃の温度で１〜３時間加熱処理を行い、膜中の水素放出
を行った。この熱処理は後工程であるレーザー光による
結晶化時に膜中水素が短時間に大量放出することによっ
て膜表面に凹凸ができるのを防ぐためであり、前記熱処
理によりできるだけ水素放出を行ったほうが良い。しか
し、高温でしかも長時間熱処理を行うと、固相成長によ
り結晶核の発生及び、多結晶化が進行してしまい、レー
ザー光（一般に紫外光領域の波長を有するエキシマレー
ザ光が用いられる）の吸収係数がアモルファスシリコン
の場合と比べて小さくなるため、レーザー光の照射によ
る良好な結晶形成ができなくなってしまう。よって、高
温短時間、低温長時間での熱処理が有効である。

【００３７】結晶化には熱による固相成長を用いてもよ
く、熱ＣＶＤ等で直接基板上に多結晶シリコンを形成す
る方法を用いるのでもよい。また、水素化アモルファス
シリコンを直接用いることも可能である。なお、半導体
の種類は目的に応じたものを利用すれば良いことはいう
までもない。

【００３８】図２（Ｂ）において、前記水素放出を行っ
たアモルファスシリコン薄膜３３をポジレジストと第１
のクロムマスクを用いたフォトリソ工程により、第１の
クロムマスクパターンと同形状のパターン（アイランド
パターン）として形成する。

【００３９】前記アイランドパターンを形成するために
異方性ドライエッチングである平衡平板型リアクティブ
イオンエッチング（以下ＲＩＥと記す）法によるアモル
ファスシリコンのエッチングを行った。このＲＩＥ法に
よるエッチングは周知のエッチング法の中でＬＳＩ製造
に等い広く適用されている方法で、通常、電極が真空容
器内に平行に配置してあり、ガスを導入し、一方の電極
に高周波電力を印加して電極間にプラズマを発生させる
ことにより電極上に設置した基板にプラズマのイオンを
垂直に入射させ、垂直方向への異方性エッチングを行な
うものである。尚この工程において、弗酸、硝酸を主成
分とするエッチング液を用いた、ウエットエッチングを
利用することも可能である。

【００４０】本実施例におけるＲＩＥ法によるエッチン
グは以下の様に行った。まず、基板を電極上に設置し、
拡散ポンプにより高真空にした後、エッチングガスであ
る四弗化炭素（ＣＦ₄)を導入して圧力を１０Paに保ち、
１３．５６ＭＨｚの高周波電力を電極に１００Ｗの出力
で印加することによりエッチングを行った。本実施例で
は四弗化炭素を用いたが、六弗化硫黄、三弗化窒素もし
くはそれらの混合ガスを用いても同様にエッチングが可
能である。

【００４１】エッチングにより半導体層のアイランドを
形成後、剥離液によってレジスト成分を取り除き、更に
１％（体積比）の弗酸で自然酸化膜を取り除いた。

【００４２】次にゲート絶縁膜となる酸化珪素膜３４を
１００〜１５０nmの厚さにスパッタリングにより成膜し
た。成膜工程は以下の通りである。基板をスパッタ装置
のチャンバー内に設置し、ターボ分子ポンプにより高真
空とし、スパッタガスとして酸素のみをチャンバーに導
入し、圧力0.6Pa 、基板温度２００℃として６インチ合
成石英ターゲットに１３．５６ＭＨｚの高周波電力を５
００Ｗ印加し、スパッタリング反応により酸化珪素膜３
４を成膜した。本実施例ではスパッタリングによって酸
化珪素膜を成膜したが、プラズマＣＶＤ法、熱ＣＶＤ
法、光ＣＶＤ法、液層堆積法、熱酸化等による形成法は
もちろん、酸化珪素膜のかわりに窒化珪素膜も用いるこ
ともできる。

【００４３】図２（Ｃ）において前記ゲート酸化膜とな
る酸化珪素膜３４上にゲート電極３５となるアモルファ
スシリコンをスパッタリングにより１００〜１５０nm成
膜する。作製工程は前述したアモルファスシリコン膜３
３と同条件である。このアモルファスシリコン層は高抵
抗であるため、ゲート電極として用いるには後述するレ
ーザードーピングにより低抵抗化を行なう必要がある
が、イオンドーピング後にレーザー光または、熱処理等
により低抵抗化してもよい。

【００４４】また、不純物をドープしたシリコンをター
ゲットとしてスパッタリングによって成膜した膜はドー
ピング工程は不用でレーザーもしくは熱処理による活性
化工程のみを行えば低抵抗化が行える。当然、プラズマ
ＣＶＤや熱ＣＶＤ等の周知の成膜法で不純物ドープ型の
アモルファスシリコン膜を成膜し、上記の処理により低
抵抗化することによって、ゲート電極として用いること
が可能である。更に、アルミ、クロム、モリブデン、タ
ンタル等の金属薄膜をスパッタリングや蒸着によって成
膜し、ゲート電極として用いることも可能である。

【００４５】前記ゲート電極３５となるアモルファスシ
リコン膜を第２のマスク（ゲート形成用）を用いたフォ
トリソ及びエッチング工程でゲート領域を形成する。こ
こで自己整合的にチャネル及びソース、ドレインの基本
構造ができあがる。フォトリソ及びＲＩＥ法を用いたエ
ッチング工程はチャネル形成領域となる半導体アイラン
ド形成と同条件を用いた。

【００４６】次に、ＲＩＥ法によるエッチング工程を用
いて図２（Ｄ）に示す形状を得る。この工程は、本発明
の特徴とするところで、ゲート電極３５となるアモルフ
ァスシリコン層のみでエッチングを終了することなく、
ゲート絶縁膜３４となる酸化珪素膜及び、ソース、ドレ
イン領域の半導体層３３の上部までを連続的にエッチン
グを行うものである。この工程で本発明の基本構造がで
きあがる。

【００４７】図３（Ｄ）に示す形状を得るためには、結
晶化したシリコン半導体層３３の上部を部分的にエッチ
ングする必要があるが、これはプロセスに応じた条件を
実験的に得ることにより用意に実現することができる。

【００４８】またこの工程においては、酸化珪素膜３４
のみを選択的にエッチングするのではないので、結晶性
シリコン膜３３と酸化珪素膜３４との界面で正確にエッ
チングを終了させる必要がなく、ＲＩＥ法によるエッチ
ングのみで図２（Ｄ）の状態から、図２（Ｅ）の状態を
得ることができる点は作製工程上有用である。さらに、
ソース・ドレイン領域上の酸化珪素膜を完全に除去する
ことになるので、従来の酸化珪素膜を介した高エネルギ
ーのイオンドーピングを行なう必要がなく、そのためイ
オンエネルギーによるダメージが少なく、歩留りの向上
を果たすことができる。特に本実施例の場合、露呈した
ソース・ドレイン領域に直接レーザドーピング法によっ
て導電型を付与する不純物をドーピングすることが可能
となるので、従来のイオンドーピングを用いた場合のよ
うに、ドーピング後の熱アニール工程が不要となり、歩
留りを高めることができる。

【００４９】さらに、本工程においては、このエッチン
グ工程にウエットエッチング等の等方性エッチングを用
いないため、ゲート酸化膜のオーバーエッチングがな
く、ゲート方向へのリーク電流の増加、チャネル長減少
によるゲート酸化膜の絶縁耐圧の低下及び、ＴＦＴ特性
変化による回路設計への悪影響等を抑えることができ、
高特性、高歩留りのＴＦＴを得ることができる。

【００５０】上記エッチング工程によって、図２（Ｄ）
の状態を得た後、エキシマレーザーによるレーザードー
ピングを行い、ソース領域３６、ドレイン領域３７及
び、ゲート電極３５の低抵抗化を行った。

【００５１】以下にレーザードーピングの工程を示す。
本工程においては、ターボ分子ポンプを備えた真空チャ
ンバー内にシースヒータによって加熱可能な基板ホルダ
ーを備え、石英窓からレーザー光の照射が可能な装置を
用いた。具体的には、まず試料を基板ホルダーに設置
し、ターボ分子ポンプにより高真空状態にした後、基板
温度を４００〜５００℃に保ち、Ｎチャネル形成用のド
ーピングガスとしてホスフィンと水素の混合ガスをチャ
ンバーに導入し、圧力を１００Paに保つ。この状態でチ
ャンバー上部の石英窓を通してエキシマレーザー光を基
板に照射することにより基板に吸着したホスフィン分子
を分解し、膜中に拡散することで低抵抗層が作製でき
る。ここでゲート電極層は不純物がドーピングされると
同時に多結晶化し、低抵抗多結晶シリコンのゲート電極
が形成される。

【００５２】レーザーによるドーピングではレーザー光
自身が拡散しない性質を持つためドーピング作用として
は異方性が非常に強い。従ってレーザー光が基板に対し
て垂直に照射される限りではソース、ドレイン領域とチ
ャネル領域との間の露呈したチャネル形成領域側面４０
の部分には不純物がドーピングされることはない。

【００５３】本実施例ではＮＴＦＴを形成するためドー
パントガスとしてホスフィンを用いたが、ホウ化水素、
ホウ素弗化物などを用いればＰＴＦＴの作製も可能であ
る。また、ドーピングの方法としてイオンドーピング法
を用いることも可能である。

【００５４】図２（Ｅ）では前記ドーピング工程終了後
に層間絶縁膜として酸化珪素膜３９を４００〜６００nm
スパッタリングにて成膜を行った。作製条件はゲート酸
化膜３４の作製条件と同条件である。本工程ではスパッ
タリングによる酸化珪素膜を用いたが、プラズマＣＶ
Ｄ，熱ＣＶＤ，光ＣＶＤ，液層堆積法等の周知の成膜法
で成膜を行っても良く、酸化珪素膜のかわりに窒化珪素
膜を用いてもよい。

【００５５】次にフォトリソ、エッチング工程によりコ
ンタクトホールを形成した。この際、エッチングは、Ｈ
Ｆ：ＮＨ₄Ｆ＝１：１０（体積比）のバッファ弗酸を用
い、ウエットエッチングを行った。

【００５６】コンタクトホール形成後、取り出し電極４
１、４２となるアルミを電子ビーム蒸着機にて５００〜
１０００nm成膜を行った。次にフォトリソ工程により電
極パターンを形成し、市販のアルミエッチャント液でウ
エットエッチングを行い、レジストを剥離してＮＴＦＴ
を完成させた。

【００５７】本工程では取り出し電極４１、４２にアル
ミを用いたが、クロム、モリブデン、タンタル等の金属
及びシリコンとの合金であるシリサイドを用いることも
できる。また、スパッタリング及び鍍金によって成膜を
行ってもよい。

【００５８】ＴＦＴ完成後、大気圧下の水素雰囲気にＴ
ＦＴ基板を投入し、３５０℃に昇温させ、３０分間水素
熱処理することによりチャネル界面及び、活性層内欠陥
を水素原子で終端し、ＴＦＴ特性の安定化を行った。

【００５９】図３に本実施例により作製したソース、ド
レイン領域を薄膜化した構造を持つＴＦＴ(Thin drain
type) と前記構造を持たないＴＦＴ(Nomal type)とのド
レイン電流−ゲート電圧特性の比較を示す。本実施例の
ＴＦＴのチャネル形成領域の膜厚は１５０nmであり、ソ
ース・ドレイン領域の膜厚は５０nmである。また比較例
のNomal typeのＴＦＴはチャネル形成領域、ソース・ド
レイン領域の厚さが共に１５０nmのものである。

【００６０】図４を見ると分かるように、本実施例のＴ
ＦＴはオフ電流が小さい。それに対して、従来の構造を
有するNomal typeのＴＦＴは本実施例のＴＦＴに比較し
て約２桁オフ電流が大きいことが分かる。一方、オン電
流に関しては、本実施例のＴＦＴと従来のＴＦＴとにそ
の差が見られず、このことから本実施例の構造をとるこ
とによる相互コンダクタンスの低下が見られず、かえっ
てオフ電流の減少のため、相互コンダクタンスが増加す
ることが結論される。また電界効果移動度は本実施例の
ＴＦＴも従来のＴＦＴもほどんど違いは無かった。

【００６１】また、本実施例のＴＦＴにおけるソース・
ドレイン間耐圧は、従来のＴＦＴに比較して、３０％程
度のドレイン電界に対する耐圧特性の改善が見られた。

【００６２】なお本実施例においては、アモルファスシ
リコン半導体をレーザー光により結晶化させたものを用
いたが、本発明においては、半導体の種類を限定するも
のではなく、その結晶状態も必要に応じて他のものを用
いることも可能である。

【００６３】

【発明の効果】以上説明したように、本発明によればＴ
ＦＴのソース、ドレイン領域の厚さをチャネル形成領域
の厚さに比較して薄く形成することによって、この薄く
した厚さの部分を利用して、ソース・ドレイン領域とチ
ャネル部分との界面における電界集中現象を緩和し、低
リーク、高相互コンダクタンス、高耐圧の薄膜トランジ
スタを得ることができる。

【図面の簡単な説明】

【図１】従来のゲートオフセット型ＴＦＴの作製
工程を示す。

【図２】本発明の実施例であるＴＦＴの作製工程
を示す。

【図３】本発明の実施例で作製したＴＦＴと従来
型のＴＦＴとの特性比較を示す。

【符号の説明】

１１ガラス基板１２下地酸化珪素膜１３ソース・ドレイン領域、チャネル形成領域とな
る半導体層１４ゲート絶縁膜となる酸化珪素膜１５ゲート電極となる半導体層１６層間絶縁膜となる酸化珪素膜１７ソース領域１８チャネル形成領域１９ドレイン領域２０オフセットゲート領域２１取り出し電極となるアルミ層２３取り出し電極となるアルミ層３１ガラス基板３２下地酸化膜となる酸化珪素膜３３ソース・ドレイン領域、チャネル形成領域とな
る半導体層３４ゲート絶縁膜となる酸化珪素膜３５ゲート電極となる半導体層４３マスクとなるレジスト４０露呈したチャネル形成領域側面３６ソース領域３８チャネル形成領域３７ドレイン領域４１取り出し電極となるアルミ層４２取り出し電極となるアルミ層３９層間絶縁膜となる酸化珪素膜

Claims

(57)【特許請求の範囲】

【請求項１】絶縁表面上にソース領域と、ドレイン領
域と、前記ソース領域と前記ドレイン領域との間の凸部
に設けられたチャネル形成領域とを有する半導体層と、
ゲート絶縁層を挟み前記チャネル形成領域に隣接して設
けられたゲート電極とを有し、前記ゲート電極となる層と、前記ゲート絶縁膜となる絶
縁層と、前記ソース領域およびドレイン領域となる半導
体層の表面部とは連続的にエッチングして形成され、前記ドレイン領域と前記チャネル形成領域との界面およ
び前記ソース領域と前記チャネル形成領域との界面と同
一平面をなす前記凸部の側面は、前記絶縁表面に対して垂直な側面を有していることを特
徴とする薄膜トランジスタ。
【請求項２】請求項１において、前記絶縁表面は、透光性の絶縁表面であることを特徴と
する薄膜トランジスタ。
【請求項３】請求項１または請求項２において、前記凸部の側面は、前記絶縁表面に対して垂直であるこ
とを特徴とする薄膜トランジスタ。
【請求項４】請求項１乃至請求項３のいずれか一にお
いて、前記ゲート電極は、シリコン、アルミニウム、クロム、
モリブデン、タンタルのいずれかを含むことを特徴とす
る薄膜トランジスタ。