JP2933121B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜プロセスで形
成される薄膜トランジスタの製造方法に関し、特に、ア
クティブマトリックス液晶ディスプレイやその周辺駆動
回路のスイッチング素子として使用されるポリシリコン
（即ち、多結晶シリコン）を活性層とする薄膜トランジ
スタの製造方法に関する。
成される薄膜トランジスタの製造方法に関し、特に、ア
クティブマトリックス液晶ディスプレイやその周辺駆動
回路のスイッチング素子として使用されるポリシリコン
（即ち、多結晶シリコン）を活性層とする薄膜トランジ
スタの製造方法に関する。
【０００２】
【従来の技術】液晶ディスプレイパネルにおいて、絶縁
性基板上に薄膜プロセスで形成され、液晶表示部を駆動
する素子として、低温・大面積形成が可能であるという
理由から、水素化アモルファスシリコン薄膜トランジス
タ（以後、a-Si:H TFTと記す）が用いられてきた。さら
に、高精細かつ小型パネルの実現に向けて、液晶駆動素
子やその周辺駆動回路のスイッチング素子として使用可
能な、ポリシリコンを活性層とする薄膜トランジスタ
（以後、ポリシリコンＴＦＴと記す）が有望視されてい
る。
性基板上に薄膜プロセスで形成され、液晶表示部を駆動
する素子として、低温・大面積形成が可能であるという
理由から、水素化アモルファスシリコン薄膜トランジス
タ（以後、a-Si:H TFTと記す）が用いられてきた。さら
に、高精細かつ小型パネルの実現に向けて、液晶駆動素
子やその周辺駆動回路のスイッチング素子として使用可
能な、ポリシリコンを活性層とする薄膜トランジスタ
（以後、ポリシリコンＴＦＴと記す）が有望視されてい
る。
【０００３】ポリシリコンＴＦＴは、a-Si:H TFTに比べ
て高いキャリア移動度を有しているため、高スイッチン
グ動作が可能であり、周辺駆動回路への応用が可能であ
る反面、結晶粒界に電界がかかることにより発生するオ
フリーク電流が高く、液晶ディスプレイパネルの画質低
下を招くため、液晶駆動用のスイッチング素子としては
適さないという問題がある。そこでオフリーク電流低減
の対策として、ポリシリコン層の薄膜化、ドレイン
領域近傍電界集中の緩和を目的としたLightlyDoped Dra
in 構造（ＬＤＤ構造）およびオフセット構造、ならび
にマルチゲート構造等が提案されてきた。しかし、こ
れらの構造によると、ソース領域およびドレイン領域
の抵抗増大、リーク電流の低下に伴うオン電流の低
下、ならびに素子サイズの拡大等の新たな問題が生じ
る。
て高いキャリア移動度を有しているため、高スイッチン
グ動作が可能であり、周辺駆動回路への応用が可能であ
る反面、結晶粒界に電界がかかることにより発生するオ
フリーク電流が高く、液晶ディスプレイパネルの画質低
下を招くため、液晶駆動用のスイッチング素子としては
適さないという問題がある。そこでオフリーク電流低減
の対策として、ポリシリコン層の薄膜化、ドレイン
領域近傍電界集中の緩和を目的としたLightlyDoped Dra
in 構造（ＬＤＤ構造）およびオフセット構造、ならび
にマルチゲート構造等が提案されてきた。しかし、こ
れらの構造によると、ソース領域およびドレイン領域
の抵抗増大、リーク電流の低下に伴うオン電流の低
下、ならびに素子サイズの拡大等の新たな問題が生じ
る。
【０００４】
【発明が解決しようとする課題】そこで、さらにリーク
電流低減の一手段として、Field-Induction-Drain 構造
（ＦＩＤ構造）が提案されている（K.Tanaka et.al, Ex
tended Abstracts of 22th Int. Conf. on Solid State
Devices and Materials, 1990, pp1011）。図５は、Ｆ
ＩＤ構造を有する従来の薄膜トランジスタ（ＴＦＴ）を
示す断面図である。この提案は、図５に示すように、ｎ
チャネル型ＴＦＴのオフ時（第１ゲートＶｇ＜０）に第
２ゲート５０２に正バイアスをかけることによりＦＩＤ
領域５０８を反転させ、ドレイン５０５端にかかる電界
を緩和するものである。この構造は、オン電流の低下を
起こすことなく、オフ電流の低減を図ることができると
いう特徴があり、提案されている前記構造、等に比
べて有利である。ところが、この構造は、図５に示すよ
うに、第１ゲート電極（ｍａｉｎ−ｇａｔｅ電極）５０
１の他に、層間絶縁膜５０３を挟んで第２ゲート電極
（ｓｕｂ−ｇａｔｅ電極）５０２を必要とし、さらに、
第２ゲート電極５０２には逆バイアスをかける必要があ
るため、製造プロセスが多くかつ複雑であって、素子と
してコスト高であるという問題がある。
電流低減の一手段として、Field-Induction-Drain 構造
（ＦＩＤ構造）が提案されている（K.Tanaka et.al, Ex
tended Abstracts of 22th Int. Conf. on Solid State
Devices and Materials, 1990, pp1011）。図５は、Ｆ
ＩＤ構造を有する従来の薄膜トランジスタ（ＴＦＴ）を
示す断面図である。この提案は、図５に示すように、ｎ
チャネル型ＴＦＴのオフ時（第１ゲートＶｇ＜０）に第
２ゲート５０２に正バイアスをかけることによりＦＩＤ
領域５０８を反転させ、ドレイン５０５端にかかる電界
を緩和するものである。この構造は、オン電流の低下を
起こすことなく、オフ電流の低減を図ることができると
いう特徴があり、提案されている前記構造、等に比
べて有利である。ところが、この構造は、図５に示すよ
うに、第１ゲート電極（ｍａｉｎ−ｇａｔｅ電極）５０
１の他に、層間絶縁膜５０３を挟んで第２ゲート電極
（ｓｕｂ−ｇａｔｅ電極）５０２を必要とし、さらに、
第２ゲート電極５０２には逆バイアスをかける必要があ
るため、製造プロセスが多くかつ複雑であって、素子と
してコスト高であるという問題がある。
【０００５】本発明の課題は、良好なトランジスタ特性
と低いリーク電流（例えば、１ｐＡ以下）とを両立した
薄膜トランジスタを提供することである。
と低いリーク電流（例えば、１ｐＡ以下）とを両立した
薄膜トランジスタを提供することである。
【０００６】本発明の他の課題は、簡素な構造であっ
て、製造工数の少ない、上記特性を有する薄膜トランジ
スタを提供することである。
て、製造工数の少ない、上記特性を有する薄膜トランジ
スタを提供することである。
【０００７】本発明のさらに他の課題は、上記薄膜トラ
ンジスタを比較的容易に得られる薄膜トランジスタの製
造方法を提供することである。
ンジスタを比較的容易に得られる薄膜トランジスタの製
造方法を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、絶縁性
基板上に形成された、ソース・ドレイン電極、チャネル
となるポリシリコン、ゲート絶縁膜、およびゲート電極
を有し、前記チャネルとなるポリシリコンは、ドレイン
端近傍に位置する第１のポリシリコン部と該第１のポリ
シリコン部を除く全チャネル領域に位置する第２のポリ
シリコン部との少なくとも２種類のポリシリコン部を含
み、前記第１のポリシリコン部のゲート反転電圧は、前
記第２のポリシリコン部のゲート電圧に比べて低く、ｎ
チャネル型である薄膜トランジスタを製造するための薄
膜トランジスタの製造方法において、前記チャネルとな
るポリシリコンをパルスレーザ照射により形成する工程
を有し、パルスレーザ照射時には、前記第２のポリシリ
コン部のみを２酸化シリコン層で覆うことを特徴とする
薄膜トランジスタの製造方法が得られる。
基板上に形成された、ソース・ドレイン電極、チャネル
となるポリシリコン、ゲート絶縁膜、およびゲート電極
を有し、前記チャネルとなるポリシリコンは、ドレイン
端近傍に位置する第１のポリシリコン部と該第１のポリ
シリコン部を除く全チャネル領域に位置する第２のポリ
シリコン部との少なくとも２種類のポリシリコン部を含
み、前記第１のポリシリコン部のゲート反転電圧は、前
記第２のポリシリコン部のゲート電圧に比べて低く、ｎ
チャネル型である薄膜トランジスタを製造するための薄
膜トランジスタの製造方法において、前記チャネルとな
るポリシリコンをパルスレーザ照射により形成する工程
を有し、パルスレーザ照射時には、前記第２のポリシリ
コン部のみを２酸化シリコン層で覆うことを特徴とする
薄膜トランジスタの製造方法が得られる。
【０００９】本発明によればまた、絶縁性基板上に形成
された、ソース・ドレイン電極、チャネルとなるポリシ
リコン、ゲート絶縁膜、およびゲート電極を有し、前記
チャネルとなるポリシリコンは、ドレイン端近傍に位置
する第１のポリシリコン部と該第１のポリシリコン部を
除く全チャネル領域に位置する第２のポリシリコン部と
の少なくとも２種類のポリシリコン部を含み、前記第１
のポリシリコン部のゲート反転電圧は、前記第２のポリ
シリコン部のゲート電圧に比べて高く、ｐチャネル型で
ある薄膜トランジスタを製造するための薄膜トランジス
タの製造方法において、前記チャネルとなるポリシリコ
ンをパルスレーザ照射により形成する工程を有し、パル
スレーザ照射時には、前記第２のポリシリコン部のみを
２酸化シリコン層で覆うことを特徴とする薄膜トランジ
スタの製造方法が得られる。
された、ソース・ドレイン電極、チャネルとなるポリシ
リコン、ゲート絶縁膜、およびゲート電極を有し、前記
チャネルとなるポリシリコンは、ドレイン端近傍に位置
する第１のポリシリコン部と該第１のポリシリコン部を
除く全チャネル領域に位置する第２のポリシリコン部と
の少なくとも２種類のポリシリコン部を含み、前記第１
のポリシリコン部のゲート反転電圧は、前記第２のポリ
シリコン部のゲート電圧に比べて高く、ｐチャネル型で
ある薄膜トランジスタを製造するための薄膜トランジス
タの製造方法において、前記チャネルとなるポリシリコ
ンをパルスレーザ照射により形成する工程を有し、パル
スレーザ照射時には、前記第２のポリシリコン部のみを
２酸化シリコン層で覆うことを特徴とする薄膜トランジ
スタの製造方法が得られる。
【００１０】
【００１１】
【発明の実施の形態】以下、図面を参照して、本発明に
よる薄膜トランジスタおよびその製造方法を説明する。
よる薄膜トランジスタおよびその製造方法を説明する。
【００１２】［実施の形態１］図１は本発明の実施の形
態１による薄膜トランジスタを示す断面図であり、図２
はその第１のポリシリコン部および第２のポリシリコン
部の製造工程を説明するための図である。以下、図１お
よび図２を参照して、製造方法にそって、実施の形態１
による薄膜トランジスタを説明する。
態１による薄膜トランジスタを示す断面図であり、図２
はその第１のポリシリコン部および第２のポリシリコン
部の製造工程を説明するための図である。以下、図１お
よび図２を参照して、製造方法にそって、実施の形態１
による薄膜トランジスタを説明する。
【００１３】図１を参照して、石英もしくはアルカリフ
リーなガラス基板１０９上に、ＬＰＣＶＤ（低圧化学的
気相堆積）法によりａ−Ｓｉ薄膜を堆積した後、固相成
長法により多結晶化する。堆積温度は４５０℃、膜厚は
１００ｎｍ、固相成長温度×時間は６００℃×２４時間
である。このように形成されたポリシリコン薄膜に、フ
ォトレジストパターンを形成しフォトレジストをマスク
としてリンのイオン注入を行い、ソース電極１０５、ド
レイン電極１０４を形成する。次に、フォトリソグラフ
ィとドライエッチングを用いてポリシリコン層をアイラ
ンド状に加工する（ソース電極１０５、チャネル領域１
０６、およびドレイン電極１０４を参照）。
リーなガラス基板１０９上に、ＬＰＣＶＤ（低圧化学的
気相堆積）法によりａ−Ｓｉ薄膜を堆積した後、固相成
長法により多結晶化する。堆積温度は４５０℃、膜厚は
１００ｎｍ、固相成長温度×時間は６００℃×２４時間
である。このように形成されたポリシリコン薄膜に、フ
ォトレジストパターンを形成しフォトレジストをマスク
としてリンのイオン注入を行い、ソース電極１０５、ド
レイン電極１０４を形成する。次に、フォトリソグラフ
ィとドライエッチングを用いてポリシリコン層をアイラ
ンド状に加工する（ソース電極１０５、チャネル領域１
０６、およびドレイン電極１０４を参照）。
【００１４】次に、第１のポリシリコン部および第２の
ポリシリコン部の製造工程を説明する。図２を参照し
て、ガラス基板１０９上のポリシリコン層２０４にフォ
トレジストパターンを形成しフォトレジストを注入マス
ク２０２としてリンの低濃度イオン注入を行い、リンド
ーピング層２０６を形成する。ドーズ量は、３×１０12
ｃｍ-2とした。これにより、リンドーピング層部のゲー
ト反転電圧は、１０Ｖ程度負方向にシフトする。
ポリシリコン部の製造工程を説明する。図２を参照し
て、ガラス基板１０９上のポリシリコン層２０４にフォ
トレジストパターンを形成しフォトレジストを注入マス
ク２０２としてリンの低濃度イオン注入を行い、リンド
ーピング層２０６を形成する。ドーズ量は、３×１０12
ｃｍ-2とした。これにより、リンドーピング層部のゲー
ト反転電圧は、１０Ｖ程度負方向にシフトする。
【００１５】次に、再び図１を参照して、加熱硫酸、硝
酸を用いた洗浄を行った後、水洗を充分行い、乾燥後Ｌ
ＰＣＶＤによりゲート絶縁膜１０３としてＳｉＯ2 を１
２０ｎｍ堆積する。堆積温度は４００℃である。堆積
後、図１および図２を併せ参照して、ポリシリコン／絶
縁膜界面の処理を兼ねたイオン注入領域（図２における
高濃度ドーピング層２０３、リンドーピング層２０６、
あるいは、図１におけるドレイン電極１０４、ソース電
極１０５、第１のポリシリコン部１０７を参照）の活性
化を６００℃で１２時間行う。この後、図１を参照し
て、ゲート電極１０１としてＡｌを３００ｎｍスパッタ
法にて堆積し、フォトリソグラフィ、ドライエッチング
によりパターン化する。さらに、ポリシリコンの水素パ
ッシベーションを目的として、水素プラズマ処理を行い
特性の改善を図る。処理温度は３５０℃、平行平板型電
極を有するＲＦプラズマにより３０分行った。この後、
パッシベーション膜として層間絶縁膜１０２を形成す
る。
酸を用いた洗浄を行った後、水洗を充分行い、乾燥後Ｌ
ＰＣＶＤによりゲート絶縁膜１０３としてＳｉＯ2 を１
２０ｎｍ堆積する。堆積温度は４００℃である。堆積
後、図１および図２を併せ参照して、ポリシリコン／絶
縁膜界面の処理を兼ねたイオン注入領域（図２における
高濃度ドーピング層２０３、リンドーピング層２０６、
あるいは、図１におけるドレイン電極１０４、ソース電
極１０５、第１のポリシリコン部１０７を参照）の活性
化を６００℃で１２時間行う。この後、図１を参照し
て、ゲート電極１０１としてＡｌを３００ｎｍスパッタ
法にて堆積し、フォトリソグラフィ、ドライエッチング
によりパターン化する。さらに、ポリシリコンの水素パ
ッシベーションを目的として、水素プラズマ処理を行い
特性の改善を図る。処理温度は３５０℃、平行平板型電
極を有するＲＦプラズマにより３０分行った。この後、
パッシベーション膜として層間絶縁膜１０２を形成す
る。
【００１６】以上のような工程を経て製造した薄膜トラ
ンジスタ（チャネル幅４μｍ、チャネル長４μｍ（第２
のポリシリコン部）＋２μｍ（第１のポリシリコン部）
のドレイン電流（ＩＤ）−ゲート電圧（ＶＧ）特性（ド
レイン電圧ＶＤ＝１０Ｖ））を測定したところ、オフ電
流４×１０-13 Ａ（ＶＧ＝−６Ｖ）、オン電流２×１０
-5Ａ（ＶＧ＝１０Ｖ）と液晶素子駆動に充分な特性を示
した。
ンジスタ（チャネル幅４μｍ、チャネル長４μｍ（第２
のポリシリコン部）＋２μｍ（第１のポリシリコン部）
のドレイン電流（ＩＤ）−ゲート電圧（ＶＧ）特性（ド
レイン電圧ＶＤ＝１０Ｖ））を測定したところ、オフ電
流４×１０-13 Ａ（ＶＧ＝−６Ｖ）、オン電流２×１０
-5Ａ（ＶＧ＝１０Ｖ）と液晶素子駆動に充分な特性を示
した。
【００１７】実施の形態１によるｎチャネル型の薄膜ト
ランジスタは、ゲート電極１０１に負バイアスをかけた
時に、第２のポリシリコン部１０８の領域が蓄積状態に
なるため、トランジスタとしてはオフ状態となる。この
とき、第１のポリシリコン部１０７は、第２のポリシリ
コン部１０８に比べて低い電圧、即ち負バイアス状態に
おいて反転状態になるため、前述した従来のＦＩＤ構造
の薄膜トランジスタと同様に、ドレイン電極１０４端に
かかる電界を緩和することが可能になる。一方、ゲート
電極１０１に正バイアスをかけたオンときには、第１の
ポリシリコン部１０７および第２のポリシリコン部１０
８の領域は共にオン状態になり、オン電流の低下はな
い。
ランジスタは、ゲート電極１０１に負バイアスをかけた
時に、第２のポリシリコン部１０８の領域が蓄積状態に
なるため、トランジスタとしてはオフ状態となる。この
とき、第１のポリシリコン部１０７は、第２のポリシリ
コン部１０８に比べて低い電圧、即ち負バイアス状態に
おいて反転状態になるため、前述した従来のＦＩＤ構造
の薄膜トランジスタと同様に、ドレイン電極１０４端に
かかる電界を緩和することが可能になる。一方、ゲート
電極１０１に正バイアスをかけたオンときには、第１の
ポリシリコン部１０７および第２のポリシリコン部１０
８の領域は共にオン状態になり、オン電流の低下はな
い。
【００１８】［実施の形態２］本発明の実施の形態２に
よる薄膜トランジスタは、チャネルとなるポリシリコン
がドレイン端近傍に位置する第１のポリシリコン部と第
１のポリシリコン部を除く全チャネル領域に位置する第
２のポリシリコン部との少なくとも２種類のポリシリコ
ン部を含み、第１のポリシリコン部のゲート反転電圧が
第２のポリシリコン部のゲート反転電圧に比べて高く、
ｐチャネル型である薄膜トランジスタであり、実施の形
態１におけるｎチャネル型の薄膜トランジスタと同様の
作用効果を奏する。実施の形態２によるｐチャネル型の
薄膜トランジスタは、実施の形態１のｎチャネル型の薄
膜トランジスタの製造方法におけるリンをホウ素に置き
換えることで製造される。
よる薄膜トランジスタは、チャネルとなるポリシリコン
がドレイン端近傍に位置する第１のポリシリコン部と第
１のポリシリコン部を除く全チャネル領域に位置する第
２のポリシリコン部との少なくとも２種類のポリシリコ
ン部を含み、第１のポリシリコン部のゲート反転電圧が
第２のポリシリコン部のゲート反転電圧に比べて高く、
ｐチャネル型である薄膜トランジスタであり、実施の形
態１におけるｎチャネル型の薄膜トランジスタと同様の
作用効果を奏する。実施の形態２によるｐチャネル型の
薄膜トランジスタは、実施の形態１のｎチャネル型の薄
膜トランジスタの製造方法におけるリンをホウ素に置き
換えることで製造される。
【００１９】［実施の形態３］本発明の実施の形態３
は、本発明による薄膜トランジスタの製造方法であっ
て、その第１のポリシリコン部および第２のポリシリコ
ン部の製造工程が実施の形態１の製造工程（図２）とは
異なる。ただし、本製造方法によって最終的に得られる
薄膜トランジスタは、実施の形態１同様に、図１に示す
構造を呈する。
は、本発明による薄膜トランジスタの製造方法であっ
て、その第１のポリシリコン部および第２のポリシリコ
ン部の製造工程が実施の形態１の製造工程（図２）とは
異なる。ただし、本製造方法によって最終的に得られる
薄膜トランジスタは、実施の形態１同様に、図１に示す
構造を呈する。
【００２０】まず、実施の形態１（図１）と同じに、石
英もしくはアルカリフリーなガラス基板１０９上に、Ｌ
ＰＣＶＤ法によりａ−Ｓｉ薄膜を堆積する。堆積温度は
４５０℃、膜厚１００ｎｍである。このように形成され
たポリシリコン薄膜にフォトレジストパターンを形成
し、フォトレジストをマスクとしてリンのイオン注入を
行い、ソース電極１０５、ドレイン電極１０４を形成す
る。次に、フォトリソグラフィとドライエッチングを用
いてポリシリコン層をアイランド状に加工する（ソース
電極１０５、チャネル領域１０６、およびドレイン電極
１０４を参照）。
英もしくはアルカリフリーなガラス基板１０９上に、Ｌ
ＰＣＶＤ法によりａ−Ｓｉ薄膜を堆積する。堆積温度は
４５０℃、膜厚１００ｎｍである。このように形成され
たポリシリコン薄膜にフォトレジストパターンを形成
し、フォトレジストをマスクとしてリンのイオン注入を
行い、ソース電極１０５、ドレイン電極１０４を形成す
る。次に、フォトリソグラフィとドライエッチングを用
いてポリシリコン層をアイランド状に加工する（ソース
電極１０５、チャネル領域１０６、およびドレイン電極
１０４を参照）。
【００２１】図３は、実施の形態３による第１のポリシ
リコン部および第２のポリシリコン部の製造工程を説明
するための図である。図３を参照して、ガラス基板１０
９上のポリシリコン層（ドレイン電極１０４、ソース電
極１０５、およびチャネル領域１０６を参照）に、アニ
ールキャップ膜としてＳｉＯ2 を形成した後、フォトリ
ソグラフィによりレジストパターンを形成し、フォトレ
ジストをマスクとして、非キャップアニールポリシリコ
ン部３０７上部のＳｉＯ2 層をフッ酸にて除去し、アニ
ールキャップ膜３０１を形成する。アニールキャップ膜
３０１の膜厚は１００ｎｍである。
リコン部および第２のポリシリコン部の製造工程を説明
するための図である。図３を参照して、ガラス基板１０
９上のポリシリコン層（ドレイン電極１０４、ソース電
極１０５、およびチャネル領域１０６を参照）に、アニ
ールキャップ膜としてＳｉＯ2 を形成した後、フォトリ
ソグラフィによりレジストパターンを形成し、フォトレ
ジストをマスクとして、非キャップアニールポリシリコ
ン部３０７上部のＳｉＯ2 層をフッ酸にて除去し、アニ
ールキャップ膜３０１を形成する。アニールキャップ膜
３０１の膜厚は１００ｎｍである。
【００２２】この状態でエキシマレーザアニール（ＥＬ
Ａ）３０２を行う。レーザは波長３０８ｎｍ、パルス幅
５０ｎｓｅｃのＸｅＣｌレーザであり、照射強度３８０
ｍＪ、照射回数１５ショットとした。尚、本形態ではＸ
ｅＣｌレーザを用いたが、ＡｒＦ、ＫｒＦ、ＸｅＦ等の
他のエキシマレーザ、ＹＡＧレーザ等のパルスレーザに
よっても同様の効果が得られる。これにより、非キャッ
プアニールポリシリコン部３０７（図１における第１の
ポリシリコン部１０７）と、キャップアニールポリシリ
コン部３０８（図１における第２のポリシリコン部１０
８）とが同時に形成される。
Ａ）３０２を行う。レーザは波長３０８ｎｍ、パルス幅
５０ｎｓｅｃのＸｅＣｌレーザであり、照射強度３８０
ｍＪ、照射回数１５ショットとした。尚、本形態ではＸ
ｅＣｌレーザを用いたが、ＡｒＦ、ＫｒＦ、ＸｅＦ等の
他のエキシマレーザ、ＹＡＧレーザ等のパルスレーザに
よっても同様の効果が得られる。これにより、非キャッ
プアニールポリシリコン部３０７（図１における第１の
ポリシリコン部１０７）と、キャップアニールポリシリ
コン部３０８（図１における第２のポリシリコン部１０
８）とが同時に形成される。
【００２３】尚、後述する特性比較の試料として、ポリ
シリコンとして非キャップアニールポリシリコン部のみ
を有する薄膜トランジスタと、ポリシリコンとしてキャ
ップアニールポリシリコン部３０８のみを有する薄膜ト
ランジスタをも製造した。
シリコンとして非キャップアニールポリシリコン部のみ
を有する薄膜トランジスタと、ポリシリコンとしてキャ
ップアニールポリシリコン部３０８のみを有する薄膜ト
ランジスタをも製造した。
【００２４】フッ酸によるアニールキャップ膜３０１の
剥離後、図１を参照して、実施の形態１と同じに、加熱
硫酸、硝酸を用いた洗浄を行った後、水洗を充分行い、
乾燥後ＬＰＣＶＤによりゲート絶縁膜１０３としてＳｉ
Ｏ2 を堆積温度４００℃にて１２０ｎｍ堆積する。堆積
後、ポリシリコン／絶縁膜界面の処理を兼ねたイオン注
入領域（ドレイン電極１０４、ソース電極１０５、第１
のポリシリコン部１０７を参照）の活性化を６００℃で
１２時間行う。この後、ゲート電極１０１としてＡｌを
３００ｎｍスパッタ法にて堆積し、フォトリソグラフ
ィ、ドライエッチングによりパターン化する。さらに、
ポリシリコンの水素パッシベーションを目的として、Ｒ
Ｆプラズマを用い、水素プラズマ処理を処理温度３５０
℃にて３０分間行い、特性の改善を図る。この後、パッ
シベーション膜として層間絶縁膜１０２を形成する。以
上説明した実施の形態３の製造方法によっても、実施の
形態１同様の図１に示す構造を呈する薄膜トランジスタ
が得られた。即ち、実施の形態３によれば、図３に示す
ようなキャップアニールポリシリコン膜３０８と非キャ
ップアニールポリシリコン膜３０７とを同時にチャネル
領域１０６に形成でき、本発明による薄膜トランジスタ
を容易に製造できる。勿論、実施の形態３においてリン
をホウ素に置き換えることで、ｐチャネル型の薄膜トラ
ンジスタを製造することが可能である。
剥離後、図１を参照して、実施の形態１と同じに、加熱
硫酸、硝酸を用いた洗浄を行った後、水洗を充分行い、
乾燥後ＬＰＣＶＤによりゲート絶縁膜１０３としてＳｉ
Ｏ2 を堆積温度４００℃にて１２０ｎｍ堆積する。堆積
後、ポリシリコン／絶縁膜界面の処理を兼ねたイオン注
入領域（ドレイン電極１０４、ソース電極１０５、第１
のポリシリコン部１０７を参照）の活性化を６００℃で
１２時間行う。この後、ゲート電極１０１としてＡｌを
３００ｎｍスパッタ法にて堆積し、フォトリソグラフ
ィ、ドライエッチングによりパターン化する。さらに、
ポリシリコンの水素パッシベーションを目的として、Ｒ
Ｆプラズマを用い、水素プラズマ処理を処理温度３５０
℃にて３０分間行い、特性の改善を図る。この後、パッ
シベーション膜として層間絶縁膜１０２を形成する。以
上説明した実施の形態３の製造方法によっても、実施の
形態１同様の図１に示す構造を呈する薄膜トランジスタ
が得られた。即ち、実施の形態３によれば、図３に示す
ようなキャップアニールポリシリコン膜３０８と非キャ
ップアニールポリシリコン膜３０７とを同時にチャネル
領域１０６に形成でき、本発明による薄膜トランジスタ
を容易に製造できる。勿論、実施の形態３においてリン
をホウ素に置き換えることで、ｐチャネル型の薄膜トラ
ンジスタを製造することが可能である。
【００２５】実施の形態３による工程を経て製造した薄
膜トランジスタ（チャネル幅４μｍ、チャネル長４μｍ
（第２のポリシリコン部）＋２μｍ（第１のポリシリコ
ン部）のドレイン電流（ＩＤ）−ゲート電圧（ＶＧ）特
性（ドレイン電圧ＶＤ＝１０Ｖ））を測定した。図４
は、実施の形態３による本発明の薄膜トランジスタのド
レイン電流（ＩＤ）−ゲート電圧（ＶＧ）特性を試料Ａ
として示す図である。図４において、本発明による薄膜
トランジスタは良好なオン／オフ特性を有しており、非
キャップアニールポリシリコン部３０７のみをポリシリ
コンとして有する薄膜トランジスタ（試料Ｂ）や、キャ
ップアニールポリシリコン部３０８のみをポリシリコン
として有する薄膜トランジスタ（試料Ｃ）に比べても、
リーク電流の低減効果が顕著であることがわかる。特
に、試料Ｂは、フラットバンド電圧、しきい値ともに低
く、即ち、ゲート反転電圧が低い。
膜トランジスタ（チャネル幅４μｍ、チャネル長４μｍ
（第２のポリシリコン部）＋２μｍ（第１のポリシリコ
ン部）のドレイン電流（ＩＤ）−ゲート電圧（ＶＧ）特
性（ドレイン電圧ＶＤ＝１０Ｖ））を測定した。図４
は、実施の形態３による本発明の薄膜トランジスタのド
レイン電流（ＩＤ）−ゲート電圧（ＶＧ）特性を試料Ａ
として示す図である。図４において、本発明による薄膜
トランジスタは良好なオン／オフ特性を有しており、非
キャップアニールポリシリコン部３０７のみをポリシリ
コンとして有する薄膜トランジスタ（試料Ｂ）や、キャ
ップアニールポリシリコン部３０８のみをポリシリコン
として有する薄膜トランジスタ（試料Ｃ）に比べても、
リーク電流の低減効果が顕著であることがわかる。特
に、試料Ｂは、フラットバンド電圧、しきい値ともに低
く、即ち、ゲート反転電圧が低い。
【００２６】
【発明の効果】本発明による薄膜トランジスタは、チャ
ネルとなるポリシリコンがドレイン端近傍に位置する第
１のポリシリコン部と第１のポリシリコン部を除く全チ
ャネル領域に位置する第２のポリシリコン部との少なく
とも２種類のポリシリコン部を含み、第１のポリシリコ
ン部のゲート反転電圧が第２のポリシリコン部のゲート
反転電圧に比べて低いか、あるいは高く、ｓｕｂ−ｇａ
ｔｅ無しでも、ほぼ−１０ボルト＜ゲート電圧Ｖｇ＜０
ボルトの範囲で、ドレイン近傍がｎ−状態となるため、
逆バイアス接合が形成される。この結果、ｓｕｂ−ｇａ
ｔｅが省略でき、構造の簡略化が図られる。また、わず
かな工程を付加するのみで、ＦＩＤ効果を得ることが可
能なＦＩＤ構造が実現されるため、オン電流を犠牲にす
ることなく低コスト・低リーク（例えば、１ｐＡ以下が
可能である）の薄膜トランジスタを実現できる。
ネルとなるポリシリコンがドレイン端近傍に位置する第
１のポリシリコン部と第１のポリシリコン部を除く全チ
ャネル領域に位置する第２のポリシリコン部との少なく
とも２種類のポリシリコン部を含み、第１のポリシリコ
ン部のゲート反転電圧が第２のポリシリコン部のゲート
反転電圧に比べて低いか、あるいは高く、ｓｕｂ−ｇａ
ｔｅ無しでも、ほぼ−１０ボルト＜ゲート電圧Ｖｇ＜０
ボルトの範囲で、ドレイン近傍がｎ−状態となるため、
逆バイアス接合が形成される。この結果、ｓｕｂ−ｇａ
ｔｅが省略でき、構造の簡略化が図られる。また、わず
かな工程を付加するのみで、ＦＩＤ効果を得ることが可
能なＦＩＤ構造が実現されるため、オン電流を犠牲にす
ることなく低コスト・低リーク（例えば、１ｐＡ以下が
可能である）の薄膜トランジスタを実現できる。
【図１】本発明の実施の形態１による薄膜トランジスタ
を示す断面図である。
を示す断面図である。
【図２】図１に示す薄膜トランジスタの製造方法を説明
するための図である。
するための図である。
【図３】本発明の実施の形態３による薄膜トランジスタ
の製造方法を説明するための図である。
の製造方法を説明するための図である。
【図４】実施の形態３により製造した薄膜トランジスタ
のドレイン電流−ゲート電圧特性を、比較のための試料
の特性と共に示す図である。
のドレイン電流−ゲート電圧特性を、比較のための試料
の特性と共に示す図である。
【図５】従来例による薄膜トランジスタを示す断面図で
ある。
ある。
１０１ ゲート電極 １０２、５０３ 層間絶縁膜 １０３ ゲート絶縁膜 １０４ ドレイン電極 １０５ ソース電極 １０６ チャネル領域 １０７ 第１のポリシリコン部 １０８ 第２のポリシリコン部 １０９、５０９ ガラス基板 ２０１ リンドーピング ２０２ 注入マスク ２０３ 高濃度ドーピング層 ２０４ ポリシリコン層 ２０６ リンドーピング層 ３０１ アニールキャップ膜 ３０２ エキシマレーザアニール（ＥＬＡ） ３０７ 非キャップアニールポリシリコン部 ３０８ キャップアニールポリシリコン部 ５０１ 第１ゲート電極 ５０２ 第２ゲート電極 ５０４ ゲート絶縁膜 ５０８ ＦＩＤ領域
Claims (2)
- 【請求項１】 絶縁性基板上に形成された、ソース・ド
レイン電極、チャネルとなるポリシリコン、ゲート絶縁
膜、およびゲート電極を有し、前記チャネルとなるポリ
シリコンは、ドレイン端近傍に位置する第１のポリシリ
コン部と該第１のポリシリコン部を除く全チャネル領域
に位置する第２のポリシリコン部との少なくとも２種類
のポリシリコン部を含み、前記第１のポリシリコン部の
ゲート反転電圧は、前記第２のポリシリコン部のゲート
電圧に比べて低く、ｎチャネル型である薄膜トランジス
タを製造するための薄膜トランジスタの製造方法におい
て、前記チャネルとなるポリシリコンをパルスレーザ照
射により形成する工程を有し、パルスレーザ照射時に
は、前記第２のポリシリコン部のみを２酸化シリコン層
で覆うことを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 絶縁性基板上に形成された、ソース・ド
レイン電極、チャネルとなるポリシリコン、ゲート絶縁
膜、およびゲート電極を有し、前記チャネルとなるポリ
シリコンは、ドレイン端近傍に位置する第１のポリシリ
コン部と該第１のポリシリコン部を除く全チャネル領域
に位置する第２のポリシリコン部との少なくとも２種類
のポリシリコン部を含み、前記第１のポリシリコン部の
ゲート反転電圧は、前記第２のポリシリコン部のゲート
電圧に比べて高く、ｐチャネル型である薄膜トランジス
タを製造するための薄膜トランジスタの製造方法におい
て、前記チャネルとなるポリシリコンをパルスレーザ照
射により形成する工程を有し、パルスレーザ照射時に
は、前記第２のポリシリコン部のみを２酸化シリコン層
で覆うことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26986695A JP2933121B2 (ja) | 1995-10-18 | 1995-10-18 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26986695A JP2933121B2 (ja) | 1995-10-18 | 1995-10-18 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116159A JPH09116159A (ja) | 1997-05-02 |
| JP2933121B2 true JP2933121B2 (ja) | 1999-08-09 |
Family
ID=17478306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26986695A Expired - Fee Related JP2933121B2 (ja) | 1995-10-18 | 1995-10-18 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2933121B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103531595A (zh) * | 2013-10-31 | 2014-01-22 | 京东方科技集团股份有限公司 | 低温多晶硅薄膜晶体管阵列基板及其制作方法、显示装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4646343B2 (ja) * | 1998-11-27 | 2011-03-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4904671B2 (ja) | 2004-06-24 | 2012-03-28 | 日本電気株式会社 | 半導体装置、その製造方法及び電子機器 |
| JP4882322B2 (ja) * | 2004-09-17 | 2012-02-22 | 日本電気株式会社 | 半導体装置、回路、これらを用いた表示装置、及びこれらの駆動方法 |
| CN100555375C (zh) | 2004-09-17 | 2009-10-28 | 日本电气株式会社 | 半导体器件、使用该器件的电路和显示设备及其驱动方法 |
-
1995
- 1995-10-18 JP JP26986695A patent/JP2933121B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103531595A (zh) * | 2013-10-31 | 2014-01-22 | 京东方科技集团股份有限公司 | 低温多晶硅薄膜晶体管阵列基板及其制作方法、显示装置 |
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| Publication number | Publication date |
|---|---|
| JPH09116159A (ja) | 1997-05-02 |
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