JP3324587B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ＳＲＡＭ
（static random access memory）のような半導体記憶
装置に関する。

【０００２】

【背景技術および発明が解決しようとする課題】半導体
記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が
不要なのでシステムを簡単にできることや低消費電力で
あるという特徴を有する。このため、ＳＲＡＭは、例え
ば、携帯電話のような携帯機器のメモリに好適に使用さ
れる。

【０００３】携帯機器には、小型化の要請があり、この
ためには、ＳＲＡＭのメモリセルサイズを縮小しなけれ
ばならない。

【０００４】本発明の目的は、メモリセルサイズを小型
化することが可能な半導体記憶装置を提供することであ
る。

【０００５】

【課題を解決するための手段】本発明の半導体記憶装置
は、第１および第２のインバータで構成されるフリップ
フロップにより情報を記憶する半導体記憶装置であっ
て、第１および第２のゲート電極層、第１および第２の
ドレイン−ドレイン接続層、第１および第２のドレイン
−ゲート接続層を備え、前記インバータは、負荷トラン
ジスタおよび駆動トランジスタを含み、前記ゲート電極
層は、前記負荷トランジスタおよび前記駆動トランジス
タのゲート電極を含み、前記ドレイン−ドレイン接続層
は、前記負荷トランジスタのドレインと前記駆動トラン
ジスタのドレインとを接続し、前記第１のドレイン−ド
レイン接続層と前記第２のドレイン−ドレイン接続層と
の間に、前記第１および前記第２のゲート電極層が位置
し、前記第１のドレイン−ゲート接続層は、前記第１の
ドレイン−ドレイン接続層と前記第２のゲート電極層と
を接続し、前記第２のドレイン−ゲート接続層は、前記
第２のドレイン−ドレイン接続層と前記第１のゲート電
極層とを接続し、前記ドレイン−ゲート接続層、前記ド
レイン−ドレイン接続層、および前記ゲート電極層は、
それぞれ、異なる層にある。

【０００６】本発明の半導体記憶装置よれば、メモリセ
ルサイズを小型化することが可能である。この理由を以
下に説明する。フリップフロップは、第１のインバータ
の入力端子（ゲート電極）を第２のインバータの出力端
子（ドレイン）に接続し、かつ第２のインバータの入力
端子（ゲート電極）を第１のインバータの出力端子（ド
レイン）に接続することにより、構成される。つまり、
フリップフロップは、第１のインバータと第２のインバ
ータとをクロスカップル接続したものである。

【０００７】フリップフロップを二層で作製する場合、
例えば、インバータのドレイン同士を接続するドレイン
−ドレイン接続層と、インバータのゲートとインバータ
のドレインを接続するドレイン−ゲート接続層と、を一
つの導電層にすることにより、クロスカップル接続がで
きる。

【０００８】しかし、この構造によれば、この導電層
は、一方のインバータのドレインが位置する領域と、他
方のインバータのゲートが位置する領域と、これらを連
結する領域と、にわたって形成される。よって、この導
電層は、三つ端部を有するパターン（例えば、Ｔ字状や
ｈ字状のような分岐部を有するパターン）や、互いに腕
部分が入り込み合った渦巻き状のパターンとなる。な
お、Ｔ字状のパターンとしては、例えば、特開平１０−
４１４０９号公報の図１に開示されている。ｈ字状のパ
ターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ
Ｔech.Ｄigest(1998)、第２０１頁の図４（ｂ）に開示
されている。渦巻き状のパターンとしては、例えば、
Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)の第
２０１頁、図３（ｂ）に開示されている。

【０００９】このような複雑なパターンは、パターンが
微細化すると、フォトエッチング工程での正確な形状再
現が困難となるので、所望のパターンが得られず、メモ
リセルサイズの小型化の妨げとなる。

【００１０】本発明の半導体記憶装置よれば、インバー
タのゲートとなるゲート電極層、インバータのドレイン
同士を接続するドレイン−ドレイン接続層、一方のイン
バータのゲートと他方のインバータのドレインとを接続
するドレイン−ゲート接続層を、それぞれ、異なる層に
形成している。このように、本発明の半導体記憶装置よ
れば、フリップフロップを形成するのに、三層が用いら
れることになる。よって、二層を用いてフリップフロッ
プを形成する場合に比べて、各層のパターンを単純化
（例えば、直線状のパターン）することができる。

【００１１】以上のように、本発明の半導体記憶装置に
よれば、各層のパターンを単純化できるので、例えば、
メモリセルサイズが、４．５μｍ²以下の微細な半導体
記憶装置にすることができる。

【００１２】また、本発明の半導体記憶装置よれば、第
１のドレイン−ドレイン接続層と第２のドレイン−ドレ
イン接続層との間に、第１および第２のゲート電極層が
位置している。このため、駆動トランジスタのソースコ
ンタクトをメモリセル中央部に配置することができる。
これにより、第１および第２のドレイン−ゲート接続層
形成の自由度が増すので、この点からも、メモリセルサ
イズの小型化に有利となる。

【００１３】上記構成をした本発明は、第１および第２
のインバータで構成されるフリップフロップと、複数の
転送トランジスタと、を含むメモリセルを有する半導体
記憶装置に適用することが可能である。

【００１４】本発明の半導体記憶装置は、次の構成にす
ることができる。

【００１５】前記第１のゲート電極層、前記第２のゲー
ト電極層、前記第１のドレイン−ドレイン接続層、およ
び前記第２のドレイン−ドレイン接続層は、それぞれ、
直線状のパターンをし、かつ、これらは、互いに平行に
配置されている。

【００１６】この構成によれば、パターンが単純なの
で、微細なメモリセルサイズの半導体記憶装置にするこ
とができる。

【００１７】本発明の半導体記憶装置には、次の構成を
加えることができる。

【００１８】第１および第２のコンタクト導電部を備
え、前記第１のコンタクト導電部は、接続孔に形成さ
れ、かつ前記第２のゲート電極層と接続され、前記第２
のコンタクト導電部は、接続孔に形成され、かつ前記第
１のゲート電極層と接続され、前記第１のドレイン−ゲ
ート接続層は、前記第１のコンタクト導電部と接続さ
れ、前記第２のドレイン−ゲート接続層は、前記第２の
コンタクト導電部と接続され、前記第１および前記第２
のコンタクト導電部は、前記第１のドレイン−ゲート接
続層の本体部と前記第２のドレイン−ゲート接続層の本
体部との間に位置し、前記第１のコンタクト導電部は、
前記第２のコンタクト導電部に比べて、前記第１のドレ
イン−ゲート接続層の本体部側に位置し、前記第２のコ
ンタクト導電部は、前記第１のコンタクト導電部に比べ
て、前記第２のドレイン−ゲート接続層の本体部側に位
置する。

【００１９】この構成において、前記第１のコンタクト
導電部は、前記第２のコンタクト導電部に比べて、前記
第１のドレイン−ゲート接続層側に位置し、前記第２の
コンタクト導電部は、前記第１のコンタクト導電部に比
べて、前記第２のドレイン−ゲート接続層側に位置す
る。よって、この構成によれば、第１のドレイン−ゲー
ト接続層と第２のドレイン−ゲート接続層との間の距離
を小さくできるので、メモリセルサイズを小型化するこ
とができる。これについては、発明の実施の形態の欄で
詳しく説明する。

【００２０】本発明の半導体記憶装置は、次の構成にす
ることができる。

【００２１】前記第１および前記第２のドレイン−ゲー
ト接続層は、第１の辺と第２の辺とを有するほぼＬ字状
のパターンをし、前記第１のドレイン−ゲート接続層の
第１の辺は、前記第２のドレイン−ゲート接続層の第１
の辺と対向し、前記第１のドレイン−ゲート接続層の第
２の辺は、前記第２のドレイン−ゲート接続層の第２の
辺と対向している。

【００２２】この構成によれば、第１のドレイン−ゲー
ト接続層と第２のドレイン−ゲート接続層との間の距離
を小さくできるという点、および第１および第２のドレ
イン−ゲート接続層の形状が単純なので加工しやすいと
いう点により、メモリセルサイズを小型化することがで
きる。

【００２３】本発明の半導体記憶装置は、次の構成にす
ることができる。

【００２４】前記負荷トランジスタは、ｐ型であり、前
記駆動トランジスタは、ｎ型であり、さらに、ｎ型の転
送トランジスタを備える。

【００２５】本発明の半導体記憶装置には、次の構成を
加えることができる。

【００２６】第１層、第２層、第３層および第４層の導
電層を備え、前記第１層には、前記ゲート電極層、およ
び第１方向に延びる副ワード線が位置し、前記第２層に
は、前記ドレイン−ドレイン接続層、前記負荷トランジ
スタと接続する電源線、ビット線と前記転送トランジス
タのｎ型ソース／ドレインとの接続に用いられる第１コ
ンタクトパッド層、およびｐ型ウェルおよび前記駆動ト
ランジスタのｎ型ソースが、接地線と接続するのに用い
られる第２コンタクトパッド層、が位置し、前記第３層
には、前記ドレイン−ゲート接続層、第１方向に延びる
主ワード線、前記ビット線と前記転送トランジスタのｎ
型ソース／ドレインとの接続に用いられる第３コンタク
トパッド層、および前記ｐ型ウェルおよび前記駆動トラ
ンジスタのｎ型ソースが、前記接地線と接続するのに用
いられる第４コンタクトパッド層、が位置し、前記第４
層には、第１方向と直角に交わる第２方向に延びる、前
記ビット線、および前記接地線、が位置する。

【００２７】この構成によれば、半導体記憶装置に要求
される様々な性能（例えば、小型化、信頼性、安定性、
スピード）を、バランスよく高めることが可能となる。

【００２８】

【発明の実施の形態】本発明にかかる半導体記憶装置の
一実施形態について説明する。本実施形態は、本発明に
かかる半導体記憶装置を、ＳＲＡＭに適用したものであ
る。まず、本実施形態の構造の概略を説明し、それから
構造の詳細を説明する。

【００２９】［本実施形態の構造の概略］本実施形態の
半導体記憶装置は、６個のＭＯＳ電界効果トランジスタ
により、一つのメモリセルが構成されるタイプである。
本実施形態の構造の概略を、メモリセルのフリップフロ
ップを構成する部分の構造と、メモリセルの構造と、に
分けて説明する。

【００３０】｛メモリセル内部のフリップフロップを構
成する部分の構造｝図１は、本実施形態のメモリセルア
レイの一部における導電層の第１層、第２層および第３
層を示す平面図である。図１の理解を容易にするため、
まず、第１層、第２層、第３層について個別に説明す
る。

【００３１】第１層は、図３に示すように、ゲート電極
層２１ａ、２１ｂおよび副ワード線２３が配置されてい
る。第２層は、図５に示すように、ドレイン−ドレイン
接続層３１ａ、３１ｂ等が配置されている。第３層は、
図８に示すように、ドレイン−ゲート接続層４１ａ、４
１ｂ等が配置されている。図３に示す構造上に、図５に
示す構造が位置し、図５に示す構造上に、図８に示す構
造が位置している。これを一つの図で表したのが図１で
ある。

【００３２】図１には、フリップフロップを構成する部
分が表れている。これを、領域Ａに着目して説明する。
領域Ａは、一つのメモリセルが形成される領域である。
他の図面の領域Ａもこの意味である。

【００３３】領域Ａには、６個のＭＯＳ電界効果トラン
ジスタ、つまり、ｎチャネル型の転送トランジスタ
Ｑ₁、Ｑ₂、ｎチャネル型の駆動トランジスタＱ₃、Ｑ₄お
よびｐチャネル型の負荷トランジスタＱ₅、Ｑ₆が形成さ
れている。駆動トランジスタＱ₃と負荷トランジスタＱ₅
とで、一つのＣＭＯＳインバータが構成されている。ま
た、駆動トランジスタＱ₄と負荷トランジスタＱ₆とで、
一つのＣＭＯＳインバータが構成されている。この二つ
のＣＭＯＳインバータをクロスカップルすることによ
り、フリップフロップが構成される。領域Ａにある６個
のＭＯＳ電界効果トランジスタで構成される回路を、等
価回路で示すと図１７のようになる。

【００３４】再び図１を参照して、ゲート電極層２１
ａ、およびゲート電極層２１ｂは、それぞれ、直線状の
パターンをしている。ゲート電極層２１ａは、駆動トラ
ンジスタＱ₃および負荷トランジスタＱ₅のゲート電極を
構成し、さらに、これらのゲート電極同士を接続してい
る。また、ゲート電極層２１ｂは、駆動トランジスタＱ
₄および負荷トランジスタＱ₆のゲート電極を構成し、さ
らに、これらのゲート電極同士を接続している。

【００３５】駆動トランジスタＱ₃のドレインと負荷ト
ランジスタＱ₅のドレインとは、ドレイン−ドレイン接
続層３１ａにより接続される。また、駆動トランジスタ
Ｑ₄のドレインと負荷トランジスタＱ₆のドレインとは、
ドレイン−ドレイン接続層３１ｂにより接続される。ド
レイン−ドレイン接続層３１ａおよびドレイン−ドレイ
ン接続層３１ｂは、それぞれ、直線状のパターンをして
いる。

【００３６】駆動トランジスタＱ₃および負荷トランジ
スタＱ₅のゲート電極（ゲート電極層２１ａ）とドレイ
ン−ドレイン接続層３１ｂとは、ドレイン−ゲート接続
層４１ｂにより接続されている。また、駆動トランジス
タＱ₄および負荷トランジスタＱ₆のゲート電極（ゲート
電極層２１ｂ）とドレイン−ドレイン接続層３１ａと
は、ドレイン−ゲート接続層４１ａにより接続されてい
る。ドレイン−ゲート接続層４１ａおよびドレイン−ゲ
ート接続層４１ｂは、それぞれ、Ｌ字状のパターンをし
ている。Ｌ字状のパターンの第１の辺と第２の辺とで形
成される角度は、ほぼ９０度である。ドレイン−ゲート
接続層４１ａの第１の辺は、ドレイン−ゲート接続層４
１ｂの第１の辺と対向している。ドレイン−ゲート接続
層４１ａの第２の辺は、ドレイン−ゲート接続層４１ｂ
の第２の辺と対向している。ドレイン−ゲート接続層４
１ａとドレイン−ゲート接続層４１ｂとは、点対称であ
る。

【００３７】ゲート電極層２１ａ、ゲート電極層２１
ｂ、ドレイン−ドレイン接続層３１ａおよびドレイン−
ドレイン接続層３１ｂは、互いに平行に配置されてい
る。そして、ドレイン−ドレイン接続層３１ａとドレイ
ン−ドレイン接続層３１ｂとの間に、ゲート電極層２１
ａ、２１ｂが位置している。

【００３８】以上のような構成の本実施形態によれば、
フリップフロップを三層で構成するので、各層のパター
ンを単純化でき、これにより、ＳＲＡＭの小型化を図る
ことができる。この理由を説明する。フリップフロップ
を二層で構成する場合、課題を解決する手段の欄で説明
したように、クロスカップル接続を構成する導電層は、
そのパターン形状がＴ字状やｈ字状のような分岐部を有
する構造や渦巻き状の構造となる。このような複雑なパ
ターンは、パターンが微細化すると所望のパターンにな
らず、これがＳＲＡＭの小型化の妨げとなる。

【００３９】本実施形態によれば、ＣＭＯＳインバータ
のゲートとなるゲート電極層（２１ａ、２１ｂ）、ＣＭ
ＯＳインバータのドレイン同士を接続するドレイン−ド
レイン接続層（３１ａ、３１ｂ）、一方のＣＭＯＳイン
バータのゲートと他方のＣＭＯＳインバータのドレイン
とを接続するドレイン−ゲート接続層（４１ａ、４１
ｂ）を、それぞれ、異なる層に形成している。したがっ
て、フリップフロップを形成するのに、三層が用いられ
ることになる。よって、二層を用いてフリップフロップ
を形成する場合に比べて、各層のパターンを単純化（例
えば、直線状に）することができる。

【００４０】このように、本実施形態によれば、各層の
パターンを単純化できるので、例えば、０．１８μｍ世
代において、メモリセルサイズが、４．５μｍ²以下の
微細なＳＲＡＭにすることができる。

【００４１】｛メモリセルの構造｝次に、本実施形態の
メモリセルの構造を説明する。本実施形態のメモリセル
は、フィールド上に、第１層、第２層、第３層、第４層
の導電層を、層間絶縁層を介して、順に重ねた構造をし
ている。フィールドは、図２に示すように、活性領域１
１、１３、１５、１７と素子分離領域１９とが位置する
領域である。第４層は、図１０に示すように、ビット線
５１等が位置する層である。本実施形態のメモリセル
は、図２に示すフィールド上に、前述した図１に示す第
１層、第２層、第３層の導電層が位置し、そして、この
上に、図１０に示す第４層の導電層が位置する構造をし
ている。

【００４２】［本実施形態の構造の詳細］本実施形態の
構造の詳細を、下層から順に、図２〜図１６を用いて説
明する。なお、図２〜図１３には、Ｂ１−Ｂ２線、Ｃ１
−Ｃ２線が記載されている。Ｂ１−Ｂ２線に沿った断面
を示すのが図１４であり、Ｃ１−Ｃ２線に沿った断面を
示すのが図１５である。

【００４３】｛フィールド、第１層｝図１１は、フィー
ルドおよび第１層の導電層を示す平面図である。まず、
フィールドについて、図２、図１４および図１５を用い
て説明する。図２は、フィールドを示す平面図である。
フィールドは、活性領域１１、１３、１５、１７および
素子分離領域１９を有する。活性領域１１、１３、１
５、１７は、シリコン基板の表面に形成されている。

【００４４】活性領域１１は、ほぼ口の字型をしてい
る。複数の活性領域１１が、図２中、ｘ軸方向に並んで
いる。活性領域１１には、図１に示す転送トランジスタ
Ｑ₁、Ｑ₂、駆動トランジスタＱ₃、Ｑ₄が形成される。

【００４５】活性領域１３は、ほぼエの字型をしてい
る。複数の活性領域１３が、図２中、ｘ軸方向に並んで
いる。活性領域１３には、図１に示す負荷トランジスタ
Ｑ₅、Ｑ₆が形成される。

【００４６】活性領域１５は、例えば、３２メモリセル
毎に形成される。活性領域１５には、ｎウェルのウェル
コンタクト領域が形成される。よって、３２メモリセル
分に対応するｎウェルが、このウェルコンタクト領域を
介して、Ｖ_DD配線（電源線）と接続される。

【００４７】活性領域１７は、２メモリセル毎に形成さ
れている。活性領域１７には、ｐウェルのウェルコンタ
クト領域が形成される。よって、２メモリセル分に対応
するｐウェルが、このウェルコンタクト領域を介して、
Ｖ_SS配線（接地線）と接続される。

【００４８】活性領域１１、１３、１５、１７は、それ
ぞれ、素子分離領域１９（深さ、例えば、４００ｎｍ）
により、他の活性領域から分離されている。素子分離領
域１９としては、例えば、ＳＴＩ（shallow trench iso
lation）がある。

【００４９】図２に示すフィールドのＢ１−Ｂ２断面、
Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すと
おりである。これらの断面には、活性領域１１、１３や
素子分離領域１９が表れている。

【００５０】次に、フィールド上に位置する第１層につ
いて、図３、図１１、図１４および図１５を用いて説明
する。図３は、第１層の導電層を示す平面図であり、第
１層には、複数のゲート電極層２１ａ、２１ｂおよび複
数の副ワード線２３が配置されている。ゲート電極層２
１ａ、２１ｂおよび副ワード線２３は、例えば、ポリシ
リコン層上にシリサイド層を形成した構造を有する。

【００５１】ゲート電極層２１ａ、２１ｂは、それぞ
れ、図３中、ｙ軸方向に延びた直線状のパターンを有す
る。一組のゲート電極層２１ａ、２１ｂが、互いに平行
に、一つのメモリセル領域に配置される。ゲート電極層
２１ａ、２１ｂは、図１に示す駆動トランジスタＱ₃、
Ｑ₄、負荷トランジスタＱ₅、Ｑ₆のゲート電極となる。
駆動トランジスタＱ₃、Ｑ₄のゲート長は、例えば、０．
１８μｍである。負荷トランジスタＱ₅、Ｑ₆のゲート長
は、例えば、０．２０μｍである。

【００５２】副ワード線２３は、直線状のパターンを有
し、図３中、ｘ軸方向に延びている。副ワード線２３
は、上層に位置する主ワード線によって活性化／非活性
化される。副ワード線２３は、図１に示す転送トランジ
スタＱ₁、Ｑ₂のゲート電極となる。これらのトランジス
タのゲート長は、例えば、０．２４μｍである。

【００５３】図３に示す第１層のＢ１−Ｂ２断面、Ｃ１
−Ｃ２断面は、それぞれ、図１４、図１５に示すとおり
である。これらの断面には、副ワード線２３やゲート電
極層２１ｂが表れている。

【００５４】次に、活性領域に形成されるソース／ドレ
イン等について説明する。図１１に示すように、活性領
域１１には、ｎ⁺型ソース／ドレイン１１ａが形成され
る。活性領域１３には、ｐ⁺型ソース／ドレイン１３ａ
が形成される。活性領域１５には、ｎ⁺型不純物領域１
５ａが形成される。この領域が、ｎウェルのウェルコン
タクト領域となる。活性領域１７には、ｐ⁺型不純物領
域１７ａが形成される。この領域が、ｐウェルのウェル
コンタクト領域となる。なお、ソース／ドレインとは、
ソースまたはドレインの機能を果たす領域という意味で
ある。

【００５５】フィールドおよび第１層を覆うように、例
えば、シリコン酸化層のような層間絶縁層（図１１中に
は図示せず）が形成されている。図１４および図１５に
示すように、この層間絶縁層６５は、ＣＭＰにより平坦
化の処理がなされている。層間絶縁層６５には、ｎ⁺型
ソース／ドレイン１１ａ等を露出する複数のコンタクト
ホール６３が形成されている。これらのコンタクトホー
ル６３には、プラグ６１が埋め込まれている。プラグ６
１は、ｎ⁺型ソース／ドレイン１１ａ、ｐ⁺型ソース／ド
レイン１３ａ、ｎ⁺型不純物領域１５ａ、ｐ⁺型不純物領
域１７ａに接続されている。プラグ６１の平面パターン
は、図４に示すとおりである。プラグ６１の材料として
は、例えば、タングステンがある。なお、コンタクトホ
ール６３の上端部の径は、例えば、０．３０μｍであ
り、下端部の径は、例えば、０．２４μｍである。

【００５６】｛第２層｝第２層は、図１１に示す構造上
に位置する。第２層の導電層は、図５に示すように、複
数のドレイン−ドレイン接続層３１ａ、３１ｂ、Ｖ_DD配
線３３、複数のＢＬ（ビット線、ビット線／）コンタク
トパッド層３５ａ、３５ｂ、複数のＶ_SS局所配線３７が
配置されている。これらは、例えば、下敷きとなるチタ
ン層（厚さ例えば、８．５ｎｍ）上に、チタンナイトラ
イド層（厚さ例えば、１３５ｎｍ）を形成した構造を有
する。

【００５７】ドレイン−ドレイン接続層３１ａ、３１ｂ
は、それぞれ、図５中、ｙ軸方向に延びた直線状のパタ
ーンを有する。ドレイン−ドレイン接続層３１ａの本体
部３１ａ３の幅は、ドレイン−ドレイン接続層３１ａの
端部３１ａ１、３１ａ２の幅より小さい。同様に、ドレ
イン−ドレイン接続層３１ｂの本体部３１ｂ３の幅は、
ドレイン−ドレイン接続層３１ｂの端部３１ｂ１、３１
ｂ２の幅より小さい。本体部３１ａ３および本体部３１
ｂ３の幅の値は、設計ルール上の最小値である。一組の
ドレイン−ドレイン接続層３１ａ、３１ｂが、一つのメ
モリセル領域に配置される。ドレイン−ドレイン接続層
３１ａとドレイン−ドレイン接続層３１ｂとの間には、
平面的に見ると、図１に示すように、一組のゲート電極
層２１ａ、２１ｂが位置している。

【００５８】Ｖ_SS局所配線３７は、図５中、ｙ軸方向に
延びた直線状のパターンを有する。Ｖ_SS局所配線３７の
端部の幅は、Ｖ_SS局所配線３７の本体部の幅より大き
い。Ｖ _SS局所配線３７は、ドレイン−ドレイン接続層３
１ａの端部３１ａ２とドレイン−ドレイン接続層３１ｂ
の端部３１ｂ２との間に位置する。そして、この位置か
ら、Ｖ_SS局所配線３７は、図５中、下に位置するメモリ
セルのドレイン−ドレイン接続層３１ａの端部３１ａ２
とドレイン−ドレイン接続層３１ｂの端部３１ｂ２との
間にまで延びている。Ｖ_SS局所配線３７は、二つのメモ
リセルにつき、一つが配置される。

【００５９】ＢＬコンタクトパッド層３５ａは、ビット
線とｎ⁺型ソース／ドレイン１１ａ（図１１参照）とを
接続するためのパッド層として機能する。同様に、ＢＬ
コンタクトパッド層３５ｂは、ビット線／とｎ⁺型ソー
ス／ドレイン１１ａとを接続するためのパッド層として
機能する。

【００６０】ＢＬコンタクトパッド層３５ａは、一メモ
リセルのドレイン−ドレイン接続層３１ａと、図５中、
その下にあるメモリセルのドレイン−ドレイン接続層３
１ａとの間に位置する。同様に、ＢＬコンタクトパッド
層３５ｂは、一メモリセルのドレイン−ドレイン接続層
３１ｂと、図５中、その下にあるメモリセルのドレイン
−ドレイン接続層３１ｂとの間に位置する。ＢＬコンタ
クトパッド層３５ａ、３５ｂは、二つのメモリセルにつ
き、それぞれ、一つが配置される。

【００６１】Ｖ_DD配線３３は、図５中、ｘ軸方向に延び
た直線状のパターンを有する。Ｖ_DD配線３３は、ｎ⁺型
不純物領域１５ａ（図１１参照）と立体的に交差するよ
うに延びている。Ｖ_DD配線３３は、ｎ⁺型不純物領域１
５ａの上方に、分岐部３３ａ、３３ｂを有する。

【００６２】図５に示す第２層に位置するドレイン−ド
レイン接続層３１ａ、３１ｂ、Ｖ_DD配線３３、ＢＬコン
タクトパッド層３５ａ、３５ｂ、Ｖ_SS局所配線３７は、
図１１に示すプラグ６１と接続されている。この接続
を、図５ではコンタクト部６１ｍで表す。

【００６３】図５に示す第２層のＢ１−Ｂ２断面は、図
１４に示すとおりである。この断面には、ドレイン−ド
レイン接続層３１ｂ、ＢＬコンタクトパッド層３５ｂが
表れている。

【００６４】第２層を覆うように、例えば、シリコン酸
化層のような層間絶縁層（図５中には図示せず）が形成
されている。図１４および図１５に示すように、この層
間絶縁層７１は、ＣＭＰにより平坦化の処理がなされて
いる。図１４に示すように、層間絶縁層７１には、ドレ
イン−ドレイン接続層３１ｂ等を露出する複数のスルー
ホール７９が形成されている。スルーホール７９には、
プラグ７５が埋め込まれている。また、図１５に示すよ
うに、層間絶縁層７１、６５には、ゲート電極層２１ｂ
を露出するスルーホール７７が形成されている。スルー
ホール７７には、プラグ７３が埋め込まれている。プラ
グ７３、７５と第２層の導電層との平面的関係を図示し
たのが図１２である。

【００６５】次に、プラグ７３について説明する。プラ
グ７３の平面パターンは、図６に示すとおりである。プ
ラグ７３は、ゲート電極層２１ａ、２１ｂ（図３参照）
に、接続されている。

【００６６】プラグ７３の断面を、図１５を用いて説明
する。プラグ７３は、二つの層間絶縁層６５、７１を貫
通するスルーホール７７に埋め込まれている。この断面
において、プラグ７３は、ゲート電極層２１ｂと接続さ
れている。プラグ７３の材料としては、例えば、タング
ステンを用いることができる。なお、スルーホール７７
の上端部の径は、例えば、０．３２μｍであり、下端部
の径は、例えば、０．２４μｍである。

【００６７】次に、プラグ７５について説明する。プラ
グ７５の平面パターンは、図７に示すとおりである。プ
ラグ７５は、図１２に示すように、ドレイン−ドレイン
接続層３１ａ、３１ｂ、Ｖ_DD配線３３の分岐部３３ａ、
３３ｂ、ＢＬコンタクトパッド層３５ａ、３５ｂ、Ｖ_SS
局所配線３７に接続されている。

【００６８】プラグ７５の断面を、図１４を用いて説明
する。プラグ７５は、層間絶縁層７１を貫通するスルー
ホール７９に埋め込まれている。この断面において、プ
ラグ７５は、ドレイン−ドレイン接続層３１ｂ、ＢＬコ
ンタクトパッド層３５ｂと接続されている。プラグ７５
の材料としては、例えば、タングステンを用いることが
できる。なお、スルーホール７９の上端部の径は、例え
ば、０．３０μｍであり、下端部の径は、例えば、０．
２４μｍである。

【００６９】｛第３層｝第３層は、図１２に示す構造上
に位置する。第３層の導電層は、図８に示すように、複
数のドレイン−ゲート接続層４１ａ、４１ｂ、主ワード
線４３、複数のＢＬコンタクトパッド層４５ａ、４５
ｂ、複数のＶ_SSコンタクトパッド層４７、複数のＶ_DDコ
ンタクトパッド層４９が配置されている。これらは、例
えば、下から順に、チタンナイトライド層、アルミニウ
ム−銅合金層、チタン層、チタンナイトライド層が積層
された構造を有する。

【００７０】ドレイン−ゲート接続層４１ａは、本体部
４１ａ３と二つの端部４１ａ１、４１ａ２とを有する。
本体部４１ａ３は、図８中、ｘ軸方向に延びている部分
である。一方の端部４１ａ１は、ドレイン−ゲート接続
層４１ｂ側に曲がっている部分である。一方の端部４１
ａ１は、図１２に示すプラグ７３と接続する。他方の端
部４１ａ２は、図１２に示すプラグ７５と接続する。

【００７１】同様に、ドレイン−ゲート接続層４１ｂ
は、本体部４１ｂ３と二つの端部４１ｂ１、４１ｂ２と
を有する。本体部４１ｂ３は、図８中、ｘ軸方向に延び
ている部分である。一方の端部４１ｂ１は、ドレイン−
ゲート接続層４１ａ側に曲がっている部分である。端部
４１ｂ１は、図１２に示すプラグ７３と接続する。他方
の端部４１ｂ２は、図１２に示すプラグ７５と接続す
る。

【００７２】一組のドレイン−ゲート接続層４１ａ、４
１ｂが、一つのメモリセル領域に配置される。

【００７３】ＢＬコンタクトパッド層４５ａは、ビット
線とｎ⁺型ソース／ドレイン１１ａとを接続するための
パッド層として機能する。同様に、ＢＬコンタクトパッ
ド層４５ｂは、ビット線／とｎ⁺型ソース／ドレイン１
１ａとを接続するためのパッド層として機能する。ＢＬ
コンタクトパッド層４５ａ、４５ｂは、二つのメモリセ
ルにつき、それぞれ、一つが配置される。

【００７４】Ｖ_SSコンタクトパッド層４７は、図８中、
ｙ軸方向に延び、二つの端部を有する。Ｖ_SSコンタクト
パッド層４７は、ＢＬコンタクトパッド層４５ａとＢＬ
コンタクトパッド層４５ｂとの間に位置する。Ｖ_SSコン
タクトパッド層４７は、二つのメモリセルにつき、一つ
が配置される。

【００７５】主ワード線４３は、図８中、ｘ軸方向に、
直線状に延びている。主ワード線４３は、図５に示すＶ
_DD配線３３の上方に位置する。

【００７６】Ｖ_DDコンタクトパッド層４９は、図５に示
すＶ_DD配線３３の分岐部３３ａ、３３ｂの上方に位置す
る。

【００７７】ドレイン−ゲート接続層４１ａの一方の端
部４１ａ１、ドレイン−ゲート接続層４１ｂの一方の端
部４１ｂ１は、それぞれ、図１２に示すプラグ７３と接
続されている。この接続を、図８ではコンタクト部７３
ｍで表す。また、ドレイン−ゲート接続層４１ａの他方
の端部４１ａ２、ドレイン−ゲート接続層４１ｂの他方
の端部４１ｂ２、ＢＬコンタクトパッド層４５ａ、４５
ｂ、Ｖ_SSコンタクトパッド層４７、Ｖ_DDコンタクトパッ
ド層４９は、図１２に示すプラグ７５と接続されてい
る。この接続を、図８ではコンタクト部７５ｍで表す。

【００７８】図８に示す第３層のＢ１−Ｂ２断面、Ｃ１
−Ｃ２断面は、それぞれ、図１４、図１５に示すとおり
である。この断面には、ドレイン−ゲート接続層４１
ａ、４１ｂ、ＢＬコンタクトパッド層４５ｂ、主ワード
線４３が表れている。これらを含む第３層の導電層上に
は、シリコン酸化層からなるハードマスク層４０が形成
されている。ハードマスク層４０をマスクとして、第３
層の導電層のパターンニングがなされる。これは、メモ
リセルの小型化により、レジストをマスクとして、第３
層の導電層のパターンニングをするのが困難だからであ
る。

【００７９】第３層を覆うように、例えば、シリコン酸
化層のような層間絶縁層が形成されている。図１４およ
び図１５に示すように、この層間絶縁層８５は、ＣＭＰ
により平坦化の処理がなされている。層間絶縁層８５に
は、ＢＬコンタクトパッド層４５ａ等が露出するスルー
ホール８３が形成されている。スルーホール８３には、
プラグ８１が埋め込まれている。これを図示した平面図
が図１３である。プラグ８１は、図１３に示すように、
ＢＬコンタクトパッド層４５ａ、４５ｂ、Ｖ_SSコンタク
トパッド層４７、Ｖ_DDコンタクトパッド層４９に接続さ
れている。プラグ８１の平面パターンは、図９に示すと
おりである。プラグ８１の材料としては、例えば、タン
グステンである。なお、スルーホール８３の上端部の径
は、例えば、０．３６μｍであり、下端部の径は、例え
ば、０．２８μｍである。

【００８０】｛第４層｝第４層は、図１３に示す構造上
に位置する。第４層は、図１０に示すように、複数のビ
ット線５１、複数のビット線／５３、複数のＶ_SS配線５
５、Ｖ_DD配線５７が配置されている。これらは、図１０
中、ｙ軸方向に、直線状に延びている。これらは、それ
ぞれ、図１３に示すプラグ８１と接続されている。この
接続を、図１０ではコンタクト部８１ｍで表す。ビット
線５１等は、例えば、下から順に、チタンナイトライド
層、アルミニウム−銅合金層、チタンナイトライド層が
積層された構造を有する。

【００８１】図１０に示す第４層のＢ１−Ｂ２断面は、
図１４に示すとおりである。この断面には、ビット線／
５３が表れている。ビット線／５３には、ビット線５１
に流れる信号と相補の信号が流れる。

【００８２】以上が本実施形態の構造の詳細である。本
実施形態によれば、図８に示す本体部４１ａ３と本体部
４１ｂ３との間の距離を小さくすることができる。この
理由を図１６で説明する。図１６は、ドレイン−ゲート
接続層４１ａ、４１ｂ、プラグ７３を示す平面図であ
る。この図では、ドレイン−ゲート接続層４１ａと接続
するプラグ７３をプラグ７３ｐａとし、ドレイン−ゲー
ト接続層４１ｂと接続するプラグ７３をプラグ７３ｐｂ
とする。

【００８３】本体部４１ａ３と本体部４１ｂ３との間の
領域に、プラグ７３ｐａ、７３ｐｂが位置する。プラグ
７３ｐａは、プラグ７３ｐｂよりも本体部４１ａ３側に
ある。また、プラグ７３ｐｂは、プラグ７３ｐａよりも
本体部４１ｂ３側にある。このため、プラグ７３ｐａと
プラグ７３ｐｂとが、Ｘ方向に一直線に並んだ場合に比
べて、ドレイン−ゲート接続層４１ａとドレイン−ゲー
ト接続層４１ｂとの距離を小さくすることができる。言
い換えると、プラグ７３ｐａと本体部４１ｂ３とが重な
らないような距離およびプラグ７３ｐｂと本体部４１ａ
３とが重ならないような距離を保ちつつ、本体部４１ａ
３と本体部４１ｂ３との間の距離ｄを小さくすることが
できる。このことはメモリセルの小型化につながる。

【００８４】また、本実施形態によれば、次の点から
も、メモリセルを小型化できる。すなわち、もし、図１
６に示すプラグ７３ｐａとプラグ７３ｐｂとが、Ｙ方向
でみて全く重ならないほど離れた場合、プラグ７３ｐａ
と負荷トランジスタＱ₆との距離や、プラグ７３ｐｂと
駆動トランジスタＱ₃との距離の制約から、負荷トラン
ジスタと駆動トランジスタとの距離が大きくなる。本実
施形態によれば、プラグ７３ｐａとプラグ７３ｐｂは、
Ｙ方向でみれば、一部が重なっているので、負荷トラン
ジスタと駆動トランジスタとの距離を、上記の場合に比
べて小さくすることができる。これにより、本実施形態
によれば、メモリセルの小型化を図ることができるので
ある。

【００８５】なお、図１〜図１３および図１６に示され
ているパターンは、設計上のパターンである。これらの
パターンは角部を有する。しかし、実際に半導体基板上
に形成されるパターンは、光の近接効果により、角部を
規定する線が曲線になっている。

【図面の簡単な説明】

【図１】本実施形態のメモリセルアレイの一部における
第１層、第２層および第３層の導電層を示す平面図であ
る。

【図２】本実施形態のメモリセルアレイの一部における
フィールドを示す平面図である。

【図３】本実施形態のメモリセルアレイの一部における
第１層の導電層を示す平面図である。

【図４】本実施形態のメモリセルアレイの一部における
プラグ６１を示す平面図である。

【図５】本実施形態のメモリセルアレイの一部における
第２層の導電層を示す平面図である。

【図６】本実施形態のメモリセルアレイの一部における
プラグ７３を示す平面図である。

【図７】本実施形態のメモリセルアレイの一部における
プラグ７５を示す平面図である。

【図８】本実施形態のメモリセルアレイの一部における
第３層の導電層を示す平面図である。

【図９】本実施形態のメモリセルアレイの一部における
プラグ８１を示す平面図である。

【図１０】本実施形態のメモリセルアレイの一部におけ
る第４層の導電層を示す平面図である。

【図１１】本実施形態おける、フィールド、第１層、プ
ラグ６１を示す平面図である。

【図１２】本実施形態おける、第２層、プラグ７３、７
５を示す平面図である。

【図１３】本実施形態おける、第３層、プラグ８１を示
す平面図である。

【図１４】本実施形態の平面のＢ１−Ｂ２線に沿った断
面図である。

【図１５】本実施形態の平面のＣ１−Ｃ２線に沿った断
面図である。

【図１６】本実施形態におけるドレイン−ゲート接続層
４１ａ、４１ｂ、プラグ７３を示す平面図である。

【図１７】本実施形態におけるＳＲＡＭの等価回路図で
ある。

【符号の説明】

１１、１３、１５、１７ 活性領域 １１ａ ｎ⁺型ソース／ドレイン １３ａ ｐ⁺型ソース／ドレイン １５ａ ｎ⁺型不純物領域 １７ａ ｐ⁺型不純物領域 １９ 素子分離領域 ２１ａ、２１ｂ ゲート電極層 ２３ 副ワード線 ３１ａ、３１ｂ ドレイン−ドレイン接続層 ３１ａ１ 端部 ３１ａ２ 端部 ３１ａ３ 本体部 ３１ｂ１ 端部 ３１ｂ２ 端部 ３１ｂ３ 本体部 ３３ Ｖ_DD配線 ３３ａ、３３ｂ 分岐部 ３５ａ、３５ｂ ＢＬコンタクトパッド層 ３７ Ｖ_SS局所配線 ４０ ハードマスク層 ４１ａ、４１ｂ ドレイン−ゲート接続層 ４１ａ１ 端部 ４１ａ２ 端部 ４１ａ３ 本体部 ４１ｂ１ 端部 ４１ｂ２ 端部 ４１ｂ３ 本体部 ４３ 主ワード線 ４５ａ、４５ｂ ＢＬコンタクトパッド層 ４７ Ｖ_SSコンタクトパッド層 ４９ Ｖ_DDコンタクトパッド層 ５１ ビット線 ５３ ビット線／ ５５ Ｖ_SS配線 ５７ Ｖ_DD配線 ６１ プラグ ６１ｍ コンタクト部 ６３ コンタクトホール ６５、７１ 層間絶縁層 ７３ プラグ ７３ａ コンタクト部 ７５ プラグ ７５ｍ コンタクト部 ７７、７９ スルーホール ８１ プラグ ８１ｍ コンタクト部 ８３ スルーホール ８５ 層間絶縁層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野田 貴史 長野県諏訪市大和３丁目３番５号 セイ コーエプソン株式会社内 (56)参考文献 特開 平８−181225（ＪＰ，Ａ) 特開 平10−41409（ＪＰ，Ａ) 特開2001−168211（ＪＰ，Ａ) 特開 平８−17944（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8244 H01L 27/11

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 第１および第２のインバータで構成され
   るフリップフロップにより情報を記憶する半導体記憶装
   置であって、 第１および第２のゲート電極層、第１および第２のドレ
   イン−ドレイン接続層、第１および第２のドレイン−ゲ
   ート接続層を備え、 前記インバータは、負荷トランジスタおよび駆動トラン
   ジスタを含み、 前記ゲート電極層は、前記負荷トランジスタおよび前記
   駆動トランジスタのゲート電極を含み、 前記ドレイン−ドレイン接続層は、前記負荷トランジス
   タのドレインと前記駆動トランジスタのドレインとを接
   続し、 前記第１のドレイン−ドレイン接続層と前記第２のドレ
   イン−ドレイン接続層との間に、前記第１および前記第
   ２のゲート電極層が位置し、 前記第１のドレイン−ゲート接続層は、前記第１のドレ
   イン−ドレイン接続層と前記第２のゲート電極層とを接
   続し、 前記第２のドレイン−ゲート接続層は、前記第２のドレ
   イン−ドレイン接続層と前記第１のゲート電極層とを接
   続し、 前記ドレイン−ゲート接続層、前記ドレイン−ドレイン
   接続層、および前記ゲート電極層は、それぞれ、異なる
   層にある、半導体記憶装置。
2. 【請求項２】 第１および第２のインバータで構成され
   るフリップフロップと、複数の転送トランジスタと、を
   含むメモリセルを有する半導体記憶装置であって、 第１および第２のゲート電極層、第１および第２のドレ
   イン−ドレイン接続層、第１および第２のドレイン−ゲ
   ート接続層を備え、 前記インバータは、負荷トランジスタおよび駆動トラン
   ジスタを含み、 前記ゲート電極層は、前記負荷トランジスタおよび前記
   駆動トランジスタのゲート電極を含み、 前記ドレイン−ドレイン接続層は、前記負荷トランジス
   タのドレインと前記駆動トランジスタのドレインとを接
   続し、 前記第１のドレイン−ドレイン接続層と前記第２のドレ
   イン−ドレイン接続層との間に、前記第１および前記第
   ２のゲート電極層が位置し、 前記第１のドレイン−ゲート接続層は、前記第１のドレ
   イン−ドレイン接続層と前記第２のゲート電極層とを接
   続し、 前記第２のドレイン−ゲート接続層は、前記第２のドレ
   イン−ドレイン接続層と前記第１のゲート電極層とを接
   続し、 前記ドレイン−ゲート接続層、前記ドレイン−ドレイン
   接続層、および前記ゲート電極層は、それぞれ、異なる
   層にある、半導体記憶装置。
3. 【請求項３】 請求項１または２において、 前記第１のゲート電極層、前記第２のゲート電極層、前
   記第１のドレイン−ドレイン接続層、および前記第２の
   ドレイン−ドレイン接続層は、それぞれ、直線状のパタ
   ーンをし、かつこれらは、互いに平行に配置されてい
   る、半導体記憶装置。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 第１および第２のコンタクト導電部を備え、 前記第１のコンタクト導電部は、接続孔に形成され、か
   つ前記第２のゲート電極層と接続され、 前記第２のコンタクト導電部は、接続孔に形成され、か
   つ前記第１のゲート電極層と接続され、 前記第１のドレイン−ゲート接続層は、前記第１のコン
   タクト導電部と接続され、 前記第２のドレイン−ゲート接続層は、前記第２のコン
   タクト導電部と接続され、 前記第１および前記第２のコンタクト導電部は、前記第
   １のドレイン−ゲート接続層の本体部と前記第２のドレ
   イン−ゲート接続層の本体部との間に位置し、 前記第１のコンタクト導電部は、前記第２のコンタクト
   導電部に比べて、前記第１のドレイン−ゲート接続層側
   に位置し、 前記第２のコンタクト導電部は、前記第１のコンタクト
   導電部に比べて、前記第２のドレイン−ゲート接続層側
   に位置する、 半導体記憶装置。
5. 【請求項５】 請求項１〜４のいずれかにおいて、 前記第１および前記第２のドレイン−ゲート接続層は、
   第１の辺と第２の辺とを有するほぼＬ字状のパターンを
   し、 前記第１のドレイン−ゲート接続層の第１の辺は、前記
   第２のドレイン−ゲート接続層の第１の辺と対向し、 前記第１のドレイン−ゲート接続層の第２の辺は、前記
   第２のドレイン−ゲート接続層の第２の辺と対向してい
   る、半導体記憶装置。
6. 【請求項６】 請求項１、３〜５のいずれかにおいて、 前記負荷トランジスタは、ｐ型であり、 前記駆動トランジスタは、ｎ型であり、 さらに、 ｎ型の転送トランジスタを備えた、半導体記憶装置。
7. 【請求項７】 請求項６において、 第１層、第２層、第３層および第４層の導電層を備え、 前記第１層には、 前記ゲート電極層、および第１方向に延びる副ワード線
   が位置し、 前記第２層には、 前記ドレイン−ドレイン接続層、 前記負荷トランジスタと接続する電源線、 ビット線と前記転送トランジスタのｎ型ソース／ドレイ
   ンとの接続に用いられる第１コンタクトパッド層、およ
   びｐ型ウェルおよび前記駆動トランジスタのｎ型ソース
   が、接地線と接続するのに用いられる第２コンタクトパ
   ッド層、が位置し、 前記第３層には、 前記ドレイン−ゲート接続層、 第１方向に延びる主ワード線、 前記ビット線と前記転送トランジスタのｎ型ソース／ド
   レインとの接続に用いられる第３コンタクトパッド層、
   および前記ｐ型ウェルおよび前記駆動トランジスタのｎ
   型ソースが、前記接地線と接続するのに用いられる第４
   コンタクトパッド層、が位置し、 前記第４層には、 第１方向と直角に交わる第２方向に延びる、前記ビット
   線、および前記接地線、が位置する、半導体記憶装置。
8. 【請求項８】 請求項１〜７のいずれかにおいて、メモリセルサイズが、４．５μｍ ^２ 以下である 、半導体
   記憶装置。