JP4029259B2

JP4029259B2 - 半導体装置、メモリシステムおよび電子機器

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Publication number: JP4029259B2
Application number: JP2001032653A
Authority: JP
Inventors: 純一唐澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-02-08
Filing date: 2001-02-08
Publication date: 2008-01-09
Anticipated expiration: 2021-02-08
Also published as: JP2002237534A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、ＳＲＡＭ（static random access memory）のような半導体装置、および、これを備えるメモリシステム、電子機器に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
半導体記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が不要なのでシステムを簡単にできることや低消費電力であるという特徴を有する。このため、ＳＲＡＭは、例えば、携帯電話のような電子機器のメモリに好適に使用される。
【０００３】
本発明の目的は、高集積化が可能な半導体装置、および、これを備えるメモリシステム、電子機器を提供することである。
【０００４】
【課題を解決するための手段】
（１）本発明にかかる半導体装置は、
第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタおよび第２転送トランジスタを含むメモリセルを備える半導体装置であって、
（ａ）第１方向に延びており、かつ、前記第１および第２負荷トランジスタが形成される、第１活性領域と、
（ｂ）第１方向に延びており、かつ、前記第１および第２駆動トランジスタ、前記第１および第２転送トランジスタが形成される、第２活性領域と、
（ｃ）第２方向に延びており、かつ、前記第１および第２活性領域の上層である第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第１転送トランジスタのゲート電極を含む、第１ワード線と、
（ｄ）第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第２転送トランジスタのゲート電極を含む、第２ワード線と、
（ｅ）第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第１および第２活性領域と平面的に見て交差して位置し、かつ、前記第１ワード線と前記第２ワード線との間に位置し、かつ、前記第１負荷トランジスタおよび前記第１駆動トランジスタのゲート電極を含む、第１ゲート-ゲート電極層と、
（ｆ）第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第１および第２活性領域と平面的に見て交差して位置し、かつ、前記第１ワード線と前記第２ワード線との間に位置し、かつ、前記第２負荷トランジスタおよび前記第２駆動トランジスタのゲート電極を含む、第２ゲート-ゲート電極層と、
（ｇ）第１方向に延びており、かつ、前記第１層導電層の上層に位置し、かつ、前記第１および第２負荷トランジスタのソースと接続する、電源線と、
（ｈ）第１方向に延びており、かつ、前記第１層導電層の上層に位置し、かつ、前記第１転送トランジスタと接続する、ビット線と、
（ｉ）第１方向に延びており、かつ、前記第１層導電層の上層に位置し、かつ、前記第２転送トランジスタと接続し、かつ、前記ビット線と対になる、／ビット線と、
を備える。
【０００５】
ここで、「活性領域」とは、素子分離領域によって画定された素子形成領域をいい、具体的には、不純物拡散層が形成される領域と、ゲート電極の下のチャネルが形成される領域とを含む。
【０００６】
あるビット線や／ビット線（以下、ビット線という）に不良が発生すると、その不良ビット線は冗長ビット線と置換される。この置換のため、不良ビット線を電源から切り離す処理、および、不良ビット線と接続されている複数のメモリセルの電源線を電源から切り離す処理がおこなわれる。
【０００７】
この処理のためには、ビット線と同じ方向に延ばした電源線を設け、ビット線に接続される複数のメモリセルを同一の電源線に接続する必要がある。よって、例えば、ビット線がＹ方向に延び、メモリセルの電源線が例えば、Ｘ方向に延びている場合、所定数のビット線毎にＹ方向に延びる共通電源線を設け、これにメモリセルの電源線を接続させる。不良ビット線などの電流を伴うファンクション不良が発生した場合、共通電源線が電源から切り離されるのである。この構成の場合、共通電源線のためのスペースが必要となり、メモリセルアレイの集積度が低下する。
【０００８】
本発明によれば、ビット線およびメモリセルの電源線は同一方向に延びているので、所定数のビット線毎にビット線と同じ方向に延びる共通電源線を設ける必要がない。よって、本発明によれば、メモリセルアレイの集積度を向上させることができる。なお、電源線とは、例えば、Ｖ_DD配線である。
【０００９】
（２）本発明にかかる半導体装置は、以下のようにすることができる。
【００１０】
前記メモリセルは複数あり、
前記ビット線および前記／ビット線の対は、複数の第１のビット線および／ビット線の対、および、複数の第２のビット線および／ビット線の対があり、
一組の、前記第１のビット線および／ビット線の対、前記第２のビット線および／ビット線の対において、前記第１のビット線および／ビット線の対の前記メモリセルと、前記第２のビット線および／ビット線の対の前記メモリセルとで、前記電源線を共用している。
【００１１】
本発明によれば、第１のビット線および／ビット線の対のメモリセルと第２のビット線および／ビット線の対のメモリセルとで電源線を共用しているので、メモリセルアレイの集積度を上げることができる。
【００１２】
（３）本発明にかかる半導体装置は、以下のようにすることができる。
【００１３】
前記メモリセルは複数あり、
前記ビット線および前記／ビット線の対は複数あり、
一の前記ビット線および前記／ビット線の対の前記メモリセルの前記電源線は、他の前記ビット線および前記／ビット線の対の前記メモリセルの前記電源線と、切り離し回路を介して接続されている。
【００１４】
本発明によれば、一のビット線および／ビット線の対のメモリセルの電源線は、他のビット線および／ビット線の対のメモリセルの電源線から分離されているので、ビット線不良の発生時、不良のビット線を含む対のみ置換することができる。このように、本発明によれば、ビット線および／ビット線の対毎にビット線不良の救済を図ることができるので、メモリセルアレイの集積度を向上させることができる。
【００１５】
（４）本発明にかかる半導体装置は、以下のようにすることができる。
【００１６】
前記メモリセルにおいて、
前記電源線と、前記ビット線および前記／ビット線の対とは、異なる層に配置されている。
【００１７】
（５）本発明にかかる半導体装置は、以下のようにすることができる。
【００１８】
前記メモリセルは、
（ｊ）第２方向に延びており、かつ、前記第１層導電層の上層である第２層導電層に位置し、かつ、前記第１負荷トランジスタのドレインと前記第１駆動トランジスタのドレインとを接続する、第１ドレイン-ドレイン接続層と、
（ｋ）第２方向に延びており、かつ、前記第２層導電層に位置し、かつ、前記第２負荷トランジスタのドレインと前記第２駆動トランジスタのドレインとを接続する、第２ドレイン-ドレイン接続層と、
（ｌ）前記第２層導電層の上層である第３層導電層に位置し、かつ、前記第１ドレイン-ドレイン接続層と前記第２ゲート-ゲート電極層とを接続する、第１ドレイン-ゲート接続層と、
（ｍ）前記第３層導電層に位置し、かつ、前記第２ドレイン-ドレイン接続層と前記第１ゲート-ゲート電極層とを接続する、第２ドレイン-ゲート接続層と、
を備える。
【００１９】
第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタに所定の接続をすることにより、フリップフロップが構成される。本発明によれば、三層の導電層（ゲート-ゲート電極層、ドレイン-ドレイン接続層、ドレイン-ゲート接続層）を用いて、フリップフロップが構成される。このため、二層の導電層を用いてフリップフロップを構成する場合に比べて、各層のパターンを単純化（例えば、ほぼ直線状のパターン）することができる。このように、本発明によれば、各層のパターンを単純化できるので、例えば、メモリセルサイズが、２．５μｍ²以下の微細な半導体装置にすることができる。
【００２０】
（６）本発明にかかる半導体装置は、以下のようにすることができる。
【００２１】
前記メモリセルは、
（ｎ）第２方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２駆動トランジスタのソースと接続する、接地線用局所配線層と、
（ｏ）前記第２層導電層に位置し、かつ、前記第１転送トランジスタと接続する、ビット線用コンタクトパッド層と、
（ｐ）前記第２層導電層に位置し、かつ、前記第２転送トランジスタと接続する、／ビット線用コンタクトパッド層と、
（ｑ）第２方向に延びるパターンを有し、かつ、前記３層導電層の上層である第４層導電層に位置し、かつ、前記接地線用局所配線層と接続する、接地線と、
（ｒ）第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置する、主ワード線と、
（ｓ）第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記ビット線用コンタクトパッド層と接続する、ビット線用局所配線層と、
（ｔ）第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記／ビット線用コンタクトパッド層と接続する、／ビット線用局所配線層と、
を備え、
前記電源線は、前記第２層導電層に位置し、
前記ビット線は、前記４層導電層の上層である第５層導電層に位置し、かつ、前記ビット線用局所配線層と接続し、
前記／ビット線は、前記第５層導電層に位置し、かつ、前記／ビット線用局所配線層と接続する。
【００２２】
本発明によれば、電源線、接地線、主ワード線、ビット線、および、／ビット線をバランスよく配置することができる。なお、接地線用局所配線層は、第１および第２駆動トランジスタのソースと接地線との接続に用いられる。ビット線用コンタクトパッド層およびビット線用局所配線層は、ビット線と第１転送トランジスタとの接続に用いられる。／ビット線用コンタクトパッド層および／ビット線用局所配線層は、／ビット線と第２転送トランジスタとの接続に用いられる。接地線とは、例えば、Ｖ_SS配線である。また、主ワード線を設ける場合、上記のワード線は副ワード線となる。
【００２３】
（７）本発明にかかる半導体装置は、以下のようにすることができる。
【００２４】
前記第１および第２活性領域、前記第１および第２ゲート-ゲート電極層、前記第１および第２ワード線は、ほぼ直線状のパターンを有する。
【００２５】
これらによりバルク層が構成される。本発明によれば、これらがほぼ直線状のパターン、つまり単純なパターンを有するので、バルク層の微細化を図れる。
【００２６】
（８）本発明にかかる半導体装置は、以下のようにすることができる。
【００２７】
前記メモリセルのサイズが、２．５μｍ²以下である。
【００２８】
（９）本発明にかかるメモリシステムは、上記（１）〜（８）のいずれかに記載の前記半導体装置を備える。
【００２９】
（１０）本発明にかかる電子機器は、上記（１）〜（８）のいずれかに記載の前記半導体装置を備える。
【００３０】
【発明の実施の形態】
本発明の一実施形態について説明する。本実施形態は、本発明にかかる半導体装置を、ＳＲＡＭに適用したものである。まず、本実施形態にかかるＳＲＡＭの構造の概略を説明し、それから構造の詳細を説明する。
【００３１】
［ＳＲＡＭの構造の概略］
図１は、本実施形態にかかるＳＲＡＭの等価回路図である。本実施形態にかかるＳＲＡＭは、６個のＭＯＳ電界効果トランジスタにより、一つのメモリセルが構成されるタイプである。つまり、ｎチャネル型の駆動トランジスタＱ₃とｐチャネル型の負荷トランジスタＱ₅とで、一つのＣＭＯＳインバータが構成されている。また、ｎチャネル型の駆動トランジスタＱ₄とｐチャネル型の負荷トランジスタＱ₆とで、一つのＣＭＯＳインバータが構成されている。この二つのＣＭＯＳインバータをクロスカップルすることにより、フリップフロップが構成される。そして、このフリップフロップと、ｎチャネル型の転送トランジスタＱ₁、Ｑ₂とにより、一つのメモリセルが構成される。
【００３２】
本実施形態にかかるＳＲＡＭのメモリセルは、図２〜図７に示すように、フィールドの上方に５層の導電層を有する構造をしている。以下、図１を参照しながら、図２〜図７について簡単に説明する。なお、これらの図中の記号Ｒは、一つのメモリセルの形成領域を示している。
【００３３】
図２は、フィールドを示す平面図であり、Ｙ方向にほぼ直線状に延びるパターンを有する活性領域１１、１３を含む。図３は、第１層導電層を示す平面図であり、Ｘ方向に延びかつＩ字型をしたパターンを有するゲート-ゲート電極層２１ａ、２１ｂ、Ｘ方向にほぼ直線状に延びるパターンを有する副ワード線２３ａ、２３ｂを含む。ゲート-ゲート電極層２１ａは、駆動トランジスタＱ₃および負荷トランジスタＱ₅のゲート電極を含み、ゲート-ゲート電極層２１ｂは、駆動トランジスタＱ₄および負荷トランジスタＱ₆のゲート電極を含み、副ワード線２３ａは、転送トランジスタＱ₁のゲート電極を含み、副ワード線２３ｂは、転送トランジスタＱ₂のゲート電極を含む。図４は、第２層導電層を示す平面図であり、Ｘ方向に延びかつＩ字型をしたパターンを有するドレイン-ドレイン接続層３１ａ、Ｌ字型のパターンを有するドレイン-ドレイン接続層３１ｂ、Ｙ方向にほぼ直線状に延びるパターンを有するＶ_DD配線（電源線）３３等を含む。図５は、第３層導電層を示す平面図であり、Ｌ字型のパターンを有するドレイン-ゲート接続層４１ａ、コ字型のパターンを有するドレイン-ゲート接続層４１ｂを含む。図６は、第４層導電層を示す平面図であり、Ｘ方向にほぼ直線状に延びるパターンを有するビット線用局所配線層５１ａ、／ビット線用局所配線層５１ｂ、主ワード線５３、Ｖ_SS配線（接地線）５５を含む。図７は、第５層導電層を示す平面図であり、Ｙ方向にほぼ直線状に延びるパターンを有するビット線６１ａおよび／ビット線６１ｂの対を含む。
【００３４】
［ＳＲＡＭの構造の詳細］
本実施形態にかかるＳＲＡＭの構造の詳細を、下層から順に、図２〜図１５を用いて説明する。図８はフィールドおよび第１層導電層を示す平面図であり、図９はフィールド、第１層導電層および第２層導電層を示す平面図であり、図１０は第２層導電層および第３層導電層を示す平面図であり、図１１は第１層導電層および第３層導電層を示す平面図であり、図１２は第２層導電層および第４層導電層を示す平面図であり、図１３は第４層導電層および第５層導電層を示す平面図であり、図１４は図２〜図１３のＡ１−Ａ２線に沿った断面図であり、図１５は図２〜図１３のＢ１−Ｂ２線に沿った断面図である。
【００３５】
｛フィールド、第１層導電層｝
まず、フィールドについて説明する。図２に示すように、フィールドは、活性領域１１、１３および素子分離領域１９を有する。活性領域１１、１３は、シリコン基板の表面に形成されている。
【００３６】
活性領域１１は、Ｙ方向にほぼ直線状に延びるパターンを有する。活性領域１１は、メモリセルの形成領域Ｒに対して図２中の上下に位置する他のメモリセルの形成領域に延びている。活性領域１１は、駆動トランジスタＱ₃、Ｑ₄が形成される領域１１ａと転送トランジスタＱ₁、Ｑ₂が形成される領域１１ｂとを含む。領域１１ａの幅は、例えば、０．２２〜０．３３μｍであり、領域１１ｂの幅は、例えば、０．１６〜０．２０μｍである。
【００３７】
活性領域１３は、Ｙ方向にほぼ直線状に延びるパターンを有し、活性領域１１と間隔を設けて形成されている。活性領域１３の両端は、メモリセルの形成領域Ｒ内で延びが止まっている。活性領域１３には、負荷トランジスタＱ₅、Ｑ₆が形成される。活性領域１３の幅は、例えば、０．１６〜０．２０μｍである。
【００３８】
活性領域１１と活性領域１３とは、素子分離領域１９（深さ、例えば、０．３５〜０．４５μｍ）により、互いに分離されている。素子分離領域１９としては、例えば、ＳＴＩ（shallow trench isolation）がある。なお、メモリセルの形成領域ＲのＸ方向の長さは、例えば、１．０〜１．４μｍであり、Ｙ方向の長さは、例えば、１．６〜２．０μｍである。
【００３９】
図２に示すフィールドのＡ１−Ａ２断面、Ｂ１−Ｂ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、シリコン基板中に形成されたｐウェル１２、ｎウェル１４等が表れている。
【００４０】
次に、フィールドの上層に位置する第１層導電層について、図３、図８を用いて説明する。一組のゲート-ゲート電極層２１ａ、２１ｂが、互いに平行に、一つのメモリセルの形成領域Ｒに配置されている。ゲート-ゲート電極層２１ａ、２１ｂは、活性領域１１、１３と平面的に見て交差している。ゲート-ゲート電極層２１ａ、２１ｂはＩ字型のパターンなので、ほぼ直線状のパターンになっている。ゲート-ゲート電極層２１ａは、駆動トランジスタＱ₃および負荷トランジスタＱ₅のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。ゲート-ゲート電極層２１ｂは、駆動トランジスタＱ₄および負荷トランジスタＱ₆のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。駆動トランジスタＱ₃、Ｑ₄のゲート長は、例えば、０．１２〜０．１５μｍである。負荷トランジスタＱ₅、Ｑ₆のゲート長は、例えば、０．１４〜０．１７μｍである。
【００４１】
副ワード線２３ａ、２３ｂは、活性領域１３と平面的に見て離れて位置し、かつ、活性領域１１と平面的に見て交差して位置する。副ワード線２３ａと副ワード線２３ｂとの間にゲート-ゲート電極層２１ａ、２１ｂが位置している。副ワード線２３ａは、転送トランジスタＱ₁のゲート電極となり、副ワード線２３ｂは、転送トランジスタＱ₂のゲート電極となる。転送トランジスタＱ₁、Ｑ₂のゲート長は、例えば、０．１４〜０．１７μｍである。
【００４２】
ゲート-ゲート電極層２１ａ、２１ｂおよび副ワード線２３ａ、２３ｂは、例えば、ポリシリコン層上にシリサイド層を形成した構造を有する。
【００４３】
図３、図８に示す第１層導電層のＡ１−Ａ２断面、Ｂ１−Ｂ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、副ワード線２３ａやゲート-ゲート電極層２１ａが表れている。
【００４４】
次に、活性領域１１に形成される、ｎ⁺型不純物領域１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅについて、図８を用いて説明する。平面的に見て副ワード線２３ａを挟むように、ｎ⁺型不純物領域１５ａとｎ⁺型不純物領域１５ｂとが位置し、ゲート-ゲート電極層２１ａを挟むように、ｎ⁺型不純物領域１５ｂとｎ⁺型不純物領域１５ｃとが位置し、ゲート-ゲート電極層２１ｂを挟むように、ｎ⁺型不純物領域１５ｃとｎ⁺型不純物領域１５ｄとが位置し、副ワード線２３ｂを挟むように、ｎ⁺型不純物領域１５ｄとｎ⁺型不純物領域１５ｅとが位置している。
【００４５】
ｎ⁺型不純物領域１５ａは、転送トランジスタＱ₁のソースまたはドレインとなる。ｎ⁺型不純物領域１５ｂは、転送トランジスタＱ₁のソースまたはドレイン、駆動トランジスタＱ₃のドレインとなる。ｎ⁺型不純物領域１５ｃは、駆動トランジスタＱ₃、Ｑ₄の共通のソースとなる。ｎ⁺型不純物領域１５ｄは、駆動トランジスタＱ₄のドレイン、転送トランジスタＱ₂のソースまたはドレインとなる。ｎ⁺型不純物領域１５ｅは、転送トランジスタＱ₂のソースまたはドレインとなる。
【００４６】
次に、活性領域１３に形成される、ｐ⁺型不純物領域１７ａ、１７ｂ、１７ｃについて、図８を用いて説明する。平面的に見てゲート-ゲート電極層２１ａを挟むように、ｐ⁺型不純物領域１７ａとｐ⁺型不純物領域１７ｂとが位置し、ゲート-ゲート電極層２１ｂを挟むように、ｐ⁺型不純物領域１７ｂとｐ⁺型不純物領域１７ｃとが位置している。ｐ⁺型不純物領域１７ａは、負荷トランジスタＱ₅のドレインとなり、ｐ⁺型不純物領域１７ｃは、負荷トランジスタＱ₆のドレインとなり、ｐ⁺型不純物領域１７ｂは、負荷トランジスタＱ₅、Ｑ₆の共通のソースとなる。図１４に示すように、この断面には、ｎ⁺型不純物領域１５ａ、１５ｂ、ｐ⁺型不純物領域１７ａが表れている。
【００４７】
図１４および図１５に示すように、フィールドおよび第１層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層７１が形成されている。層間絶縁層７１は、ＣＭＰにより平坦化の処理がなされている。
【００４８】
｛第２層導電層｝
第２層導電層について、図４、図９を用いて説明する。第２層導電層は、第１層導電層の上層に位置する。第２層導電層は、ドレイン-ドレイン接続層３１ａ、３１ｂ、Ｖ_DD配線（電源線）３３、ビット線用コンタクトパッド層３５ａ、／ビット線用コンタクトパッド層３５ｂ、Ｖ_SS配線用局所配線層（接地線用局所配線層）３７を含む。第２層導電層は、第２層導電層とフィールドとを接続する導電部であるコンタクト導電部７３（以下、フィールド・第２層-コンタクト導電部７３という）を介して、フィールドのｎ⁺型不純物領域やｐ⁺型不純物領域と接続される。
【００４９】
ドレイン-ドレイン接続層３１ａとドレイン-ドレイン接続層３１ｂと間に、平面的に見て、ゲート-ゲート電極層２１ａ、２１ｂが位置するように、ドレイン-ドレイン接続層３１ａ、３１ｂが位置している。ドレイン-ドレイン接続層３１ａは、ｎ⁺型不純物領域１５ｂ（ドレイン）およびｐ⁺型不純物領域１７ａ（ドレイン）の上方に位置している。Ｉ字型のドレイン-ドレイン接続層３１ａは、その第１端部３１ａ１において、フィールド・第２層-コンタクト導電部７３を介して、ｎ⁺型不純物領域１５ｂ（ドレイン）と接続され、その第２端部３１ａ２において、フィールド・第２層-コンタクト導電部７３を介して、ｐ⁺型不純物領域１７ａ（ドレイン）と接続されている。ドレイン-ドレイン接続層３１ｂは、ｎ⁺型不純物領域１５ｄ（ドレイン）およびｐ⁺型不純物領域１７ｃ（ドレイン）の上方に位置している。Ｌ字型のドレイン-ドレイン接続層３１ｂは、その第１端部３１ｂ１において、フィールド・第２層-コンタクト導電部７３を介して、ｎ⁺型不純物領域１５ｄ（ドレイン）と接続され、その角部３１ｂ３において、フィールド・第２層-コンタクト導電部７３を介して、ｐ⁺型不純物領域１７ｃ（ドレイン）と接続されている。ドレイン-ドレイン接続層３１ａ、３１ｂの幅は、例えば、０．１６〜０．２０μｍである。
【００５０】
Ｖ_DD配線（電源線）３３の幅は、例えば、０．１６〜０．２０μｍである。Ｖ_DD配線３３の凸部３３ａは、Ｘ方向に延び、かつ、ｐ⁺型不純物領域１７ｂ（ソース）の上方に位置している。凸部３３ａは、フィールド・第２層-コンタクト導電部７３を介して、ｐ⁺型不純物領域１７ｂと接続されている。
【００５１】
Ｖ_SS配線用局所配線層（接地線用局所配線層）３７は、ｎ⁺型不純物領域１５ｃ（ソース）の上方に位置している。Ｖ_SS配線用局所配線層３７は、フィールド・第２層-コンタクト導電部７３を介して、ｎ⁺型不純物領域１５ｃと接続されている。Ｖ_SS配線用局所配線層３７は、Ｖ_SS配線５５（図６）と、駆動トランジスタＱ₃、Ｑ₄のソースとなるｎ⁺型不純物領域１５ｃとを接続するための配線層として機能する。Ｖ_SS配線用局所配線層３７は、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図９中の右隣に位置するメモリセルにおいて共用される。
【００５２】
ビット線用コンタクトパッド層３５ａは、ｎ⁺型不純物領域１５ａの上方に位置している。ビット線用コンタクトパッド層３５ａは、フィールド・第２層-コンタクト導電部７３を介して、ｎ⁺型不純物領域１５ａと接続されている。ビット線用コンタクトパッド層３５ａは、ビット線６１ａ（図７）と、転送トランジスタＱ₁のソースおよびドレインとなるｎ⁺型不純物領域１５ａとを接続するためのパッド層として機能する。ビット線用コンタクトパッド層３５ａは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図９中の上に位置するメモリセルにおいて共用される。
【００５３】
／ビット線用コンタクトパッド層３５ｂは、ｎ⁺型不純物領域１５ｅの上方に位置している。／ビット線用コンタクトパッド層３５ｂは、フィールド・第２層-コンタクト導電部７３を介して、ｎ⁺型不純物領域１５ｅと接続されている。／ビット線用コンタクトパッド層３５ｂは、／ビット線６１ｂ（図７）と、転送トランジスタＱ₂のソースおよびドレインとなるｎ⁺型不純物領域１５ｅとを接続するためのパッド層として機能する。／ビット線用コンタクトパッド層３５ｂは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図９中の下に位置するメモリセルにおいて共用される。
【００５４】
次に、第２層導電層の断面構造について、図１４を用いて説明する。第２層導電層は、例えば、高融点金属の窒化物層のみからなることができる。第２層導電層の厚さは、たとえば１００〜２００ｎｍである。高融点金属の窒化物層は、例えば、チタンナイトライド層がある。また、第２層導電層は、次のいずれかの態様であってもよい。１）高融点金属からなる金属層３０上に、高融点金属の窒化物層３２を形成した構造を有していてもよい。この場合、高融点金属からなる金属層３０は、下敷きとなり、例えば、チタン層がある。高融点金属の金属層の材料としては、チタン、タングステンを挙げることができる。２）第２層導電層は、高融点金属の金属層のみから構成されてもよい。
【００５５】
次に、フィールド・第２層-コンタクト導電部７３の断面構造について、図１４を用いて説明する。層間絶縁層７１には、フィールドにあるｎ⁺型不純物領域やｐ⁺型不純物領域を露出する複数のスルーホール７５が形成されている。これらのスルーホール７５に、フィールド・第２層-コンタクト導電部７３が埋め込まれている。フィールド・第２層-コンタクト導電部７３は、スルーホール７５に埋め込まれたプラグ７７と、スルーホール７５の底面上および側面上に位置するバリア層７９と、を含む。プラグ７７の材料としては、例えば、タングステンがある。バリア層７９は、高融点金属からなる金属層と、その金属層の上に形成された高融点金属の窒化物層とからなることが好ましい。高融点金属からなる金属層の材料としては、たとえばチタンが挙げられる。高融点金属の窒化物層の材料としては、例えば、チタンナイトライドがある。スルーホール７５の上端部の径は、例えば、０．１８〜０．２２μｍであり、下端部の径は、例えば、０．１４〜０．１８μｍである。
【００５６】
図１４、図１５に示すように、第２層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層８１が形成されている。層間絶縁層８１は、ＣＭＰにより平坦化の処理がなされている。
【００５７】
｛第３層導電層｝
第３層導電層について、図５、図１０、図１１を用いて説明する。第３層導電層は、第２層導電層の上層に位置する。第３層導電層は、ドレイン-ゲート接続層４１ａ、４１ｂを含む。ドレイン-ゲート接続層４１ａ、４１ｂの幅は、例えば、０．１６〜０．２０μｍである。
【００５８】
ドレイン-ゲート接続層４１ａは、Ｌ字型のパターンを有し、その第１端部４１ａ１がドレイン-ドレイン接続層３１ａの第１端部３１ａ１の上方に位置している（図１０）。ドレイン-ゲート接続層４１ａの第１端部４１ａ１は、第３層導電層と第２層導電層とを接続する導電部であるコンタクト導電部８３（以下、第２層・第３層-コンタクト導電部８３という）を介して、ドレイン-ドレイン接続層３１ａの第１端部３１ａ１と接続されている（図１０）。ドレイン-ゲート接続層４１ａの第２端部４１ａ２がゲート-ゲート電極層２１ｂの中央部の上方に位置している（図１１）。ドレイン-ゲート接続層４１ａの第２端部４１ａ２は、第３層導電層と第１層導電層とを接続する導電部であるコンタクト導電部９３（以下、第１層・第３層-コンタクト導電部９３という）を介して、ゲート-ゲート電極層２１ｂの中央部と接続されている（図１１）。
【００５９】
ドレイン-ゲート接続層４１ｂは、コ字型をし、その第１端部４１ｂ１がドレイン-ドレイン接続層３１ｂの第２端部３１ｂ２の上方に位置している（図１０）。ドレイン-ゲート接続層４１ｂの第１端部４１ｂ１は、第２層・第３層-コンタクト導電部８３を介して、ドレイン-ドレイン接続層３１ｂの第２端部３１ｂ２と接続されている（図１０）。ドレイン-ゲート接続層４１ｂの第２端部４１ｂ２がゲート-ゲート電極層２１ａの中央部の上方に位置している（図１１）。ドレイン-ゲート接続層４１ｂの第２端部４１ｂ２は、第１層・第３層-コンタクト導電部９３を介して、ゲート-ゲート電極層２１ａの中央部と接続されている（図１１）。
【００６０】
次に、第３層導電層の断面構造について、図１４、図１５を用いて説明する。第３層導電層は、第２層導電層で述べた構造と同様の構造をとることができる。
【００６１】
次に、第２層・第３層-コンタクト導電部８３の断面構造について、図１４を用いて説明する。層間絶縁層８１を貫通するスルーホール８５には、第２層・第３層-コンタクト導電部８３が埋め込まれている。第２層・第３層-コンタクト導電部８３は、フィールド・第２層-コンタクト導電部７３で述べた構造と同様の構造をとることができる。
【００６２】
次に、第１層・第３層-コンタクト導電部９３の断面構造について、図１５を用いて説明する。第１層・第３層-コンタクト導電部９３は、二つの層間絶縁層７１、８１を貫通するスルーホール９５に埋め込まれている。この断面において、第１層・第３層-コンタクト導電部９３は、ゲート-ゲート電極層２１ａと接続されている。第１層・第３層-コンタクト導電部９３は、フィールド・第２層-コンタクト導電部７３で述べた構造と同様の構造をとることができる。スルーホール９５の上端部の径は、例えば、０．１８〜０．２２μｍであり、下端部の径は、例えば、０．１４〜０．１８μｍである。
【００６３】
図１４、図１５に示すように、第３層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層１０１が形成されている。層間絶縁層１０１は、ＣＭＰにより平坦化の処理がなされている。
【００６４】
｛第４層導電層｝
第４層導電層について、図６、図１２を用いて説明する。第４層導電層は、第３層導電層の上層に位置する。第４層導電層は、Ｘ方向にほぼ直線状に延びるパターンを有するビット線用局所配線層５１ａ、／ビット線用局所配線層５１ｂ、主ワード線５３、Ｖ_SS配線（接地線）５５を含む。ビット線用局所配線層５１ａと、／ビット線用局所配線層５１ｂとの間に、主ワード線５３、Ｖ_SS配線５５が位置している。
【００６５】
Ｖ_SS配線５５は、Ｖ_SS配線用局所配線層３７の上方に位置し、第４層導電層と第２層導電層とを接続する導電部であるコンタクト導電部１１３（以下、第２層・第４層-コンタクト導電部１１３という）を介して、Ｖ_SS配線用局所配線層３７と接続されている（図１２）。Ｖ_SS配線５５の幅は、例えば、０．４〜１．０μｍである。
【００６６】
主ワード線５３は、ドレイン-ドレイン接続層３１ａの上方に位置する。主ワード線５３によって、副ワード線２３ａ、２３ｂ（図８）が活性化および非活性化される。主ワード線５３の幅は、例えば、０．１８〜０．２４μｍである。なお、本実施形態では、ワード線を副ワード線と主ワード線からなる構造としているが、主ワード線を設けない構造でもよい。
【００６７】
ビット線用局所配線層５１ａは、ビット線用コンタクトパッド層３５ａの上方に位置する。ビット線用局所配線層５１ａは、ビット線６１ａ（図７）と、転送トランジスタＱ₁のソースおよびドレインとなるｎ⁺型不純物領域１５ａ（図８）とを接続するための配線層として機能する。ビット線用局所配線層５１ａの一方の端部５１ａ１は、第２層・第４層-コンタクト導電部１１３を介して、ビット線コンタクトパッド層３５ａと接続されている。ビット線用局所配線層５１ａは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図１２中の上に位置するメモリセルにおいて共用される。ビット線用局所配線層５１ａの幅は、例えば、０．２０〜０．４０μｍである。
【００６８】
／ビット線用局所配線層５１ｂは、／ビット線用コンタクトパッド層３５ｂの上方に位置する。／ビット線用局所配線層５１ｂは、ビット線６１ｂ（図７）と、転送トランジスタＱ₂のソースおよびドレインとなるｎ⁺型不純物領域１５ｅ（図８）とを接続するための配線層として機能する。／ビット線用局所配線層５１ｂの第１端部５１ｂ１は、第２層・第４層-コンタクト導電部１１３を介して、／ビット線コンタクトパッド層３５ｂと接続されている。／ビット線用局所配線層５１ｂは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図１２中の下に位置するメモリセルにおいて共用される。／ビット線用局所配線層５１ｂの幅は、例えば、０．２０〜０．４０μｍである。
【００６９】
次に、第４層導電層の断面構造について、図１４を用いて説明する。第４層導電層は、例えば、下から順に、高融点金属の窒化物層５２、金属層５４、高融点金属の窒化物層５６が積層された構造を有する。各層の具体例は、次のとおりである。高融点金属の窒化物層５２としては、例えば、チタンナイトライド層がある。金属層５４としては、例えば、アルミニウム層、銅層または、これらの合金層がある。高融点金属の窒化物層５６としては、例えば、チタンナイトライド層がある。また、第４層導電層は、次のいずれかの態様であってもよい。１）高融点金属の窒化物層のみから構成される態様。２）金属層のみから構成される態様。
【００７０】
第４層導電層上には、シリコン酸化層からなるハードマスク層５９が形成されている。ハードマスク層５９をマスクとして、第４層導電層のパターンニングがなされる。これは、メモリセルの小型化により、レジストのみをマスクとして、第４層導電層のパターンニングをするのが困難だからである。
【００７１】
次に、第２層・第４層-コンタクト導電部１１３の断面構造について、図１４を用いて説明する。第２層・第４層-コンタクト導電部１１３は、二つの層間絶縁層８１、１０１を貫通するスルーホール１１５に埋め込まれている。この断面において、第２層・第４層-コンタクト導電部１１３は、ビット線コンタクトパッド層３５ａとビット線用局所配線層５１ａとを接続している。第２層・第４層-コンタクト導電部１１３は、フィールド・第２層-コンタクト導電部７３で述べた構造と同様の構造をとることができる。スルーホール１１５の上端部の径は、例えば、０．１８〜０．２４μｍであり、下端部の径は、例えば、０．１４〜０．１８μｍである。
【００７２】
図１４、図１５に示すように、第４層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層１２１が形成されている。層間絶縁層１２１は、ＣＭＰにより平坦化の処理がなされている。
【００７３】
｛第５層導電層｝
第５層導電層について、図７、図１３を用いて説明する。第５層導電層は、第４層導電層の上層に位置する。第５層導電層は、Ｙ方向にほぼ直線状に延びるパターンを有する一対のビット線６１ａ、／ビット線６１ｂを含む。／ビット線６１ｂには、ビット線６１ａに流れる信号と相補の信号が流れる。ビット線６１ａ、／ビット線６１ｂの幅は、例えば、０．２０〜０．２６μｍである。
【００７４】
ビット線６１ａは、第５層導電層と第４層導電層とを接続する導電部であるコンタクト導電部１３３（以下、第４層・第５層-コンタクト導電部１３３という）を介して、ビット線用局所配線層５１ａの一方の端部５１ａ１と接続される。／ビット線６１ｂは、第４層・第５層-コンタクト導電部１３３を介して、／ビット線用局所配線層５１ｂの第２端部５１ｂ２と接続されている。
【００７５】
次に、第５層導電層の断面構造について、図１４、図１５を用いて説明する。第５層導電層は、第４層導電層で述べた構造と同様の構造をとることができる。第５層導電層上には、シリコン酸化層からなるハードマスク層６９が形成されている。ハードマスク層６９の形成理由は、ハードマスク層５９と同じである。
【００７６】
次に、第４層・第５層-コンタクト導電部１３３の断面構造について、図１４を用いて説明する。第４層・第５層-コンタクト導電部１３３は、層間絶縁層１２１を貫通するスルーホール１３５に埋め込まれている。この断面において、第４層・第５層-コンタクト導電部１３３は、ビット線６１ａとビット線用局所配線層５１ａとを接続している。第４層・第５層-コンタクト導電部１３３は、フィールド・第２層-コンタクト導電部７３で述べた構造と同様の構造をとることができる。スルーホール１３５の上端部の径は、例えば、０．２０〜０．２４μｍであり、下端部の径は、例えば、０．１８〜０．２２μｍである。
【００７７】
以上が本実施形態にかかるＳＲＡＭの構造の詳細である。
【００７８】
［本実施形態にかかるＳＲＡＭの主な効果］
本実施形態によれば、ＳＲＡＭのメモリセルの小型化を図ることができる。以下、詳細に説明する。本実施形態では、メモリセルのフリップフロップで情報の記憶を行う。フリップフロップは、一方のインバータの入力端子（ゲート電極）を他方のインバータの出力端子（ドレイン）に接続し、かつ他方のインバータの入力端子（ゲート電極）を一方のインバータの出力端子（ドレイン）に接続することにより、構成される。つまり、フリップフロップは、第１のインバータと第２のインバータをクロスカップル接続したものである。二層の導電層を用いてフリップフロップを構成する場合、例えば、インバータのドレイン同士を接続するドレイン-ドレイン接続層と、インバータのゲートとインバータのドレインを接続するドレイン-ゲート接続層と、を一つの導電層にすることにより、クロスカップル接続ができる。
【００７９】
しかし、この構造によれば、この導電層は、一方のインバータのドレインが位置する領域と、他方のインバータのゲートが位置する領域と、これらを連結する領域と、にわたって形成される。よって、この導電層は、三つ端部を有するパターン（例えば、Ｔ字型やｈ字型のような分岐部を有するパターン）や、互いに腕部分が入り込み合った渦巻き状のパターンとなる。なお、Ｔ字型のパターンとしては、例えば、特開平１０−４１４０９号公報の図１に開示されている。ｈ字型のパターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭＴech.Ｄigest(1998)、第２０３頁の図４（ｂ）に開示されている。渦巻き状のパターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭＴech.Ｄigest(1998)、第２０３頁の図３（ｂ）に開示されている。このような複雑なパターンは、パターンが微細化すると、フォトエッチング工程での正確な形状再現が困難となるので、所望のパターンが得られず、メモリセルサイズの小型化の妨げとなる。
【００８０】
本実施形態によれば、図３、図４、図５に示すように、ＣＭＯＳインバータのゲートとなるゲート-ゲート電極層（２１ａ、２１ｂ）、ＣＭＯＳインバータのドレイン同士を接続するドレイン-ドレイン接続層（３１ａ、３１ｂ）、一方のＣＭＯＳインバータのゲートと他方のＣＭＯＳインバータのドレインとを接続するドレイン-ゲート接続層（４１ａ、４１ｂ）を、それぞれ、異なる層に形成している。このように、本実施形態では、三層の導電層を用いてフリップフロップを構成するので、二層の導電層を用いてフリップフロップを構成する場合に比べて、各層のパターンを単純化できる。例えば、Ｉ字型のパターンのような、端部が二つのほぼ直線状のパターンや、Ｌ字型、コ字型のパターンのような、端部が二つで、ほぼ直線状の要素が組み合わされたパターンにすることができる。以上のように、本実施形態によれば、各層のパターンを単純化できるので、例えば、０．１２μｍ世代において、メモリセルサイズが、２．５μｍ²以下の微細なＳＲＡＭにすることができる。
【００８１】
［ＳＲＡＭのメモリセルアレイ］
本実施形態のＳＲＡＭのメモリセルを含むメモリセルアレイとしては、第１の例および第２の例がある。まず第１の例の構成および効果を説明する。
【００８２】
｛第１の例｝
（構成）
図１６は、本実施形態のＳＲＡＭのメモリセルを含むメモリセルアレイの第１の例の部分平面図である。メモリセルアレイ２００は、多数のメモリセル（ＭＣ）２１０がマトリックス状に配置されている。メモリセル（ＭＣ）２１０に、図１〜図１５で説明したメモリセルが形成されている。各メモリセル（ＭＣ）２１０のビット線６１ａ、／ビット線６１ｂおよびＶ_DD配線３３（電源線）がＹ方向に延びており、Ｖ_SS配線５５（接地線）がＸ方向に延びている。メモリセルアレイ２００は、正規メモリセルアレイと冗長メモリセルアレイとを含む。
【００８３】
ビット線６１ａおよび／ビット線６１ｂの対には、第１のビット線および／ビット線の対２４０（以下、第１の対という）、第２のビット線および／ビット線の対２５０（以下、第２の対という）があり、各々が複数ある。一組の第１の対２４０、第２の対２５０毎、つまり、２カラム毎に電源切り離し回路２３０を介して、電源Ｖ_DDと接続されている。電源切り離し回路２３０のヒューズを切断することにより、ビット線６１ａ、／ビット線６１ｂおよびＶ_DD配線３３は、電源Ｖ_DDから切り離される。第１の例では、正規メモリセルアレイの２カラム毎に冗長メモリセルアレイの２カラムが置換される。
【００８４】
一組の、第１の対２４０と第２の対２５０において、第１の対２４０のメモリセル（ＭＣ）２１０と、第２の対２５０のメモリセル（ＭＣ）２１０とは、Ｖ_DD配線３３（電源線）を共用している。これを、メモリセル（ＭＣ）２１０とＶ_DD配線３３との関係を示す図で説明すると、図１７のようになり、２カラムで一本のＶ_DD配線３３が用いられる。このため、図４に示すＶ_DD配線３３は、このメモリセルと左隣りのメモリセルとで共用されるように配置される。
【００８５】
なお、電源Ｖ_DDは、ビット線プリチャージ回路２２０を介して、ビット線６１ａ、／ビット線６１ｂに電位を供給する。また、電源Ｖ_DDは、Ｖ_DD配線３３を介してメモリセル（ＭＣ）２１０に電位を供給する。
【００８６】
（効果）
第１の例によれば、ＳＲＡＭのメモリセルアレイの集積度を向上させることができる。以下、詳細に説明する。
【００８７】
第１の例では、ビット６１ａ線や／ビット線６１ｂ（以下、単にビット線という場合がある）に不良が発生すると、その不良ビット線を含む２カラムは、冗長メモリセルアレイの２カラムと置換される。この置換のため、不良ビット線を含む２カラムを電源Ｖ_DDから切り離す処理、および、不良ビット線を含む２カラムのメモリセル（ＭＣ）２１０のＶ_DD配線（電源線）３３を電源Ｖ_DDから切り離す処理がおこなわれる。
【００８８】
第１の例によれば、ビット６１ａ線、／ビット線６１ｂおよびＶ_DD配線３３は、同一方向に延びているので、所定数のビット線毎にビット線と同じ方向に延びる共通Ｖ_DD配線（共通電源線）を設ける必要がない。すなわち、例えば、ビット６１ａ線、／ビット線６１ｂがＹ方向に延び、Ｖ_DD配線３３がＸ方向に延びている場合、所定数のビット線毎にＹ方向に延びる共通Ｖ_DD配線を設け、これにＶ_DD配線３３を接続させている。不良ビット線が発生した場合、共通Ｖ_DD配線が電源から切り離されるのである。この構造の場合、共通Ｖ_DD配線のためのスペースが必要となり、メモリセルアレイの集積度が低下する。これに対して、第１の例によれば、共通Ｖ_DD配線のためのスペースが不要となり、メモリセルアレイの集積度を向上させることができる。
【００８９】
｛第２の例｝
（構成）
図１８は、本実施形態のＳＲＡＭのメモリセルを含むメモリセルアレイの第２の例の部分平面図である。第１の例の要素と同一の要素には同一符号を付している。第２の例については第１の例と相違する点を中心に説明する。
【００９０】
第２の例のメモリセルアレイ３００において、ビット線６１ａおよび／ビット線６１ｂの対（以下、対という）２６０毎、つまり、１カラム毎に電源切り離し回路２３０を介して、電源Ｖ_DDと接続されている。第２の例では、正規メモリセルアレイの１カラム毎に冗長メモリセルアレイの１カラムが置換される。１カラム毎に置換できるようにするため、ある対２６０のメモリセル（ＭＣ）２１０のＶ_DD配線３３（電源線）は、他の対２６０のメモリセル（ＭＣ）２１０のＶ_DD配線３３から分離されている。
これを、メモリセル（ＭＣ）２１０とＶ_DD配線３３との関係を示す図で説明すると、図１９のようになり、１カラムで一本のＶ_DD配線３３が用いられる。このため、図４に示すＶ_DD配線３３は、このメモリセルと左隣りまたは右隣りのメモリセルとで共用されない。
【００９１】
（効果）
第２の例によれば、第１の例と同じように、ビット６１ａ線、／ビット線６１ｂおよびＶ_DD配線３３が同一方向に延びているので、所定数のビット線毎にビット線と同じ方向に延びる共通Ｖ_DD配線（共通電源線）を設ける必要がない。よって、第２の例によれば、ＳＲＡＭのメモリセルアレイの集積度を向上させることができる。
【００９２】
また、第２の例は、次の点から第１の例に比べてメモリセルアレイの集積度を向上させることができる。第１の例では例えば、第１の対２４０に不良ビット線があれば、第２の対２５０に不良ビット線がなくても、第２の対２５０は第１の対２４０と共に置換される。これに対して、第２の例は、第１の例と異なり、不良ビット線を含む対２６０のみ置換されるので、メモリセルアレイの集積度を上げることができる。
【００９３】
なお、第１の例は、次の点から第２の例に比べてメモリセルアレイの集積度を上げることができる。第１の例は２カラムで一本のＶ_DD配線３３を用いるのに対して、第２の例は１カラムで一本のＶ_DD配線３３を用いる。よって、第１の例は、第２の例よりもＶ_DD配線３３の数を減らすことができるので、メモリセルアレイの集積度を上げることができる。
【００９４】
［ＳＲＡＭの電子機器への応用例］
本実施形態にかかるＳＲＡＭは、例えば、携帯機器のような電子機器に応用することができる。図２０は、携帯電話機のシステムの一部のブロック図である。ＣＰＵ、ＳＲＡＭ、ＤＲＡＭはバスラインにより、相互に接続されている。さらに、ＣＰＵは、バスラインにより、キーボードおよびＬＣＤドライバと接続されている。ＬＣＤドライバは、バスラインにより、液晶表示部と接続されている。ＣＰＵ、ＳＲＡＭおよびＤＲＡＭでメモリシステムを構成している。
【００９５】
図２１は、図２０に示す携帯電話機のシステムを備える携帯電話機６００の斜視図である。携帯電話機６００は、キーボード６１２、液晶表示部６１４、受話部６１６およびアンテナ部６１８を含む本体部６１０と、送話部６２２を含む蓋部６２０と、を備える。
【図面の簡単な説明】
【図１】本実施形態にかかるＳＲＡＭの等価回路図である。
【図２】本実施形態にかかるＳＲＡＭのメモリセルのフィールドを示す平面図である。
【図３】本実施形態にかかるＳＲＡＭのメモリセルの第１層導電層を示す平面図である。
【図４】本実施形態にかかるＳＲＡＭのメモリセルの第２層導電層を示す平面図である。
【図５】本実施形態にかかるＳＲＡＭのメモリセルの第３層導電層を示す平面図である。
【図６】本実施形態にかかるＳＲＡＭのメモリセルの第４層導電層を示す平面図である。
【図７】本実施形態にかかるＳＲＡＭのメモリセルの第５層導電層を示す平面図である。
【図８】本実施形態にかかるＳＲＡＭのメモリセルのフィールドおよび第１層導電層を示す平面図である。
【図９】本実施形態にかかるＳＲＡＭのメモリセルのフィールド、第１層導電層および第２層導電層を示す平面図である。
【図１０】本実施形態にかかるＳＲＡＭのメモリセルの第２層導電層および第３層導電層を示す平面図である。
【図１１】本実施形態にかかるＳＲＡＭのメモリセルの第１層導電層および第３層導電層を示す平面図である。
【図１２】本実施形態にかかるＳＲＡＭのメモリセルの第２層導電層および第４層導電層を示す平面図である。
【図１３】本実施形態にかかるＳＲＡＭのメモリセルの第４層導電層および第５層導電層を示す平面図である。
【図１４】図２〜図１３のＡ１−Ａ２線に沿った断面図である。
【図１５】図２〜図１３のＢ１−Ｂ２線に沿った断面図である。
【図１６】本実施形態のＳＲＡＭのメモリセルを含むメモリセルアレイの第１の例の部分平面図である。
【図１７】第１の例のメモリセル（ＭＣ）とＶ_DD配線との関係を示す図である。
【図１８】本実施形態のＳＲＡＭのメモリセルを含むメモリセルアレイの第２の例の部分平面図である。
【図１９】第２の例のメモリセル（ＭＣ）とＶ_DD配線との関係を示す図である。
【図２０】本実施形態にかかるＳＲＡＭを備えた、携帯電話機のシステムの一部のブロック図である。
【図２１】図２０に示す携帯電話機のシステムを備える携帯電話機の斜視図である。
【符号の説明】
１１活性領域
１１ａ領域
１１ｂ領域
１２ｐウェル
１３活性領域
１４ｎウェル
１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅｎ⁺型不純物領域
１７ａ、１７ｂ、１７ｃｐ⁺型不純物領域
１９素子分離領域
２１ａ、２１ｂゲート-ゲート電極層
２３ａ、２３ｂ副ワード線
３０高融点金属からなる金属層
３１ａ、３１ｂドレイン-ドレイン接続層
３１ａ１、３１ｂ１第１端部
３１ａ２、３１ｂ２第２端部
３１ｂ３角部
３２高融点金属の窒化物層
３３Ｖ_DD配線（電源線）
３３ａ凸部
３５ａビット線用コンタクトパッド層
３５ｂ／ビット線用コンタクトパッド層
３７Ｖ_SS配線用局所配線層（接地線用局所配線層）
４０高融点金属からなる金属層
４１ａ、４１ｂドレイン-ゲート接続層
４１ａ１、４１ｂ１第１端部
４１ａ２、４１ｂ２第２端部
４２高融点金属の窒化物層
５１ａビット線用局所配線層
５１ａ１一方の端部
５１ｂ／ビット線用局所配線層
５１ｂ１第１端部
５１ｂ２第２端部
５２高融点金属の窒化物層
５３主ワード線
５４金属層
５５Ｖ_SS配線（接地線）
５６高融点金属の窒化物層
５９ハードマスク
６１ａビット線
６１ｂ／ビット線
６２高融点金属の窒化物層
６４金属層
６６高融点金属の窒化物層
６９ハードマスク
７１層間絶縁層
７３フィールド・第２層-コンタクト導電部
７５スルーホール
７７プラグ
７９高融点金属の窒化物層
８１層間絶縁層
８３第２層・第３層-コンタクト導電部
８５スルーホール
８７プラグ
８９高融点金属の窒化物層
９３第１層・第３層-コンタクト導電部
９５スルーホール
９７プラグ
９９高融点金属の窒化物層
１０１層間絶縁層
１１３第２層・第４層-コンタクト導電部
１１５スルーホール
１１７プラグ
１１９高融点金属の窒化物層
１２１層間絶縁層
１３３第４層・第５層-コンタクト導電部
１３５スルーホール
１３７プラグ
１３９高融点金属の窒化物層
２００メモリセルアレイ
２１０メモリセル
２２０ビット線プリチャージ回路
２３０電源切り離し回路
２４０第１のビット線および／ビット線の対（第１の対）
２５０第２のビット線および／ビット線の対（第２の対）
２６０ビット線および／ビット線の対（対）
３００メモリセルアレイ
Ｒ一つのメモリセルの形成領域

Claims

第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタおよび第２転送トランジスタを含むメモリセルを備える半導体装置であって、
（ａ）第１方向に延びており、かつ、前記第１および第２負荷トランジスタが形成される、第１活性領域と、
（ｂ）第１方向に延びており、かつ、前記第１および第２駆動トランジスタ、前記第１および第２転送トランジスタが形成される、第２活性領域と、
（ｃ）第２方向に延びており、かつ、前記第１および第２活性領域の上層である第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第１転送トランジスタのゲート電極を含む、第１ワード線と、
（ｄ）第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第２転送トランジスタのゲート電極を含む、第２ワード線と、
（ｅ）第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第１および第２活性領域と平面的に見て交差して位置し、かつ、前記第１ワード線と前記第２ワード線との間に位置し、かつ、前記第１負荷トランジスタおよび前記第１駆動トランジスタのゲート電極を含む、第１ゲート-ゲート電極層と、
（ｆ）第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第１および第２活性領域と平面的に見て交差して位置し、かつ、前記第１ワード線と前記第２ワード線との間に位置し、かつ、前記第２負荷トランジスタおよび前記第２駆動トランジスタのゲート電極を含む、第２ゲート-ゲート電極層と、
（ｇ）第１方向に延びており、かつ、前記第１層導電層の上層に位置し、かつ、前記第１および第２負荷トランジスタのソースと接続する、電源線と、
（ｈ）第１方向に延びており、かつ、前記第１層導電層の上層に位置し、かつ、前記第１転送トランジスタと接続する、ビット線と、
（ｉ）第１方向に延びており、かつ、前記第１層導電層の上層に位置し、かつ、前記第２転送トランジスタと接続し、かつ、前記ビット線と対になる、／ビット線と、
（ｊ）第２方向に延びており、かつ、前記第１層導電層の上層である第２層導電層に位置し、かつ、前記第１負荷トランジスタのドレインと前記第１駆動トランジスタのドレインとを接続する、第１ドレイン-ドレイン接続層と、
（ｋ）第２方向に延びており、かつ、前記第２層導電層に位置し、かつ、前記第２負荷トランジスタのドレインと前記第２駆動トランジスタのドレインとを接続する、第２ドレイン-ドレイン接続層と、
（ｌ）前記第２層導電層の上層である第３層導電層に位置し、かつ、前記第１ドレイン-ドレイン接続層と前記第２ゲート-ゲート電極層とを接続する、第１ドレイン-ゲート接続層と、
（ｍ）前記第３層導電層に位置し、かつ、前記第２ドレイン-ドレイン接続層と前記第１ゲート-ゲート電極層とを接続する、第２ドレイン-ゲート接続層と、
（ｎ）第２方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２駆動トランジスタのソースと接続する、接地線用局所配線層と、
（ｏ）前記第２層導電層に位置し、かつ、前記第１転送トランジスタと接続する、ビット線用コンタクトパッド層と、
（ｐ）前記第２層導電層に位置し、かつ、前記第２転送トランジスタと接続する、／ビット線用コンタクトパッド層と、
（ｑ）第２方向に延びるパターンを有し、かつ、前記３層導電層の上層である第４層導電層に位置し、かつ、前記接地線用局所配線層と接続する、接地線と、
（ｒ）第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置する、主ワード線と、
（ｓ）第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記ビット線用コンタクトパッド層と接続する、ビット線用局所配線層と、
（ｔ）第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記／ビット線用コンタクトパッド層と接続する、／ビット線用局所配線層と、を備え、
前記電源線は、前記第２層導電層に位置し、
前記ビット線は、前記４層導電層の上層である第５層導電層に位置し、かつ、前記ビット線用局所配線層と接続し、
前記／ビット線は、前記第５層導電層に位置し、かつ、前記／ビット線用局所配線層と接続し、
前記メモリセルは複数あり、
前記ビット線および前記／ビット線の対は、複数の第１のビット線および／ビット線の対、および、複数の第２のビット線および／ビット線の対があり、
一組の、前記第１のビット線および／ビット線の対、前記第２のビット線および／ビット線の対において、前記第１のビット線および／ビット線の対の前記メモリセルと、前記第２のビット線および／ビット線の対の前記メモリセルとで、前記電源線を共用している、半導体装置。
第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタおよび第２転送トランジスタを含むメモリセルを備える半導体装置であって、
（ａ）第１方向に延びており、かつ、前記第１および第２負荷トランジスタが形成される、第１活性領域と、
（ｂ）第１方向に延びており、かつ、前記第１および第２駆動トランジスタ、前記第１および第２転送トランジスタが形成される、第２活性領域と、
（ｃ）第２方向に延びており、かつ、前記第１および第２活性領域の上層である第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第１転送トランジスタのゲート電極を含む、第１ワード線と、
（ｄ）第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第２転送トランジスタのゲート電極を含む、第２ワード線と、
（ｅ）第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第１および第２活性領域と平面的に見て交差して位置し、かつ、前記第１ワード線と前記第２ワード線との間に位置し、かつ、前記第１負荷トランジスタおよび前記第１駆動トランジスタのゲート電極を含む、第１ゲート-ゲート電極層と、
（ｆ）第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第１および第２活性領域と平面的に見て交差して位置し、かつ、前記第１ワード線と前記第２ワード線との間に位置し、かつ、前記第２負荷トランジスタおよび前記第２駆動トランジスタのゲート電極を含む、第２ゲート-ゲート電極層と、
（ｇ）第１方向に延びており、かつ、前記第１層導電層の上層に位置し、かつ、前記第１および第２負荷トランジスタのソースと接続する、電源線と、
（ｈ）第１方向に延びており、かつ、前記第１層導電層の上層に位置し、かつ、前記第１転送トランジスタと接続する、ビット線と、
（ｉ）第１方向に延びており、かつ、前記第１層導電層の上層に位置し、かつ、前記第２転送トランジスタと接続し、かつ、前記ビット線と対になる、／ビット線と、
（ｊ）第２方向に延びており、かつ、前記第１層導電層の上層である第２層導電層に位置し、かつ、前記第１負荷トランジスタのドレインと前記第１駆動トランジスタのドレインとを接続する、第１ドレイン-ドレイン接続層と、
（ｋ）第２方向に延びており、かつ、前記第２層導電層に位置し、かつ、前記第２負荷トランジスタのドレインと前記第２駆動トランジスタのドレインとを接続する、第２ドレイン-ドレイン接続層と、
（ｌ）前記第２層導電層の上層である第３層導電層に位置し、かつ、前記第１ドレイン-ドレイン接続層と前記第２ゲート-ゲート電極層とを接続する、第１ドレイン-ゲート接続層と、
（ｍ）前記第３層導電層に位置し、かつ、前記第２ドレイン-ドレイン接続層と前記第１ゲート-ゲート電極層とを接続する、第２ドレイン-ゲート接続層と、
（ｎ）第２方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２駆動トランジスタのソースと接続する、接地線用局所配線層と、
（ｏ）前記第２層導電層に位置し、かつ、前記第１転送トランジスタと接続する、ビット線用コンタクトパッド層と、
（ｐ）前記第２層導電層に位置し、かつ、前記第２転送トランジスタと接続する、／ビット線用コンタクトパッド層と、
（ｑ）第２方向に延びるパターンを有し、かつ、前記３層導電層の上層である第４層導電層に位置し、かつ、前記接地線用局所配線層と接続する、接地線と、
（ｒ）第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置する、主ワード線と、
（ｓ）第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記ビット線用コンタクトパッド層と接続する、ビット線用局所配線層と、
（ｔ）第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記／ビット線用コンタクトパッド層と接続する、／ビット線用局所配線層と、を備え、
前記電源線は、前記第２層導電層に位置し、
前記ビット線は、前記４層導電層の上層である第５層導電層に位置し、かつ、前記ビット線用局所配線層と接続し、
前記／ビット線は、前記第５層導電層に位置し、かつ、前記／ビット線用局所配線層と接続し、
前記メモリセルは複数あり、
前記ビット線および前記／ビット線の対は複数あり、
一の前記ビット線および前記／ビット線の対の前記メモリセルの前記電源線は、他の前記ビット線および前記／ビット線の対の前記メモリセルの前記電源線と、切り離し回路を介して接続されている、半導体装置。
請求項１または２において、
前記メモリセルにおいて、
前記電源線と、前記ビット線および前記／ビット線の対とは、異なる層に配置されている、半導体装置。
請求項１〜３のいずれかにおいて、
前記第１および第２活性領域、前記第１および第２ゲート-ゲート電極層、前記第１および第２ワード線は、ほぼ直線状のパターンを有する、半導体装置。
請求項１〜４のいずれかにおいて、
前記メモリセルのサイズが、２．５μｍ^２以下である、半導体装置。
請求項１〜５のいずれかに記載の前記半導体装置を備える、メモリシステム。
請求項１〜５のいずれかに記載の前記半導体装置を備える、電子機器。