JP3325945B2

JP3325945B2 - 薄膜トランジスタの作製方法

Info

Publication number: JP3325945B2
Application number: JP07110393A
Authority: JP
Inventors: 宏勇張; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1993-03-05
Filing date: 1993-03-05
Publication date: 2002-09-17
Anticipated expiration: 2017-09-17
Also published as: JPH06260650A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ）の構造および作製方法に関するものである。本発
明によって作製される薄膜トランジスタは、ガラス等の
絶縁基板上、単結晶シリコン等の半導体基板上、いずれ
にも形成される。

【０００２】

【従来の技術】従来、薄膜トランジスタは、薄膜半導体
領域（活性層）を島状にパターニングして、形成した
後、ゲイト絶縁膜として、ＣＶＤ法やスパッタ法によっ
て絶縁被膜を形成し、その上にゲイト電極を形成した。

【０００３】

【発明が解決しようする課題】ＣＶＤ法やスパッタ法で
形成される絶縁被膜はステップカバレージ（段差被覆
性）が悪く、信頼性や歩留り、特性に悪影響を及ぼして
いた。図３には従来の典型的なＴＦＴを上から見た図、
およびその図面のＡ−Ａ’、Ｂ−Ｂ’に沿った断面図を
示す。ＴＦＴは基板３１上に形成され、薄膜半導体領域
は不純物領域（ソース、ドレイン領域、ここではＮ型の
導電型を示す）３３とゲイト電極３７の下に位置し、実
質的に真性のチャネル形成領域３２に分けられ、この半
導体領域を覆って、ゲイト絶縁膜３５が設けられる。不
純物領域３３には、層間絶縁物３９を通してコンタクト
ホールが開けられ、電極・配線３８が設けられる。

【０００４】図から分かるように、ゲイト絶縁膜３５の
半導体領域の端部における被覆性は著しく悪く、典型的
には平坦部の厚さの半分しか厚みが存在しない。一般に
島状半導体領域が厚い場合には甚だしい。特にゲイト電
極に沿ったＡ−Ａ’断面からこのような被覆性の悪化が
ＴＦＴの特性、信頼性、歩留りに及ぼす悪影響が分か
る。すなわち、図５のＡ−Ａ’断面図において点線円で
示した領域３６に注目してみれば、ゲイト電極３７の電
界が薄膜半導体領域の端部に集中的に印加される。すな
わち、この部分ではゲイト絶縁膜の厚さが平坦部の半分
であるので、その電界強度は２倍になるためである。

【０００５】この結果、この領域３６のゲイト絶縁膜は
長時間のあるいは高い電圧印加によって容易に破壊され
る。ゲイト電極に印加される信号が正であれば、この領
域３６の半導体もＮ型であるので、ゲイト電極３７と不
純物領域３８（特に、ドレイン領域）が導通してしま
い、信頼性低下の原因となる。

【０００６】また、ゲイト絶縁膜が破壊された際には、
何らかの電荷がトラップされることが起こり、例えば、
負の電荷がトラップされれば、ゲイト電極に印加される
電圧にほとんど関わりなく、領域３６の半導体はＮ型を
呈し、２つの不純物領域３８が導通することとなり、特
性を劣化させる。また、以上のような劣化を引き起こさ
ずにＴＦＴを使用するには、理想的な場合の半分の電圧
しか印加できず、性能を十分に利用することができな
い。

【０００７】また、ＴＦＴの一部にこのような弱い部分
が存在するということは製造工程における帯電等によっ
て容易にＴＦＴが破壊されることであり、歩留り低下の
大きな要因となる。本発明はこのような問題を解決する
ことを課題とする。

【０００８】

【発明を解決するための手段】本発明では、このように
電気的に弱い領域の半導体を抵抗の高い真性半導体、あ
るいはチャネル形成領域と同じ導電型とすることによっ
て補うことを特徴とする。本発明の典型的な構造を図１
に示す。図１（Ａ）に示すように、本発明では，島状半
導体領域の端部でゲイト電極１１が横断する部分の近傍
において、従来のＴＦＴでは不純物領域（ソース、ドレ
イン）とされていた部分に真性の領域もしくはチャネル
形成領域と同じ導電型の領域１４を設けた。すなわち、
本発明のＴＦＴでは、島状半導体領域において、ゲイト
電極で覆われていない部分に関して、不純物がドーピン
グされた不純物領域（ソース、ドレイン）１３以外に、
実質的に真性な領域もしくはチャネル形成領域と同じ導
電型の領域１４が存在する。

【０００９】図１（Ｂ）には、本発明の別な例を示す
が、島状半導体領域の形状が違うだけで、実質的な構造
は図１（Ａ）と同じである。なお、図中の１６はソー
ス、ドレインに接続する電極を示す。

【００１０】このように、真性な領域１４もしくはチャ
ネル形成領域と同じ導電型の領域が設けられたことの効
果は図４で説明される。図４（Ａ）は従来のＴＦＴの構
造および等価回路を示す。図中のＸ、Ｙは島状半導体領
域をゲイト電極が横断する部分であるが、この部分のゲ
イト絶縁膜は先に述べた通り、平坦な部分よりも薄い。
したがって、等価回路に示すように本来のＴＦＴよりも
しきい値や耐圧の低い寄生ＴＦＴが形成されている。

【００１１】もし、ゲイトに過大な電圧が印加される
と、本来のＴＦＴが破壊される前に、この寄生ＴＦＴが
破壊されて、寄生ＴＦＴは単なる導体となり、ソース、
ドレイン間、もしくはソース、ゲイト間のリーク電流が
増大する。

【００１２】一方、本発明は図４（Ｂ）に示すような構
造、および等価回路である。本発明においても寄生ＴＦ
Ｔ、Ｘ、Ｙが形成されるのは従来の場合と同様である。
しかしながら、本発明では島状半導体領域の一部が真性
半導体領域となったために抵抗が高く、この抵抗Ｒは寄
生ＴＦＴに直列に挿入されて、ソース、ドレインの電圧
が直接、寄生ＴＦＴに印加されない構造となる。また、
チャネル形成領域と同じ導電型の領域を設けた場合に
は、その導電型はソース、ドレインとは逆であるので、
ＰＮ接合によって抵抗と同等なバリアが形成される。

【００１３】したがって、過大な電圧がゲイト電極に印
加された場合においても、寄生抵抗のソース、ドレイン
に直列に挿入された上記の抵抗によって電圧が減じら
れ、寄生ＴＦＴが破壊されることがない。この結果、従
来のＴＦＴにおいて問題となった信頼性の低下、歩留
り、特性の劣化は解決される。

【００１４】本発明を実施する工程を図１（Ｃ）〜
（Ｈ）を用いて簡単に説明する。まず、基板上に島状半
導体領域１０を形成する。通常はこの半導体領域は実質
的に真性であるが、弱いＮ型もしくはＰ型であってもよ
い。（図１（Ｃ））

【００１５】そして、ゲイト絶縁膜を形成した後、図１
（Ｄ）に示すようにゲイト電極１１を設ける。その後、
図１（Ｅ）に１２で示すように不純物を注入する。この
結果、図１（Ｆ）のように、不純物領域１３と不純物領
域とゲイト電極で挟まれた領域１４が形成される。領域
１４は２〜５μｍのディメンジョンで示される領域とす
ると好ましい。この領域の導電型は島状半導体の導電型
と同じで、島状半導体が真性であれば、この領域１４も
真性であり、典型的な抵抗率は１０⁶Ωｃｍ以上であ
る。

【００１６】図１（Ｇ）には、図１（Ｆ）で示されたＴ
ＦＴのゲイト電極を除去した様子を示す。この図から明
らかなように、チャネル形成領域１５と図１（Ｆ）で示
した領域１４の導電型は同じである。最後にソース、ド
レインに電極１６を形成してＴＦＴが完成する。（図１
（Ｈ））

【００１７】本発明においては、例えば、基板上にＮチ
ャネル型もしくはＰチャネル型のどちらか一方のＴＦＴ
だけを形成する場合にはフォトリソグラフィーの工程が
１つ増加するが、このことは、本発明によって得られる
特性、信頼性、歩留りの向上を勘案すれば何ら障害とは
ならない。

【００１８】さらに、本発明をＮチャネル型とＰチャネ
ル型のＴＦＴが混在する相補型回路（ＣＭＯＳ回路）に
適用するとその効果はより明らかになる。ＣＭＯＳ回路
においては、最も簡便な作製方法は、最初にＮ型もしく
はＰ型の不純物を基板全面に導入し、ついで、必要な箇
所をマスキングして、先に導入された不純物を打ち消す
だけの逆の導電型の不純物を導入するものである。この
方法を仮に第１の方法と称する。しかしながら、この第
１の方法では、例えば、Ｎ型領域は１×１０¹⁵ｃｍ^-2の
ドーズ量であるのに、Ｐ型領域は、５×１０¹⁵ｃｍ^-2の
ドーズ量が要求され、耐圧、しきい値等においてＮチャ
ネル型ＴＦＴとＰチャネル型ＴＦＴのバランスが取れな
いことがあった。

【００１９】もっとも、確実な方法は、最初にマスキン
グを施して、Ｎ型もしくはＰ型不純物を導入し、次に再
びマスキングを施して先の不純物の逆の導電型の不純物
を導入する方法である。この方法を第２の方法と称す
る。この場合には、Ｎ型不純物とＰ型不純物の濃度を全
く独立に設定できるのでＣＭＯＳ回路として理想的な特
性を期待できる。しかし、この場合には、第１の方法に
比べてフォトリソグラフィー工程が１つ追加されること
となる。

【００２０】本発明をＣＭＯＳ回路において、Ｎ型、Ｐ
型両ＴＦＴに実施しようとすれば、Ｎ型不純物とＰ型不
純物を別々にマスキングして導入せざるをえない。した
がって、上記２つの方法のうちの第２の方法を採用する
こととなる。第２の方法は、製造工程が複雑になるので
あるが、得られる特性が優れたものであることは先に説
明した通りである。そして、その効果に加えて本発明の
効果が得られるのであるから、フォトリソグラフィー工
程が１つ追加されることのデメリットは完全に打ち消さ
れてしまう。以下には、特にＣＭＯＳ回路を作製する上
で、本発明を実施する場合について実施例を示す。

【００２１】

【実施例】図２に本実施例の作製工程の断面図を示す。
基板（コーニング７０５９）２０上にスパッタリングに
よって厚さ２００ｎｍの酸化珪素の下地膜２１を形成し
た。さらに、プラズマＣＶＤ法によって、厚さ５０〜１
５０ｎｍ、例えば１５０ｎｍのアモルファスシリコン膜
を堆積した。引き続き、スパッタリング法によって、厚
さ２０ｎｍの酸化珪素膜を保護膜として堆積した。そし
て、これを還元雰囲気下、６００℃で４８時間アニール
して結晶化させた。結晶化工程はレーザー等の強光を用
いる方式でもよい。そして、得られた結晶シリコン膜を
パターニングして、島状シリコン領域２２Ｐ、２２Ｎを
形成した。

【００２２】次に、スパッタリング法によって厚さ１０
０ｎｍの酸化珪素膜２３をゲイト絶縁膜として堆積し、
引き続いて、減圧ＣＶＤ法によって、厚さ６００〜８０
０ｎｍ、例えば６００ｎｍのシリコン膜（０．０１〜２
％の燐を含む）を堆積した。なお、この酸化珪素とシリ
コン膜の成膜工程は連続的におこなうことが望ましい。
そして、シリコン膜をパターニングして、ゲイト電極２
４Ｐ、２４Ｎを形成した。（図２（Ａ））

【００２３】次に、半導体領域２２Ｐをフォトレジスト
２５Ｎでマスクして、プラズマドーピング法によって、
シリコン領域２２Ｎに配線２４Ｎをマスクとして不純物
（燐）を注入した。マスク２５の材料としては、この他
にもクロム、チタン、窒化チタン、アルミニウム等の金
属材料、金属窒化物材料も使用できる。ドーピングのパ
ターンは図１（Ｅ）に示されるような形状とした。ドー
ピングガスとして、フォスフィン（ＰＨ₃）を用い、加
速電圧を６０〜９０ｋＶ、例えば８０ｋＶとした。ドー
ス量は１×１０¹⁵〜８×１０¹⁵ｃｍ^-2、例えば１×１０
¹⁵ｃｍ^-2とした。この結果、Ｎ型の不純物領域２６Ｎが
形成された。ドーピング終了後、レジストマスク２５Ｎ
は酸素雰囲気中でのアッシング（灰化）工程によって除
去された。典型的なアッシング条件は１Ｔｏｒｒ、ＲＦ
パワー３００Ｗであった。

【００２４】また、後で、レーザーによって活性化をお
こなう場合には、レジストマスクを除去する前に、フッ
化水素酸によって、シリコン領域２２Ｎ上の酸化珪素２
３を選択的に除去するとよい。これは、レーザー照射時
に、酸化珪素２３とシリコン領域２２Ｎが反応すること
によって表面に凹凸が生じることを防止する上で効果的
である。（図２（Ｂ））

【００２５】さらに、今度は、半導体領域２２Ｎをフォ
トレジスト２５Ｐでマスクして、プラズマドーピング法
によって、シリコン領域２２Ｐに配線２４Ｐをマスクと
して不純物（ホウ素）を注入した。この場合もドーピン
グのパターンは図１（Ｅ）に示されるような形状とし
た。ドーピングガスとして、ジボラン（Ｂ₂Ｈ₆）を用
い、加速電圧を２０〜７０ｋＶ、例えば６５ｋＶとし
た。ドース量は１×１０¹⁵〜８×１０¹⁵ｃｍ^-2、例えば
１×１０¹⁵ｃｍ^-2とした。この結果、Ｐ型の不純物領域
２６Ｐが形成された。ドーピング後、レジストマスク２
５Ｐはアッシング工程によって除去された。（図２
（Ｃ））

【００２６】その後、還元雰囲気中、６００℃で４８時
間アニールすることによって、不純物を活性化させた。
この工程はレーザーアニールによっておこなってもよ
い。その場合には、レーザーとしてはＫｒＦエキシマー
レーザー（波長２４８ｎｍ）、ＸｅＦエキシマーレーザ
ー（波長３５３ｎｍ）、ＸｅＣｌエキシマーレーザー
（波長３０８ｎｍ）、ＡｒＦエキシマーレーザー（波長
１９３ｎｍ）等を用い、レーザーのエネルギー密度は、
２００〜３５０ｍＪ／ｃｍ²、例えば２５０ｍＪ／ｃｍ
²とし、１か所につき２〜１０ショット、例えば２ショ
ット照射すればよい。レーザー照射時に、基板を２００
〜４５０℃程度に加熱してもよい。基板を加熱した場合
には最適なレーザーエネルギー密度が変わることに注意
しなければならない。

【００２７】不純物の活性化後、続いて、厚さ３００〜
１０００ｎｍ、例えば６００ｎｍの酸化珪素膜２７を層
間絶縁物としてプラズマＣＶＤ法によって形成し、これ
にコンタクトホールを形成して、金属材料、例えば、窒
化チタンとアルミニウムの多層膜によって配線２８Ｐ、
２８Ｎを形成した。以上の工程によってＣＭＯＳの半導
体回路が完成した。（図２（Ｄ））

【００２８】

【発明の効果】本発明によって、ＴＦＴの歩留りを向上
させ、また、その信頼性を高め、最大限の特性を引き出
すことが可能となった。しかも、かように大きな効果を
得るに際して、特に大きなプロセス変更や投資、技術開
発を伴わないで実施できることのメリットは大きい。本
発明では絶縁基板上のＴＦＴを例にとって説明したが、
単結晶半導体基板上に形成されるＴＦＴにも実施できる
ことは言うまでもない。このように本発明は工業上、有
益な発明である。

【図面の簡単な説明】

【図１】本発明のＴＦＴの構成および作製方法の概
念図を示す。

【図２】実施例のＴＦＴの作製工程断面を示す。

【図３】従来のＴＦＴの構成例を示す。

【図４】本発明および従来のＴＦＴの電気特性を説
明する。

【符号の説明】

１０・・・島状半導体領域１１・・・ゲイト電極１２・・・不純物導入領域１３・・・不純物領域（ソース、ドレイン）１４・・・不純物の導入されなかった領域１５・・・チャネル形成領域１６・・・ソース電極、ドレイン電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/266 H01L 21/324 H01L 21/336

Claims

(57)【特許請求の範囲】

【請求項１】島状の薄膜半導体を形成し、前記島状の薄膜半導体上に絶縁膜を形成し、前記絶縁膜上にゲイト電極を形成し、前記島状の薄膜半導体の端部および前記ゲイト電極の端
部と接し、かつ前記島状の薄膜半導体の上方に前記ゲイ
ト電極がない領域の少なくとも一部をマスクし、前記島状の薄膜半導体に不純物を導入し、前記不純物を導入後、該マスクを用いて前記絶縁膜を除
去し、レーザーを照射することを特徴とする薄膜トラン
ジスタの作製方法。
【請求項２】請求項１において、前記絶縁膜は、フッ化水素酸によって除去される薄膜ト
ランジスタの作製方法。