JP3662881B2

JP3662881B2 - 薄膜トランジスタ

Info

Publication number: JP3662881B2
Application number: JP2001381187A
Authority: JP
Inventors: 宏勇張; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-12-14
Filing date: 2001-12-14
Publication date: 2005-06-22
Anticipated expiration: 2020-06-22
Also published as: JP2002231963A

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）の構造および作製方法に関するものである。本発明によって作製される薄膜トランジスタは、ガラス等の絶縁基板上、単結晶シリコン等の半導体基板上、いずれにも形成される。
【０００２】
【従来の技術】
従来、薄膜トランジスタは、薄膜半導体領域（活性層）を島状にパターニングして、形成した後、ゲイト絶縁膜として、ＣＶＤ法やスパッタ法によって絶縁被膜を形成し、その上にゲイト電極を形成した。
【０００３】
【発明が解決しようする課題】
ＣＶＤ法やスパッタ法で形成される絶縁被膜はステップカバレージ（段差被覆性）が悪く、信頼性や歩留り、特性に悪影響を及ぼしていた。図３には従来の典型的なＴＦＴを上から見た図、およびその図面のＡ−Ａ’、Ｂ−Ｂ’に沿った断面図を示す。ＴＦＴは基板３１上に形成され、薄膜半導体領域は不純物領域（ソース、ドレイン領域、ここではＮ型の導電型を示す）３３とゲイト電極３７の下に位置し、実質的に真性のチャネル形成領域３２に分けられ、この半導体領域を覆って、ゲイト絶縁膜３５が設けられる。不純物領域３３には、層間絶縁物３９を通してコンタクトホールが開けられ、電極・配線３８が設けられる。
【０００４】
図から分かるように、ゲイト絶縁膜３５の半導体領域の端部における被覆性は著しく悪く、典型的には平坦部の厚さの半分しか厚みが存在しない。一般に島状半導体領域が厚い場合には甚だしい。特にゲイト電極に沿ったＡ−Ａ’断面からこのような被覆性の悪化がＴＦＴの特性、信頼性、歩留りに及ぼす悪影響が分かる。すなわち、図５のＡ−Ａ’断面図において点線円で示した領域３６に注目してみれば、ゲイト電極３７の電界が薄膜半導体領域の端部に集中的に印加される。すなわち、この部分ではゲイト絶縁膜の厚さが平坦部の半分であるので、その電界強度は２倍になるためである。
【０００５】
この結果、この領域３６のゲイト絶縁膜は長時間のあるいは高い電圧印加によって容易に破壊される。ゲイト電極に印加される信号が正であれば、この領域３６の半導体もＮ型であるので、ゲイト電極３７と不純物領域３８（特に、ドレイン領域）が導通してしまい、信頼性低下の原因となる。
【０００６】
また、ゲイト絶縁膜が破壊された際には、何らかの電荷がトラップされることが起こり、例えば、負の電荷がトラップされれば、ゲイト電極に印加される電圧にほとんど関わりなく、領域３６の半導体はＮ型を呈し、２つの不純物領域３８が導通することとなり、特性を劣化させる。また、以上のような劣化を引き起こさずにＴＦＴを使用するには、理想的な場合の半分の電圧しか印加できず、性能を十分に利用することができない。
【０００７】
また、ＴＦＴの一部にこのような弱い部分が存在するということは製造工程における帯電等によって容易にＴＦＴが破壊されることであり、歩留り低下の大きな要因となる。本発明はこのような問題を解決することを課題とする。
【０００８】
【発明を解決するための手段】
本発明では、このように電気的に弱い領域の半導体を抵抗の高い真性半導体、あるいはチャネル形成領域と同じ導電型とすることによって補うことを特徴とする。本発明の典型的な構造を図１に示す。図１（Ａ）に示すように、本発明では，島状半導体領域の端部でゲイト電極１１が横断する部分の近傍において、従来のＴＦＴでは不純物領域（ソース、ドレイン）とされていた部分に真性の領域もしくはチャネル形成領域と同じ導電型の領域１４を設けた。すなわち、本発明のＴＦＴでは、島状半導体領域において、ゲイト電極で覆われていない部分に関して、不純物がドーピングされた不純物領域（ソース、ドレイン）１３以外に、実質的に真性な領域もしくはチャネル形成領域と同じ導電型の領域１４が存在する。
【０００９】
図１（Ｂ）には、本発明の別な例を示すが、島状半導体領域の形状が違うだけで、実質的な構造は図１（Ａ）と同じである。なお、図中の１６はソース、ドレインに接続する電極を示す。
【００１０】
このように、真性な領域１４もしくはチャネル形成領域と同じ導電型の領域が設けられたことの効果は図４で説明される。図４（Ａ）は従来のＴＦＴの構造および等価回路を示す。図中のＸ、Ｙは島状半導体領域をゲイト電極が横断する部分であるが、この部分のゲイト絶縁膜は先に述べた通り、平坦な部分よりも薄い。したがって、等価回路に示すように本来のＴＦＴよりもしきい値や耐圧の低い寄生ＴＦＴが形成されている。
【００１１】
もし、ゲイトに過大な電圧が印加されると、本来のＴＦＴが破壊される前に、この寄生ＴＦＴが破壊されて、寄生ＴＦＴは単なる導体となり、ソース、ドレイン間、もしくはソース、ゲイト間のリーク電流が増大する。
【００１２】
一方、本発明は図４（Ｂ）に示すような構造、および等価回路である。本発明においても寄生ＴＦＴ、Ｘ、Ｙが形成されるのは従来の場合と同様である。しかしながら、本発明では島状半導体領域の一部が真性半導体領域となったために抵抗が高く、この抵抗Ｒは寄生ＴＦＴに直列に挿入されて、ソース、ドレインの電圧が直接、寄生ＴＦＴに印加されない構造となる。また、チャネル形成領域と同じ導電型の領域を設けた場合には、その導電型はソース、ドレインとは逆であるので、ＰＮ接合によって抵抗と同等なバリアが形成される。
【００１３】
したがって、過大な電圧がゲイト電極に印加された場合においても、寄生抵抗のソース、ドレインに直列に挿入された上記の抵抗によって電圧が減じられ、寄生ＴＦＴが破壊されることがない。この結果、従来のＴＦＴにおいて問題となった信頼性の低下、歩留り、特性の劣化は解決される。
【００１４】
本発明を実施する工程を図１（Ｃ）〜（Ｈ）を用いて簡単に説明する。まず、基板上に島状半導体領域１０を形成する。通常はこの半導体領域は実質的に真性であるが、弱いＮ型もしくはＰ型であってもよい。（図１（Ｃ））
【００１５】
そして、ゲイト絶縁膜を形成した後、図１（Ｄ）に示すようにゲイト電極１１を設ける。その後、図１（Ｅ）に１２で示すように不純物を注入する。この結果、図１（Ｆ）のように、不純物領域１３と不純物領域とゲイト電極で挟まれた領域１４が形成される。領域１４は２〜５μｍのディメンジョンで示される領域とすると好ましい。この領域の導電型は島状半導体の導電型と同じで、島状半導体が真性であれば、この領域１４も真性であり、典型的な抵抗率は１０⁶Ωｃｍ以上である。
【００１６】
図１（Ｇ）には、図１（Ｆ）で示されたＴＦＴのゲイト電極を除去した様子を示す。この図から明らかなように、チャネル形成領域１５と図１（Ｆ）で示した領域１４の導電型は同じである。最後にソース、ドレインに電極１６を形成してＴＦＴが完成する。（図１（Ｈ））
【００１７】
本発明においては、例えば、基板上にＮチャネル型もしくはＰチャネル型のどちらか一方のＴＦＴだけを形成する場合にはフォトリソグラフィーの工程が１つ増加するが、このことは、本発明によって得られる特性、信頼性、歩留りの向上を勘案すれば何ら障害とはならない。
【００１８】
さらに、本発明をＮチャネル型とＰチャネル型のＴＦＴが混在する相補型回路（ＣＭＯＳ回路）に適用するとその効果はより明らかになる。ＣＭＯＳ回路においては、最も簡便な作製方法は、最初にＮ型もしくはＰ型の不純物を基板全面に導入し、ついで、必要な箇所をマスキングして、先に導入された不純物を打ち消すだけの逆の導電型の不純物を導入するものである。この方法を仮に第１の方法と称する。しかしながら、この第１の方法では、例えば、Ｎ型領域は１×１０¹⁵ｃｍ^-2のドーズ量であるのに、Ｐ型領域は、５×１０¹⁵ｃｍ^-2のドーズ量が要求され、耐圧、しきい値等においてＮチャネル型ＴＦＴとＰチャネル型ＴＦＴのバランスが取れないことがあった。
【００１９】
もっとも、確実な方法は、最初にマスキングを施して、Ｎ型もしくはＰ型不純物を導入し、次に再びマスキングを施して先の不純物の逆の導電型の不純物を導入する方法である。この方法を第２の方法と称する。この場合には、Ｎ型不純物とＰ型不純物の濃度を全く独立に設定できるのでＣＭＯＳ回路として理想的な特性を期待できる。しかし、この場合には、第１の方法に比べてフォトリソグラフィー工程が１つ追加されることとなる。
【００２０】
本発明をＣＭＯＳ回路において、Ｎ型、Ｐ型両ＴＦＴに実施しようとすれば、Ｎ型不純物とＰ型不純物を別々にマスキングして導入せざるをえない。したがって、上記２つの方法のうちの第２の方法を採用することとなる。第２の方法は、製造工程が複雑になるのであるが、得られる特性が優れたものであることは先に説明した通りである。そして、その効果に加えて本発明の効果が得られるのであるから、フォトリソグラフィー工程が１つ追加されることのデメリットは完全に打ち消されてしまう。以下には、特にＣＭＯＳ回路を作製する上で、本発明を実施する場合について実施例を示す。
【００２１】
【実施例】
図２に本実施例の作製工程の断面図を示す。基板（コーニング７０５９）２０上にスパッタリングによって厚さ２００ｎｍの酸化珪素の下地膜２１を形成した。さらに、プラズマＣＶＤ法によって、厚さ５０〜１５０ｎｍ、例えば１５０ｎｍのアモルファスシリコン膜を堆積した。引き続き、スパッタリング法によって、厚さ２０ｎｍの酸化珪素膜を保護膜として堆積した。そして、これを還元雰囲気下、６００℃で４８時間アニールして結晶化させた。結晶化工程はレーザー等の強光を用いる方式でもよい。そして、得られた結晶シリコン膜をパターニングして、島状シリコン領域２２Ｐ、２２Ｎを形成した。
【００２２】
次に、スパッタリング法によって厚さ１００ｎｍの酸化珪素膜２３をゲイト絶縁膜として堆積し、引き続いて、減圧ＣＶＤ法によって、厚さ６００〜８００ｎｍ、例えば６００ｎｍのシリコン膜（０．０１〜２％の燐を含む）を堆積した。なお、この酸化珪素とシリコン膜の成膜工程は連続的におこなうことが望ましい。そして、シリコン膜をパターニングして、ゲイト電極２４Ｐ、２４Ｎを形成した。（図２（Ａ））
【００２３】
次に、半導体領域２２Ｐをフォトレジスト２５Ｎでマスクして、プラズマドーピング法によって、シリコン領域２２Ｎに配線２４Ｎをマスクとして不純物（燐）を注入した。マスク２５の材料としては、この他にもクロム、チタン、窒化チタン、アルミニウム等の金属材料、金属窒化物材料も使用できる。ドーピングのパターンは図１（Ｅ）に示されるような形状とした。ドーピングガスとして、フォスフィン（ＰＨ₃）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶとした。ドース量は１×１０¹⁵〜８×１０¹⁵ｃｍ^-2、例えば１×１０¹⁵ｃｍ^-2とした。この結果、Ｎ型の不純物領域２６Ｎが形成された。ドーピング終了後、レジストマスク２５Ｎは酸素雰囲気中でのアッシング（灰化）工程によって除去された。典型的なアッシング条件は１Ｔｏｒｒ、ＲＦパワー３００Ｗであった。
【００２４】
また、後で、レーザーによって活性化をおこなう場合には、レジストマスクを除去する前に、フッ化水素酸によって、シリコン領域２２Ｎ上の酸化珪素２３を選択的に除去するとよい。これは、レーザー照射時に、酸化珪素２３とシリコン領域２２Ｎが反応することによって表面に凹凸が生じることを防止する上で効果的である。（図２（Ｂ））
【００２５】
さらに、今度は、半導体領域２２Ｎをフォトレジスト２５Ｐでマスクして、プラズマドーピング法によって、シリコン領域２２Ｐに配線２４Ｐをマスクとして不純物（ホウ素）を注入した。この場合もドーピングのパターンは図１（Ｅ）に示されるような形状とした。ドーピングガスとして、ジボラン（Ｂ₂Ｈ₆）を用い、加速電圧を２０〜７０ｋＶ、例えば６５ｋＶとした。ドース量は１×１０¹⁵〜８×１０¹⁵ｃｍ^-2、例えば１×１０¹⁵ｃｍ^-2とした。この結果、Ｐ型の不純物領域２６Ｐが形成された。ドーピング後、レジストマスク２５Ｐはアッシング工程によって除去された。（図２（Ｃ））
【００２６】
その後、還元雰囲気中、６００℃で４８時間アニールすることによって、不純物を活性化させた。この工程はレーザーアニールによっておこなってもよい。その場合には、レーザーとしてはＫｒＦエキシマーレーザー（波長２４８ｎｍ）、ＸｅＦエキシマーレーザー（波長３５３ｎｍ）、ＸｅＣｌエキシマーレーザー（波長３０８ｎｍ）、ＡｒＦエキシマーレーザー（波長１９３ｎｍ）等を用い、レーザーのエネルギー密度は、２００〜３５０ｍＪ／ｃｍ²、例えば２５０ｍＪ／ｃｍ²とし、１か所につき２〜１０ショット、例えば２ショット照射すればよい。レーザー照射時に、基板を２００〜４５０℃程度に加熱してもよい。基板を加熱した場合には最適なレーザーエネルギー密度が変わることに注意しなければならない。
【００２７】
不純物の活性化後、続いて、厚さ３００〜１０００ｎｍ、例えば６００ｎｍの酸化珪素膜２７を層間絶縁物としてプラズマＣＶＤ法によって形成し、これにコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの多層膜によって配線２８Ｐ、２８Ｎを形成した。以上の工程によってＣＭＯＳの半導体回路が完成した。（図２（Ｄ））
【００２８】
【発明の効果】
本発明によって、ＴＦＴの歩留りを向上させ、また、その信頼性を高め、最大限の特性を引き出すことが可能となった。しかも、かように大きな効果を得るに際して、特に大きなプロセス変更や投資、技術開発を伴わないで実施できることのメリットは大きい。本発明では絶縁基板上のＴＦＴを例にとって説明したが、単結晶半導体基板上に形成されるＴＦＴにも実施できることは言うまでもない。このように本発明は工業上、有益な発明である。
【図面の簡単な説明】
【図１】本発明のＴＦＴの構成および作製方法の概念図を示す。
【図２】実施例のＴＦＴの作製工程断面を示す。
【図３】従来のＴＦＴの構成例を示す。
【図４】本発明および従来のＴＦＴの電気特性を説明する。
【符号の説明】
１０・・・島状半導体領域
１１・・・ゲイト電極
１２・・・不純物導入領域
１３・・・不純物領域（ソース、ドレイン）
１４・・・不純物の導入されなかった領域
１５・・・チャネル形成領域
１６・・・ソース電極、ドレイン電極

Claims

島状半導体領域と、前記島状半導体領域上のゲイト絶縁膜と、前記ゲイト絶縁膜上であって前記島状半導体領域を横断するゲイト電極とを有し、
前記島状半導体領域は、
前記ゲイト電極が横断する領域に位置するチャネル形成領域と、ソースまたはドレイン領域を形成する不純物領域と、
前記ゲイト電極で覆われていない領域であって、一方に前記島状半導体領域の側端部を含み、他方を前記チャネル形成領域と、前記不純物領域とで囲まれた領域に、前記側端部と上面部が前記ゲイト絶縁膜に接し、前記チャネル形成領域と同じ導電型の高抵抗領域とを備えていることを特徴とする薄膜トランジスタ。
島状半導体領域と、前記島状半導体領域上のゲイト絶縁膜と、前記ゲイト絶縁膜上であって前記島状半導体領域を横断するゲイト電極とを有し、
前記島状半導体領域は、
前記ゲイト電極が横断する領域に位置するチャネル形成領域と、ソースまたはドレイン領域を形成する不純物領域と、
前記ゲイト電極で覆われていない領域であって、一方に前記島状半導体領域の側端部を含み、他方を前記チャネル形成領域と、前記不純物領域とで囲まれた領域に、前記側端部と上面部が前記ゲイト絶縁膜に接し、前記不純物領域とＰＮ接合を形成するように、前記ソース、ドレイン領域とは逆の導電型領域が備えられていることを特徴とする薄膜トランジスタ。