JP3331006B2 - Detection circuit - Google Patents
Detection circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、検波回路に関し、特に
検波回路をＣＭＯＳで構成する技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a detection circuit, and more particularly, to a technology for forming a detection circuit using CMOS.
【０００２】[0002]
【従来の技術】ＣＭＯＳ(complementary metal-oxide s
emiconductor：相補形ＭＯＳ) は、図５に示すように、
ｐＭＯＳとｎＭＯＳのトランジスタが相補的に接続され
た論理回路であり、消費電力が少なく、動作速度が速い
という特徴がある。このＣＭＯＳのｐＭＯＳとｎＭＯＳ
のトランジスタには、静電容量があり、この静電容量を
利用して変調波信号を検波することが考えられる。2. Description of the Related Art CMOS (complementary metal-oxide s)
emiconductor: complementary MOS), as shown in FIG.
This is a logic circuit in which pMOS and nMOS transistors are connected complementarily, and has features of low power consumption and high operation speed. This CMOS pMOS and nMOS
The transistor has a capacitance, and it is conceivable to detect a modulated wave signal using the capacitance.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、このＣ
ＭＯＳを用いて検波回路を構成した場合、万が一、ＣＭ
ＯＳに短絡故障が生じた時には、出力側に、入力側の変
調波信号がそのまま出力されるおそれがあり、フェール
セーフ性が維持できなくなる。本発明はこのような従来
の課題に鑑みてなされたもので、ＣＭＯＳを用いたフェ
ールセーフな検波回路を提供することを目的とする。However, this C
If a detection circuit is configured using MOS, CM
When a short-circuit fault occurs in the OS, there is a possibility that the modulated wave signal on the input side may be output to the output side as it is, failing to maintain the fail-safe property. The present invention has been made in view of such a conventional problem, and has as its object to provide a fail-safe detection circuit using CMOS.
【０００４】[0004]
【課題を解決するための手段】このため本発明は、ＣＭ
ＯＳと、該ＣＭＯＳの入力側に接続され、ＣＭＯＳの出
力側の負荷抵抗値より十分高い抵抗値を有する保護抵抗
と、を備え、前記保護抵抗を介して前記ＣＭＯＳに入力
する高周波の変調波信号を包絡線検波する構成とした。SUMMARY OF THE INVENTION Accordingly, the present invention provides a CM
An OS, and a protection resistor connected to the input side of the CMOS and having a resistance value sufficiently higher than a load resistance value of the output side of the CMOS, and input to the CMOS via the protection resistor.
A high-frequency modulated wave signal to be detected is envelope detected .
【０００５】[0005]
【作用】上記の構成によれば、ＣＭＯＳは静電容量を有
しているので、高周波の変調波信号を検波することがで
きるが、万が一、ＣＭＯＳに短絡故障が生じても、ＣＭ
ＯＳの入力側に接続された保護抵抗がＣＭＯＳの出力側
の負荷抵抗値より十分高い抵抗値を有しているので、保
護抵抗により変調波信号は減衰して伝達されなくなり、
フェールセーフ性が維持される。According to the above configuration, since the CMOS has a capacitance, it is possible to detect a high-frequency modulated wave signal. However, even if a short circuit fault occurs in the CMOS, CM can be detected.
Since the protection resistance connected to the input side of the OS has a sufficiently higher resistance value than the load resistance value of the output side of the CMOS, the modulation wave signal is attenuated by the protection resistance and is not transmitted.
Fail safety is maintained.
【０００６】[0006]
【実施例】以下、本発明の実施例を図１〜３に基づいて
説明する。尚、図５と同一要素のものについては同一符
号を付して説明は省略する。本実施例を示す図１におい
て、検波回路１は、図５に示すようなＣＭＯＳ２と、入
力側に接続された保護抵抗Ｒ0 と、で構成され、ＣＭＯ
Ｓ２は、保護抵抗Ｒ 0 を介して変調波信号を受信する受
信回路３に接続している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS.
explain. The same elements as those in FIG.
Numbers are attached and explanations are omitted. FIG. 1 showing the present embodiment
Thus, the detection circuit 1 includes a CMOS 2 as shown in FIG.
Protection resistor R connected to the input side0And CMO
S2 is the protection resistance R 0Receiving the modulated wave signal through the
Communication circuit 3.
【０００７】負荷４は例えば、コレクタで電圧ＶCCの電
源に接続し、エミッタでアースに接続しているトランジ
スタＱで構成され、トランジスタＱは、ベースで抵抗Ｒ
1 を介してＣＭＯＳ２の出力端に接続し、抵抗Ｒ2 はト
ランジスタＱのベースとアースとの間に接続している。
出力信号Ｖout はトランジスタＱのコレクタ端子から出
力される。The load 4 is composed of, for example, a transistor Q connected at the collector to a power supply of the voltage V CC and connected at the emitter to the ground.
Through one connected to the output terminal of the CMOS 2, the resistance R 2 is connected between the base and the ground of the transistor Q.
The output signal V out is output from the collector terminal of the transistor Q.
【０００８】また前述の保護抵抗Ｒ0 は、ＣＭＯＳ２の
出力側に接続された抵抗Ｒ1 、トランジスタＱのインピ
ーダンスよりも十分高い抵抗値を有している。次に動作
を説明する。ＣＭＯＳ２が正常な場合、図２に示すよう
な、受信回路３から出力された高周波のハイレベル
「Ｈ」の変調波信号Ｖinは、保護抵抗Ｒ0 を介してＣＭ
ＯＳ２に入力され、検波される。The above-described protection resistor R 0 has a resistance value sufficiently higher than the resistance R 1 connected to the output side of the CMOS 2 and the impedance of the transistor Q. Next, the operation will be described. If CMOS2 is normal, as shown in FIG. 2, the modulated wave signal V in of the output from the receiving circuit 3 high frequency of high level "H" through the protection resistor R 0 CM
The signal is input to the OS 2 and detected.
【０００９】ＣＭＯＳ２を構成しているｐＭＯＳとｎＭ
ＯＳのトランジスタには、静電容量があり、検波回路１
でカットオフされる周波数特性は、この静電容量と保護
抵抗Ｒ0 とによって決まる。例えばこの検波回路１の検
波特性を示す図３において、保護抵抗Ｒ0 に30ｋΩの抵
抗を使用した時には、カットオフ周波数は１ＭＨｚとな
り、１ＭＨｚ以上の周波数の信号は検波回路１から出力
されなくなる。したがって検波回路１の目標カットオフ
周波数によって保護抵抗Ｒ0 の抵抗値が設定される。PMOS and nM constituting CMOS2
The OS transistor has a capacitance, and the detection circuit 1
Is determined by the capacitance and the protection resistance R0 . For example, in FIG. 3 showing the detection characteristics of the detection circuit 1, when a 30 kΩ resistor is used for the protection resistor R 0 , the cutoff frequency is 1 MHz, and a signal having a frequency of 1 MHz or more is not output from the detection circuit 1. Therefore, the resistance value of the protection resistor R 0 is set according to the target cutoff frequency of the detection circuit 1.
【００１０】検波回路１によって検波された信号は、抵
抗Ｒ1 を介してトランジスタＱのベースにハイレベル信
号として入力され、トランジスタＱはオンしてコレクタ
端子から図２に示すような検波回路１の包絡線検波信号
を反転したローレベル「Ｌ」の信号Ｖout が出力され
る。万が一、ＣＭＯＳ２に短絡故障が生じた場合、受信
回路３から出力された変調波信号は、抵抗Ｒ0 の抵抗値
が負荷４のインピーダンスよりも非常に大きいため、ト
ランジスタＱに入力される信号は「Ｌ」となり、トラン
ジスタＱはオンしない。したがってトランジスタＱのコ
レクタ−エミッタ間の短絡もしくは断線の故障に伴っ
て、「Ｈ」または「Ｌ」の固定レベルが生じることはあ
っても、トランジスタＱのコレクタ端子からは図２に示
すような「Ｌ」に変化する信号Ｖout が出力されず、フ
ェールセーフ性が維持される。[0010] signal detected by the detector circuit 1 is inputted to the base of the transistor Q via the resistor R 1 to the high level signal, the transistor Q is turned to the collector terminal of the detection circuit 1 shown in FIG. 2 Envelope detection signal
Is output as a low-level "L" signal Vout . If a short-circuit fault occurs in the CMOS 2, the modulated wave signal output from the receiving circuit 3 has a resistance value of the resistor R 0 much larger than the impedance of the load 4. L ", and the transistor Q does not turn on. Therefore, although a fixed level of "H" or "L" may be generated due to a short-circuit between the collector and the emitter of the transistor Q or a fault in the disconnection, the collector terminal of the transistor Q shown in FIG.
Such a signal V out changing to “L” is not output, and the fail-safe property is maintained.
【００１１】かかる構成によれば、検波回路１をＣＭＯ
Ｓ２で構成し、負荷４のインピーダンスよりも十分に高
い抵抗値を有する保護抵抗Ｒ0 を、ＣＭＯＳ２の入力側
に接続することにより、万が一、ＣＭＯＳ２に短絡故障
が生じても、受信回路３から出力された信号「Ｈ」によ
って、負荷４から出力される信号Ｖout は「Ｌ」とはな
らないので、フェールセーフな検波回路とすることがで
きる。According to such a configuration, the detection circuit 1 is connected to the CMO
By connecting the protection resistor R 0 having a resistance value sufficiently higher than the impedance of the load 4 to the input side of the CMOS 2, even if a short circuit fault occurs in the CMOS 2, the output from the reception circuit 3 is formed. The signal Vout output from the load 4 does not become "L" due to the signal "H" that is output, so that a fail-safe detection circuit can be provided.
【００１２】尚、検波回路は、本実施例のような構成に
限られず、例えば図４に示すようなＣＭＯＳで構成され
たＡＮＤゲートを用いた回路でもよい。図４において、
検波回路は、ＣＭＯＳのＡＮＤゲート５と、保護抵抗Ｒ
0 と、によって構成され、ＡＮＤゲート５の出力端は負
荷４に接続され、一方の入力端子は保護抵抗Ｒ0 を介し
て受信回路３に接続されている。そして、ＡＮＤゲート
５のもう一方の入力端子から入力される制御信号ＶC に
よってＡＮＤゲート５の出力信号が制御される。The detection circuit is not limited to the configuration of this embodiment, but may be a circuit using an AND gate composed of CMOS as shown in FIG. In FIG.
The detection circuit includes a CMOS AND gate 5 and a protection resistor R
0, is constituted by the output terminal of the AND gate 5 is connected to the load 4, and one input terminal is connected to the receiving circuit 3 via the protective resistor R 0. Then, an output signal of the AND gate 5 is controlled by a control signal V C input from the other input terminal of the AND gate 5.
【００１３】[0013]
【発明の効果】以上説明したように本発明によれば、Ｃ
ＭＯＳの入力端に、負荷の抵抗値よりも十分高い抵抗値
を有する保護抵抗を接続することにより、万が一、ＣＭ
ＯＳに短絡故障が生じても、変調波信号は減衰して伝達
されなくなるので、ＣＭＯＳを用いてフェールセーフな
検波回路を構成することができる。As described above, according to the present invention, C
By connecting a protection resistor having a resistance value sufficiently higher than the resistance value of the load to the input terminal of the MOS,
Even if a short-circuit fault occurs in the OS, the modulated wave signal is attenuated and no longer transmitted, so that a fail-safe detection circuit can be configured using CMOS.
【図１】 本発明の実施例を示す検波回路の回路図。FIG. 1 is a circuit diagram of a detection circuit showing an embodiment of the present invention.
【図２】 図１の信号波形図。FIG. 2 is a signal waveform diagram of FIG.
【図３】 図１の検波回路のカットオフ周波数の特性
図。FIG. 3 is a characteristic diagram of a cutoff frequency of the detection circuit of FIG. 1;
【図４】 本発明の別の実施例を示す検波回路の回路
図。。FIG. 4 is a circuit diagram of a detection circuit showing another embodiment of the present invention. .
【図５】 ＣＭＯＳの回路図。FIG. 5 is a circuit diagram of a CMOS.
１ 検波回路 ２ ＣＭＯＳ ３ 受信回路 ４ 負荷 ５ ＡＮＤ回路 Ｒ0 保護抵抗REFERENCE SIGNS LIST 1 detection circuit 2 CMOS 3 reception circuit 4 load 5 AND circuit R 0 protection resistor
Claims (1)
荷抵抗値より十分高い抵抗値を有する保護抵抗と、 を備え、前記保護抵抗を介して前記ＣＭＯＳに入力する
高周波の変調波信号を包絡線検波することを特徴とする
検波回路。1. A CMOS connected to an input side of the CMOS and having a resistance value sufficiently higher than a load resistance value of an output side of the CMOS, and input to the CMOS via the protection resistance.
A detection circuit for performing envelope detection of a high-frequency modulated wave signal .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12922993A JP3331006B2 (en) | 1993-05-31 | 1993-05-31 | Detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12922993A JP3331006B2 (en) | 1993-05-31 | 1993-05-31 | Detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338723A JPH06338723A (en) | 1994-12-06 |
| JP3331006B2 true JP3331006B2 (en) | 2002-10-07 |
Family
ID=15004359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12922993A Expired - Fee Related JP3331006B2 (en) | 1993-05-31 | 1993-05-31 | Detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3331006B2 (en) |
-
1993
- 1993-05-31 JP JP12922993A patent/JP3331006B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06338723A (en) | 1994-12-06 |
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