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JP3343345B2 - 半導体集積回路チップ - Google Patents
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JP3343345B2 - 半導体集積回路チップ - Google Patents

半導体集積回路チップ

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JP3343345B2 JP2000272748A JP2000272748A JP3343345B2 JP 3343345 B2 JP3343345 B2 JP 3343345B2 JP 2000272748 A JP2000272748 A JP 2000272748A JP 2000272748 A JP2000272748 A JP 2000272748A JP 3343345 B2 JP3343345 B2 JP 3343345B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路チッ
プに係り、特に同種のチップであるか否かをテストを通
じて判るための識別回路をチップ内部に具備した半導体
集積回路チップに関するものである。
【０００２】
【従来の技術】最近、半導体技術の発展とともに産業の
全分野にわたって電子システム化されてゆく傾向であ
る。したがって、各分野の特殊性があるので、適切な電
子システムの特性化が要求されている。
【０００３】ところで、半導体製造業者は使用者の多様
の要求に応じて製品の多様化に努力している。例えば、
最近ＤＲＡＭの記憶容量がＭｂｉｔ単位に増えることに
したがい、基本動作モード以外の多様の新しい動作モー
ドの開発がなされている。すなわち、現在の１Ｍあるい
は４ＭＤＲＡＭでは、出力されるデータの数によって１
ｂｉｔ、４ｂｉｔ、８ｂｉｔなどに分類され、入力され
る制御信号によって高速ページ(Fast Page) モード、ニ
ブル(Nibble)モード、スタチックコラム(Static Colum
n) モードなどに分類されている。
【０００４】したがって、ＤＲＡＭ供給者は使用者の要
求に応じるため、ＤＲＡＭの基本動作モード以外の動作
モードを製造工程段階でオプション処理することによっ
て特定動作モードが行なわれるようにし、いろいろの選
択された動作モードによって互いに異なるモードを行な
う多様なＤＲＡＭを提供している。例えば、１つのＤＲ
ＡＭ製造ラインで高速ページモードを基本動作モードに
し、製造段階でオプション処理することによってニブル
モードもしくはスタチックコラムモードのＤＲＡＭがそ
れぞれ生産されている。これらのオプション処理はウエ
ハ単位に処理され各モード別に分類されている。その
後、製造後工程（組立工程）でウエハはスクライビング
(scribing)工程を通して個別のダイやチップ状に分離さ
れ、分離されたダイは特定のパッケージにダイマウンテ
ィング、ワイヤボンディングおよびモールディングなど
の過程を経てパッケージングされ、製品検査を通じて製
品の番号、製造日付、製造ラインなどのデータが表記さ
れ最終製品出荷することになる。
【０００５】
【発明が解決しようとする課題】しかし、前記工程で前
述したＤＲＡＭの場合においては、モード別に分離され
たダイあるいはチップが同一ラインで生産されるので、
ダイ状態に取り扱われる過程で互いに混ざることも時々
発生される。このように混ざる場合、次の工程のテスト
過程で異なる動作モードの製品はエラー判定を受け、不
良処理されるのでかなりの生産収率を落とす原因とな
る。また、互いに異なる特性のダイが混ざらないように
するためには細かい注意を要するので作業能率を落と
す。
【０００６】したがって、互いに異なるモードのダイが
混ざってパッケージングされるといえども、テスト過程
で同種のチップが分類もしくは識別できる技術が要求さ
れている。
【０００７】このような半導体チップ識別技術としては
米国特許第４，１５０，３３１号明細書および同第４，
５１０，６７３号明細書等に開示されている。
【０００８】前記米国特許第４，１５０，３３１号明細
書には、プログラムできる回路装置をチップ表面に使っ
てそれぞれのチップを識別することを開示している。そ
の回路装置は別途に具備される診断ピンと選択された入
出力との間にダイオードの形成有無による識別コードを
プログラムさせるようになっているものである。
【０００９】これは別途な診断ピンを備えなければなら
ないので、半導体チップの値段に大きい影響を及ぼすパ
ッケージのサイズが大きくなるという短所を有してい
る。
【００１０】他方の前記米国特許第４，５１０，６７３
号明細書には、半導体チップの裏面にレーザーを使って
特定識別表示を記入し、この識別表示をレーザーもしく
は光学機構を使って機械あるいは人間が識別することの
できるようにした技術が開示されている。この特許の技
術は製造ライン、生産年月日などの特定識別表示をする
ためには高価なレーザー装置を備えなければならないと
いう短所を有する。
【００１１】本発明の目的は、前述のような従来技術の
問題点を解決するために、別途の診断ピンの追加が不要
な新たな方式の識別回路を備えた半導体集積回路チップ
を提供することにある。
【００１２】本発明の他の目的は、半導体チップの識別
表示がとても容易で簡単な識別回路を備えた半導体集積
回路チップを提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、請求項１の本発明の半導体集積回路チップは、１対
の電源供給端子と少なくとも３つの入力端子を有する半
導体集積回路チップにおいて、前記いずれか１つの電源
供給端子と前記少なくとも３つの入力端子のうち３つの
入力端子がそれぞれ連結された識別回路を具備し、この
識別回路は、前記電源供給端子と前記３つの入力端子の
うちいずれかひとつの入力端子との間の電位差を分圧し
て所定レベルの制御電圧を発生するための電圧リミッタ
と、前記３つの入力端子のうち残りの２つの入力端子の
間の電流の流れをチップ製造工程段階で決定するための
オプション手段と、前記オプション手段に直列に連結さ
れ前記電圧リミッタから供給される前記制御電圧により
ターンオンされるスイッチ手段とを具備することを特徴
とする。
【００１４】また、請求項２の半導体集積回路チップ
は、前記電圧リミッタは、ゲートがドレーンに連なるＭ
ＯＳトランジスタのダイオード構成の複数個と、抵抗を
直列連結して、前記抵抗両端に分圧される電圧を前記ス
イッチ手段に供給する制御電圧を発生することを特徴と
する。
【００１５】さらに、請求項３の半導体集積回路チップ
は、前記オプション手段は複数個のヒューズを含み、該
各複数個のヒューズと直列接続された複数個のＭＯＳト
ランジスタを含み、該ＭＯＳトランジスタはそのゲート
に印加される制御電圧によってターンオンされ、前記チ
ップの識別情報は前記ヒューズの溶断個数により決定さ
れることを特徴とする。
【００１６】このような請求項１から３に記載の本発明
による半導体集積回路チップによれば、ウエハ製造工程
で簡単な回路連結有無を選択することによって、チップ
識別情報を書き込めるし、通常の組立工程のテスト段階
でこの識別情報を判読することによって、同種のチップ
を識別することができる。
【００１７】これにより、本発明は別途の診断ピンのよ
うなピンの追加なしにチップの識別回路を採用すること
ができる。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の望
ましい実施の形態を説明する。
【００１９】図１および図２は本発明の参考例を示し、
図３および図４は本発明の実施の形態の識別回路を備え
た半導体集積回路チップの構成を示す。
【００２０】図１で通常の集積回路チップ１は内部回路
１０、入力保護回路ＰＣ1 〜ＰＣn、出力バッファＢ1
〜Ｂn 、入力端子ＩＮ1 〜ＩＮn 、出力端子ＯＵＴ1 〜
ＯＵＴn 、電源供給端子Ｖdd、Ｖssを含む。集積回路チ
ップ１は図示していない動作電源から、たとえば、５Ｖ
の電圧が電源供給端子Ｖddに加わるように連結され、電
源供給端子Ｖssにはグラウンド電位が加わるように連な
り動作電源を受け入れる。内部回路１０は前記電源供給
端子Ｖdd、Ｖssから動作電圧の供給を受け、入力端子Ｉ
Ｎ1 〜ＩＮn に加わる入力信号を受けて与えられた機能
を行って出力端子ＯＵＴ1 〜ＯＵＴn に所定の出力信号
を発生する。前記入力端子ＩＮ1 〜ＩＮn は端子に加わ
るサージ等のノイズ電圧から内部回路１０の破損を防止
するための入力保護回路ＰＣ1 〜ＰＣn を通じて内部回
路１０とそれぞれ連結されている。出力端子ＯＵＴ1 〜
ＯＵＴn は出力バッファＢ1 〜Ｂn を通じて内部回路１
０とそれぞれ連結されている。
【００２１】このような集積回路チップ１のいずれか１
つの入力端子ＩＮ1 と電源供給端子Ｖssとの間に本発明
による識別回路２０が設けられている。この識別回路２
０は電圧リミッタ２２とオプション手段２４を備える。
【００２２】電圧リミッタ２２は、入力端子ＩＮ1 と電
源供給端子Ｖssとの間に加わる入力信号を内部回路１０
で受け入れるあらかじめ決定されたロジックレベルにレ
ベルリミッティングさせるためのものであり、ドレーン
にゲートがつながったＭＯＳトランジスタＭ1 〜Ｍn の
ダイオード構成を複数個直列に連結して構成されてい
る。これは各ＭＯＳトランジスタＭ1 〜Ｍn の臨界電圧
(ThresholdVoltage)の和に前記あらかじめ決定されたロ
ジックレベルを設定することができる。例えば、入力端
子にＴＴＬレベルが加わる場合はおよそ２．５Ｖ以上、
ＣＭＯＳレベルが加わる場合はおよそ＋３Ｖ以上に設定
されるのであろう。ここではＭＯＳトランジスタのダイ
オード連結構成を使用したが、ＰＮ接合ダイオードもし
くはツェナダイオード(Zener Diode) などの一方向電流
導通素子である臨界電圧をもつ素子ならば同様にして適
用することができる。
【００２３】オプション手段２４は前記電圧リミッタ２
２を通じて流れる電流の流れをウエハ製造工程中に決定
するためのもので、電圧リミッタ２２に直列に接続され
ている。オプション手段２４を備えるため、ウエハ製造
工程でよく使われるヒューズＦＵもしくは金属配線マス
クを通じた配線形成の有無などの簡単なオプション処理
技術が採用される。本実施の形態ではヒューズＦＵを形
成してこのヒューズＦＵをそのまま連結状態におくか、
それともレーザージャッピング(laser zapping) 工程を
通じて切るかのオプション処理によって同種のチップ識
別情報を記入することになる。例えば、ＤＲＡＭの製造
工程で前記ヒューズＦＵをそのまま連結状態に維持した
状態のチップを高速ページモード動作用ＤＲＡＭと規定
すれば、ニブルモード動作用ＤＲＡＭの場合、前記ヒュ
ーズを溶解させて断線処理することによって、２つのモ
ードのＤＲＡＭの分類・識別ができる。すなわち、この
ように識別処理されたチップを組立工程のテスト段階
で、前記入力端子ＩＮ1 には所定の高電圧源２、例えば
＋１５Ｖ位の電圧源を連結し、電源供給端子Ｖssには電
流計３を連結してこれを通じて電流の流れの有無をチェ
ックすることによって、電流が流れると高速ページモー
ド動作用ＤＲＡＭであり、電流が流れないとニブルモー
ド動作用ＤＲＡＭであることを識別することができる。
【００２４】ここで、ニブルモードの場合、ヒューズが
溶断されるので、チップの正常の動作時には識別回路２
０の有無に関係なく入力信号が内部回路１０に伝達され
るが、高速ページモードの場合、もし電圧リミッタ２２
がなければ入力端子ＩＮ1 にはヒューズＦＵを通じてい
つも論理“０”の状態となろう。このような状況を電圧
リミッタ２２により防止できる。すなわち、入力端子Ｉ
Ｎ1 に論理“０”が加わるときには、内部回路１０に識
別回路２０の連結の有無に関係なく論理“０”が入力さ
れるが、論理“１”が加わるときは、識別回路２０を通
じて電流が流れるので電圧リミッタ２２で所定電位差を
発生させて、内部回路１０に論理“１”状態が入力され
る。
【００２５】前記識別回路２０は入力保護回路ＰＣ1 を
通じて入力端子ＩＮ1 と連結されるのが望ましい。これ
は外部サージなどから識別回路２０を保護してくれる。
【００２６】
【課題を解決するための手段】図２は図１の他の例を示
し、図１とは異なる電源供給端子Ｖddと入力端子ＩＮ1
との間に識別回路２０を連結したもので、その他の構成
は図１と同一である。識別テスト時に入力端子ＩＮ1 に
加わる。＋１５Ｖが供給電圧Ｖddから供給される供給電
圧＋５Ｖよりも高い電圧値を有するのでその動作原理に
おいても図１と同一である。
【００２７】図３は本発明の識別回路を備えた半導体集
積回路チップの構成を示しており、二種類以上のチップ
を識別するためにオプション手段２４を変形させたもの
である。図３において、オプション手段２４Ａはゲート
がドレーンに連結されたＭＯＳトランジスタＭＡ1 〜Ｍ
Ａn と、各ＭＯＳトランジスタＭＡ1 〜ＭＡn に直列に
それぞれ連結されたヒューズＦＵ1 〜ＦＵn を組合わせ
たものを互いに並列連結して構成されている。
【００２８】前記のような回路構成によるチップ識別の
ためには、オプション手段２４Ａを通過した電流量の大
小で、識別情報を下記の表１のように付与することがで
きる。
【００２９】
【表１】
【００３０】図４は二種類以上のチップを識別するため
の変形された識別回路の実施の形態を示す。図４におい
て識別回路３０には電源供給端子Ｖssと３つの入力端子
ＩＮ1 〜ＩＮ3 が連結される。この識別回路３０は電圧
リミッタ３２、オプション手段３４およびスイッチ手段
３６を具備する。
【００３１】電圧リミッタ３２は入力端子ＩＮ3 と電源
供給端子Ｖssとの間に加わる入力電位差をＭＯＳトラン
ジスタＭＢ1 〜ＭＢn 群と抵抗Ｒとによって分圧し、一
方のＭＯＳトランジスタ群によって内部回路１０で受け
入れるロジックレベルでリミッティングさせ、他方の抵
抗Ｒによって所定の制御電圧ＶＲを生ずるように構成す
る。この電圧リミッタ３２はゲートをドレーンに連結し
たＭＯＳトランジスタＭＢ1 〜ＭＢn のダイオード構成
を複数個直列に連結したものと、抵抗Ｒを入力端子ＩＮ
3 と電源供給端子Ｖssとの間に直列に連結して形成され
ている。前記抵抗Ｒの両端に分配される電圧はスイッチ
手段３６に制御電圧ＶＲとして供給される。
【００３２】スイッチ手段３６は、入力端子ＩＮ3 と入
力端子ＩＮ2 との間に連結されるオプション手段３４に
直列に連結され、電流の流れをスイッチングするための
ものであって、前述した電圧リミッタ３２の制御電圧Ｖ
Ｒによってターンオンされるよう連結されている。この
スイッチ手段３６は、ドレーンが入力端子ＩＮ1 に連結
され、ゲートに制御電圧ＶＲが加わりソースが、下記す
るオプション手段３４の各対応するヒューズＦＵＡ1 〜
ＦＵＡn に連結されたＭＯＳトランジスタＭＣ1 〜ＭＣ
n により構成されている。
【００３３】本実施の形態ではオプション手段３４を複
数個のヒューズＦＵＡ1 〜ＦＵＡnによって構成してい
る。これらの各ヒューズＦＵＡ1 〜ＦＵＡn はスイッチ
手段３６の各ＭＯＳトランジスタＭＣ1 〜ＭＣn にそれ
ぞれ連結されている。これらの各ヒューズＦＵＡ1 〜Ｆ
ＵＡn とＭＯＳトランジスタＭＣ1 〜ＭＣn との直列接
続を、入力端子ＩＮ1 と入力端子ＩＮ2 との間に並列接
続している。ここで、オプション手段３４の各ヒューズ
ＦＵＡ1 〜ＦＵＡn は、ウエハ製造工程段階で溶断有無
を選択することによって所望の識別情報を提供する。
【００３４】前述した実施の形態の識別回路を具備した
チップ を識別するため、入力端子ＩＮ1 には、例えば
＋５Ｖの所定の電圧源Ｖを連結し、入力端子 ＩＮ2 に
は電流計Ａを連結し、入力端子ＩＮ3 と電源供給端子Ｖ
との間に、例えば１５Ｖの高電圧源ＨＶを連結する。こ
のような電源印加時に、電圧リミッタ３２を通じて電流
が流れるようになり、抵抗Ｒでは所定電圧が分配され制
御電圧ＶＲが発生される。この制御電圧ＶＲによりスイ
ッチング手段３６の各ＭＯＳトランジスタＭＣ1 〜ＭＣ
n がターンオンされる。
【００３５】一方、入力端子ＩＮ1 と入力端子ＩＮ2 と
の間の電流の流れが電流計Ａに表れる。この時ヒューズ
ＦＵＡ1 〜ＦＵＡn の溶断処理によって下記の表２のよ
うな電流値が得られる。
【００３６】
【表２】
【００３７】したがって、前記電流値によって４つの互
いに異なる特性を有する集積回路チップを識別できる識
別情報を、集積回路チップ上に記入することができる。
チップ識別テストを行なわない場合は、前記スイッチン
グ手段３６の各ＭＯＳトランジスタＭＣ1 〜ＭＣn に抵
抗Ｒを通じてグラウンド電位がゲートに印加されるので
正常動作が維持される。
【００３８】本発明は前記実施の形態に限定されるもの
ではなく、必要に応じて変更することができる。
【００３９】すなわち、本発明はＭＯＳ集積回路に有用
であることを実施の形態を通じてわかり、特定用途によ
っていろいろの形態に適用できるということを留意すべ
きである。したがって、本発明は特許請求の範囲に示さ
れる本発明の技術的思想および範囲内でいろいろの変形
が可能となる。
【００４０】
【発明の効果】以上説明したように本発明の半導体集積
回路チップは、ウエハ製造工程で簡単な回路連結有無の
オプション処理工程を通じてチップ識別情報を記入し、
この記入された識別情報を通常の組立工程のテスト段階
で判読することによって同様の集積回路チップを識別し
分離処理することができる。
【００４１】同種の集積回路チップを識別するための従
来の方式とは異なって、本発明による集積回路チップに
おいては、既存の入出力端子および電源供給端子を通じ
て識別をテストするので、既存半導体集積回路チップの
製造システムの変形がほとんどなく最大に活用できて経
済的である。また、別途の診断ピンのようなピンの追加
が要らないし、高価なレーザー装備を設置する必要もな
い。
【図面の簡単な説明】
【図１】 本発明の参考例を示す構成図
【図２】 本発明の他の参考例を示す構成図
【図３】 本発明の識別回路を具備した半導体集積回路
チップの一実施の形態を示す回路図
【図４】 本発明の他の実施の形態を示す構成図
フロントページの続き (56)参考文献 特開 平４−28088（ＪＰ，Ａ) 特開 昭60−107852（ＪＰ，Ａ) 特開 昭59−25258（ＪＰ，Ａ) 特開 平２−281657（ＪＰ，Ａ) 特開 平２−190783（ＪＰ，Ａ) 特開 昭61−217990（ＪＰ，Ａ) 特開 平２−91898（ＪＰ，Ａ) 特開 平２−105455（ＪＰ，Ａ) 特開 昭59−157900（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 G01R 31/28 H01L 21/82 H01L 27/04

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 １対の電源供給端子と少なくとも３つの
    入力端子を有する半導体集積回路チップにおいて、 前記いずれか１つの電源供給端子と前記少なくとも３つ
    の入力端子のうち３つの入力端子がそれぞれ連結された
    識別回路を具備し、 この識別回路は、 前記電源供給端子と前記３つの入力端子のうちいずれか
    ひとつの入力端子との間の電位差を分圧して所定レベル
    の制御電圧を発生するための電圧リミッタと、 前記３つの入力端子のうち残りの２つの入力端子の間の
    電流の流れをチップ製造工程段階で決定するためのオプ
    ション手段と、 前記オプション手段に直列に連結され前記電圧リミッタ
    から供給される前記制御電圧によりターンオンされるス
    イッチ手段とを具備することを特徴とする半導体集積回
    路チップ。
  2. 【請求項２】 前記電圧リミッタは、ゲートがドレーン
    に連なるＭＯＳトランジスタのダイオード構成の複数個
    と、抵抗を直列連結して、前記抵抗両端に分圧される電
    圧を前記スイッチ手段に供給する制御電圧を発生するこ
    とを特徴とする請求項１に記載の半導体集積回路チッ
    プ。
  3. 【請求項３】 前記オプション手段は複数個のヒューズ
    を含み、該各複数個のヒューズと直列接続された複数個
    のＭＯＳトランジスタを含み、該ＭＯＳトランジスタは
    そのゲートに印加される制御電圧によってターンオンさ
    れ、前記チップの識別情報は前記ヒューズの溶断個数に
    より決定されることを特徴とする請求項１に記載の半導
    体集積回路チップ。
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