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JPH079753B2 - 半導体集積回路チップ - Google Patents
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JPH079753B2 - 半導体集積回路チップ - Google Patents

半導体集積回路チップ

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JPH079753B2
JPH079753B2 JP2219871A JP21987190A JPH079753B2 JP H079753 B2 JPH079753 B2 JP H079753B2 JP 2219871 A JP2219871 A JP 2219871A JP 21987190 A JP21987190 A JP 21987190A JP H079753 B2 JPH079753 B2 JP H079753B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路チップに係り、特に同種のチッ
プであるか否かをテストを通じて判るための識別回路を
チップ内部に具備した半導体集積回路チップに関するも
のである。
〔従来の技術〕
最近、半導体技術の発展とともに産業の全分野にわたっ
て電子システム化されてゆく傾向である。したがって、
各分野の特殊性があるので、適切な電子システムの特性
化が要求されている。
ところで、半導体製造業者は使用者の多用の要求に応じ
て製品の多様化に努力している。例えば、最近DRAMの記
憶容量がMbit単位に増えることにしたがい、基本動作モ
ード以外の多様の新しい動作モード開発がなされてい
る。すなわち、現在の1Mあるいは4MDRAMでは、出力され
るデータの数によって1bit、4bit、8bitなどに分類さ
れ、入力される制御信号によって高速ページ（Fast Pag
e）モード、ニブル（Nibble）モード、スタチックコラ
ム（Static Column）モードなどに分類されている。
したがって、DRAM供給者は使用者の要求に応じるため、
DRAMの基本動作モード以外の動作モードを製造工程段階
でオプション処理することによって特定動作モードが行
なわれるようにし、いろいろの選択された動作モードに
よって互いに異なるモードを行なう多様なDRAMを提供し
ている。例えば、１つのDRAM製造ラインで高速ページモ
ードを基本動作モードにし、製造段階でオプション処理
することによってニブルモードもしくはスタチックコラ
ムモードのDRAMがそれぞれ生産されている。これらのオ
プション処理はウエハ単位に処理され各モード別に分類
されている。その後、製造後工程（組立工程）でウエハ
はスクライビング（scribing）工程を通して個別のダイ
やチップ状に分離され、分離されたダイは特定のパッケ
ージにダイマウンティング、ワイヤボンディングおよび
モールディングなどの過程を経てパッケージングされ、
製品検査を通じて製品の番号、製造日付、製造ラインな
どのデータが表記され最終製品出荷することにある。
〔発明が解決しようとする課題〕
しかし、前記工程で前述したDRAMの場合においては、モ
ード別に別離されたダイあるいはチップが同一ラインで
生産されるので、ダイ状態に取り扱われる過程で互いに
混ざることも時々発生される。このように混ざる混合、
次の工程のテスト過程で異なる動作モードの製品はエラ
ー判定を受け、不良処理されるのでかなりの生産収率を
落とす原因となる。また、互いに異なる特性のダイが混
ざらないようにするためには細かい注意を要するので作
業能率を落とす。
したがって、互いに異なるモードのダイが混ざってパッ
ケージングされるといえども、テスト過程で同種のチッ
プが分類もしくは識別できる技術が要求されている。
このような半導体チップ識別技術としては米国特許第4,
150,331号明細書および同第4,510,673号明細書等に開示
されている。
前記米国特許第4,150,331号明細書には、プログラムで
きる回路装置をチップ表面に使ってそれぞれのチップを
識別することを開示している。その回路装置は別途に具
備される診断ピンと選択された入出力との間にはダイオ
ードの形成有無による識別コードをプログラムさせるよ
うになっているものである。
これは別途な診断ピンを備えなければならないので、半
導体チップの値段に大きい影響を及ぼすパッケージのサ
イズが大きくなるという短所を有している。
他方の前記米国特許第4,510,673号明細書には、半導体
チップの裏面にレーザーを使って特定識別表示を記入
し、この識別表示をレーザーもしくは光学機構を使って
機械あるいは人間が識別することのできるようにした技
術が開示されている。この特許の技術は製造ライン、生
産年月日などの特定識別表示をするためには高価なレー
ザー装置を備えなければならないという短所を有する。
本発明の目的は、前述のような従来技術の問題点を解決
するために、別途の診断ピンの追加が不要な新たな方式
の識別回路を備えた半導体集積回路チップを提供するこ
とにある。
本発明の他の目的は、半導体チップの識別表示がとても
容易で簡単な識別回路を備えた半導体集積回路チップを
提供することにある。
〔課題を解決するための手段〕
前記目的を達成するため、請求項第１項の本発明の半導
体集積回路チップは、１対の電源供給端子と入力端子を
有する半導体集積回路チップにおいて、前記いずれか１
つの電源供給端子とひとつの入力端子との間に識別回路
を具備し、この識別回路は、前記電源供給端子と前記入
力端子との間の入力電位差をリミッティングさせるため
にあらかじめ決定された入力ロジックレベルを有する電
圧リミッタと、この電圧リミッタに直列に連結され、チ
ップ製造段階で電圧リミッタとの電流通路を形成するか
否かによってチップ識別情報を決定するオプション手段
とを具備することを特徴とする。
また、請求項第２項の半導体集積回路チップは、前記電
圧リミッタは、ゲートがドレーンに連結されたMOSトラ
ンジスタを複数個直列に連結して、これらMOSトランジ
スタのゲート対ソースの臨界電圧値の和にリミッティン
グ電圧を設定したことを特徴とする。
さらに、請求項第３項の半導体集積回路チップは、前記
オプション手段をチップ製造工程段階でヒューズで形成
し、このヒューズの溶断有無を以てオプション処理が行
なわれることを特徴とする。
さらにまた、請求項第４項の半導体集積回路チップは、
前記オプション手段は、チップ製造工程段階で金属マス
クによる金属配線の形成有無を以てオプション処理が行
なわれることを特徴とする。
さらに、請求項第５項の半導体集積回路チップは、前記
オプション手段は、ゲートがドレーンに連結されたMOS
トランジスタと、このMOSトランジスタに直列に連結さ
れたヒューズとの組合わせを複数個並列連結し、前記ヒ
ューズの溶断された数によってオプション処理が行なわ
れることを特徴とする。
さらにまた、請求項第６項の半導体集積回路チップは、
１対の電源供給端子と少なくとも３つ以上の入力端子を
有する半導体集積回路チップにおいて、前記いずれか１
つの電源供給端子と前記３つの入力端子のうち３つの入
力端子がそれぞれ連結された識別回路を具備し、この識
別回路は、前記電源供給端子と前記３つの入力端子のう
ちいずれかひとつの入力端子との間の電位差をあらかじ
め決定された入力ロジックレベルに制限させ、このリミ
ッティングされた入力ロジックレベルを分圧して所定レ
ベルの制限電圧を発生するための電圧リミッタと、前記
３つの入力端子のうち残りの２つの入力端子の間の電流
の流れをチップ製造工程段階で決定するためのオプショ
ン手段と、前記オプション手段に直列に連結され前記電
圧リミッタから供給される前記制御電圧によりターンオ
ンされるスイッチ手段とを具備することを特徴とする。
また、請求項第７項の半導体集積回路チップは、前記電
圧リミッタは、ゲートがドレーンに連なるMOSトランジ
スタのダイオード構成の複数個と、抵抗を直列連結し
て、前記抵抗両端に分圧される電圧を前記スイッチ手段
に供給する制御電圧を発生することを特徴とする。
さらに、請求項第８項の半導体集積回路チップは、前記
オプション手段は複数個のヒューズを含み、該各複数個
のヒューズと直列接続された複数個のMOSトランジスタ
を含み、該MOSトランジスタはそのゲートに印加される
制御電圧によってターンオンされ、前記チップの識別情
報は前記ヒューズの溶断個数により決定されることを特
徴とする。
〔作 用〕
請求項第１項から第８項記載の本発明による半導体集積
回路チップでは、ウエハ製造工程で簡単な回路連結有無
を選択することによって、チップ識別情報を書き込める
し、通常の組立工程のテスト段階でこの識別情報を判読
することによって、同種のチップを識別することができ
る。
これにより、本発明は別途の診断ピンのようなピンの追
加なしにチップの識別回路を採用することができる。
〔実施例〕
以下、図面を参照して本発明の望ましい実施例を説明す
る。
第１図は本発明による一実施例の識別回路を備えた半導
体集積回路チップの構成図である。
第１図で通常の集積回路チップ１は内部回路10、入力保
護回路PC1〜PCn、出力バッファB1〜Bn、入力端子IN1〜I
Nn、出力端子OUT1〜OUTn、電源供給端子Vdd、Vssを含
む。集積回路チップ１は図示していない動作電源から、
たとえば、5Vの電圧が電源供給端子Vddに加わるように
連結され、電源供給端子Vssにはグラウンド電位が加わ
るように連なり動作電源を受け入れる。内部回路10は前
記電源供給端子Vdd、Vssから動作電圧の供給を受け、入
力端子IN1〜INnに加わる入力信号を受けて与えられた機
能を行って出力端子OUT1〜OUTnに所定の出力信号を発生
する。前記入力端子IN1〜INnは端子に加わるサージ等の
ノイズ電圧から内部回路10の破損を防止するための入力
保護回路PC1〜PCnを通じて内部回路10とそれぞれ連結さ
れている。出力端子OUT1〜OUTnは出力バッファB1〜Bnを
通じて内部回路10とそれぞれ連結されている。
このような集積回路チップ１のいずれか１つの入力端子
IN1と電源供給端子Vssとの間に本発明による識別回路20
が設けられている。この識別回路20は電圧リミッタ22と
オプション手段24を備える。
電圧リミッタ22は、入力端子IN1と電源供給端子Vssとの
間に加わる入力信号を内部回路10で受け入れるあらかじ
め決定されたロジックレベルにレベルリミッティングさ
せるためのものであり、ドレーンにゲートがつながった
MOSトランジスタM1〜Mnのダイオード構成を複数個直列
に連結して構成されている。これは各MOSトランジスタM
1〜Mnの臨界電圧（ThresholdVoltage）の和に前記あら
かじめ決定されたロジックレベルを設定することができ
る。例えば、入力端子にTTLレベルが加わる場合はおよ
そ2.5V以上、CMOSレベルが加わる場合はおよそ＋3V以上
に設定されるのであろう。ここではMOSトランジスタの
ダイオード連結構成を使用したが、PN接合ダイオードも
しくはツェナダイオード（Zener Diode）などの一方向
電流導通素子である臨界電圧をもつ素子ならば同様にし
て適用することができる。
オプション手段24は前記電圧リミッタ22を通じて流れる
電流の流れをウエハ製造工程中に決定するためのもの
で、電圧リミッタ22に直列に接続されている。オプショ
ン手段24を備えるため、ウエハ製造工程でよく使われる
ヒューズFUもしくは金属配線マスクを通じた配線形成の
有無などの簡単なオプション処理技術が採用される。本
実施例ではヒューズFUを形成してこのヒューズFUをその
まま連結状態におくか、それともレーザージャッピング
（laser zapping）工程を通じて切るかのオプション処
理によって同種のチップ識別情報を記入することにな
る。例えば、DRAMの製造工程で前記ヒューズFUをそのま
ま連結状態に維持した状態のチップを高速ページモード
動作用DRAMと規定すれば、ニブルモード動作用DRAMの場
合、前記ヒューズを溶解させて断線処理することによっ
て、２つのモードのDRAMの分類・識別ができる。すなわ
ち、このように識別処理されたチップを組立工程のテス
ト段階で、前記入力端子IN1には所定の高電圧源２、例
えば＋15V位の電圧源を連結し、電源供給端子Vssには電
流計３を連結してこれを通じて電流の流れの有無をチェ
ックすることによって、電流が流れると高速ページモー
ド動作用DRAMであり、電流が流れないとニブルモード動
作用DRAMであることを識別することができる。
ここで、ニブルモードの場合、ヒューズが溶断されるの
で、チップの正常の動作時には識別回路20の有無に関係
なく入力信号が内部回路10に伝達されるが、高速ページ
モードの場合、もし電圧リミッタ22がなければ入力端子
IN1にはヒューズFUを通じていつも論理“0"の状態とな
ろう。このような状況を電圧リミッタ22により防止でき
る。すなわち、入力端子IN1に論理“0"が加わるときに
は、内部回路10に識別回路20の連結の有無に関係なく論
理“0"が入力されるが、論理“1"が加わるときは、識別
回路20を通じて電流が流れるので電圧リミッタ22で所定
電位差を発生させて、内部回路10に論理“1"状態が入力
される。
前記識別回路20は入力保護回路PC1を通じて入力端子IN1
と連結されるのが望ましい。これは外部サージなどから
識別回路20を保護してくれる。
第２図は第１図の他の実施例で、これは第１図に図示さ
れた実施例とは異なる電源供給端子Vddと入力端子IN1と
の間に識別回路20を連結したもので、その他の構成は第
１図と同一である。識別テスト時に入力端子IN1に加わ
る。＋15Vが供給電圧Vddから供給される供給電圧＋5Vよ
りも高い電圧値を有するのでその動作原理においても第
１図と同一である。
第３図は二種類以上のチップを識別するためにオプショ
ン手段24を変形させたものである。第３図において、オ
プション手段24Aはゲートがドレーンに連結されたMOSト
ランジスタMA1〜MAnと、各MOSトランジスタMA1〜MAnに
直列にそれぞれ連結されたヒューズFU1〜FUnを組合わせ
たものを互いに並列連結して構成されている。
前記のような回路構成によるチップ識別のためにはオプ
ション手段24Aを通過した電流量の大小で、識別情報を
下記の表１のように付与することができる。
第４図は二種類以上のチップを識別するための変形され
た識別回路の実施例を示す。第４図において識別回路30
には電源供給端子Vssと３つの入力端子IN1〜INnが連結
される。この識別回路30は電圧リミッタ32、オプション
手段34およびスイッチ手段36を具備する。
電圧リミッタ32は入力端子IN3と電源供給端子Vssとの間
に加わる入力電位差を内部回路10で受け入れるロジック
レベルでリミッティングさせ、またこのリミッティング
されたロジックレベルを分圧して所定の制御電圧VRを生
ずるように構成する。この電圧リミッタ32はゲートをド
レーンに連結したMOSトランジスタMB1〜MBnのダイオー
ド構成を複数個直列に連結したものと、抵抗Ｒを入力端
子IN3と電源供給端子Vssとの間に直列に連結して形成さ
れている。前記抵抗Ｒの両端に分配される電圧はスイッ
チ手段36に制御電圧VRとして供給される。
スイッチ手段36は、入力端子IN3と入力端子IN2との間に
連結されるオプション手段34に直列に連結され、電流の
流れをスイッチングするためのものであって、前述した
電圧リミッタ32の制御電圧VRによってターンオンされよ
う連結されている。このスイッチ手段36は、ドレーンが
入力端子IN1に連結され、ゲートに制御電圧VRが加わり
ソースが、下記するオプション手段34の各対応するヒュ
ーズFU1〜FUAnに連結されたMOSトランジスタMC1〜MCnに
より構成されている。
本実施例ではオプション手段34を複数個のヒューズFUA1
〜FUAnによって構成している。これらの各ヒューズFUA1
〜FUAnはスイッチ手段36の各MOSトランジスタMC1〜MCn
にそれぞれ連結されている。これらの各ヒューズFUA1〜
FUAnとMOSトランジスタMC1〜MCnとの直列接続を、入力
端子IN1と入力端子IN2との間に並列接続している。ここ
で、オプション手段34の各ヒューズFUA1〜FUAnは、ウエ
ハ製造工程段階で溶断有無を選択することによって所望
の識別情報を提供する。
前述した実施例の識別回路を具備したチップを識別する
ため、入力端子IN1には、例えば＋5Vの所定の電圧源Ｖ
を連結し、入力端子IN2には電流計Ａを連結し、入力端
子IN3と電源供給端子Ｖとの間に、例えば15Vの高電圧源
HVを連結する。このような電源印加時に、電圧リミッタ
32を通じて電流が流れるようになり、抵抗Ｒでは所定電
圧が分配され制御電圧VRが発生される。この制御電圧VR
によりスイッチング手段36の各MOSトランジスタMC1〜MC
nがターンオンされる。
一方、入力端子IN1と入力端子IN2との間の電流の流れが
電流計Ａに表れる。この時ヒューズFUA1〜FUAnの溶断処
理によって下記の表２のような電流値が得られる。
したがって、前記電流値によって４つの互いに異なる特
性を有する集積回路チップを識別できる識別情報を、集
積回路チップ上に記入することができる。チップ識別テ
ストを行なわない場合は、前記スイッチング手段36の各
MOSトランジスタMC1〜MCnに抵抗Ｒを通じてグラウンド
電位がゲートに印加されるので正常動作が維持される。
本発明は前記実施例に限定されるものではなく、必要に
応じて変更することができる。
すなわち、本発明はMOS集積回路に有用であることを実
施例を通じてわかり、特定用途によっていろいろの形態
に適用できるということを留意すべきである。したがっ
て、本発明は特許請求の範囲に示される本発明の技術的
思想および範囲内でいろいろの変形が可能となる。
〔発明の効果〕
以上説明したように本発明の半導体集積回路チップは、
ウエハ製造工程で簡単な回路連結有無のオプション処理
工程を通じてチップ識別情報を記入し、この記入された
識別情報を通常の組立工程のテスト段階で判読すること
によって同様の集積回路チップを識別し分離処理するこ
とができる。
同種の集積回路チップを識別するための従来の方式とは
異なって、本発明による集積回路チップにおいては、既
存の入出力端子および電源供給端子を通じて識別をテス
トするので、既存半導体集積回路チップの製造システム
の変形がほとんどなく最大に活用できて経済的である。
また、別途の診断ピンのようなピンの追加が要らない
し、高価なレーザー装備を設置する必要もない。
【図面の簡単な説明】
第１図は本発明の識別回路を具備した半導体集積回路チ
ップの一実施例を示す構成図、第２図は本発明の実施例
を示す構成図、第３図は第１図および第２図のオプショ
ン手段の他の実施例を示す回路図、第４図は本発明の更
に他の実施例を示す構成図である。 １……半導体集積回路チップ、２……高電圧源、３……
電流計、10……内部回路、20……識別回路、22,32……
電圧リミッタ、24,24A,34……オプション手段、PC1〜PC
n……入力保護回路、IN1〜INn……入力端子、Vdd、Vss
……電源供給端子、FU……ヒューズ、Ｍ……MOSトラン
ジスタ、Ｒ……抵抗。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】１対の電源供給端子と入力端子とを有する
    半導体集積回路チップにおいて、 前記いずれか１つの電源供給端子とひとつの入力端子と
    の間に識別回路を具備し、 この識別回路は、 前記電源供給端子と前記入力端子との間の入力電位差を
    リミッティングさせるためにあらかじめ決定された入力
    ロジックレベルを有する電圧リミッタと、 この電圧リミッタに直列に連結され、チップ製造段階で
    電圧リミッタとの電流通路を形成するか否かによってチ
    ップ識別情報を決定するオプション手段と を具備することを特徴とする半導体集積回路チップ。
  2. 【請求項２】前記電圧リミッタは、ゲートがドレーンに
    連結されたMOSトランジスタを複数個直列に連結して、
    これらMOSトランジスタのゲート対ソースの臨界電圧値
    の和にリミッティング電圧を設定したことを特徴とする
    請求項第１項記載の半導体集積回路チップ。
  3. 【請求項３】前記オプション手段をチップ製造工程段階
    でヒューズで形成し、このヒューズの溶断有無を以てオ
    プション処理が行なわれることを特徴とする請求項第１
    項記載の半導体集積回路チップ。
  4. 【請求項４】前記オプション手段は、チップ製造工程段
    階で金属マスクによる金属配線の形成有無を以てオプシ
    ョン処理が行なわれることを特徴とする請求項第１項記
    載の半導体集積回路チップ。
  5. 【請求項５】前記オプション手段は、ゲートがドレーン
    に連結されたMOSトランジスタと、このMOSトランジスタ
    に直列に連結されたヒューズとの組合わせを複数個並列
    連結し、 前記ヒューズの溶断された数によってオプション処理が
    行なわれることを特徴とする請求項第１項記載の半導体
    集積回路チップ。
  6. 【請求項６】１対の電源供給端子と少なくとも３つ以上
    の入力端子を有する半導体集積回路チップにおいて、 前記いずれか１つの電源供給端子と前記３つの入力端子
    のうち３つの入力端子がそれぞれ連結された識別回路を
    具備し、 この識別回路は、 前記電源供給端子と前記３つの入力端子のうちいずれか
    ひとつの入力端子との間の電位差をあらかじめ決定され
    た入力ロジックレベルに制限させ、このリミッティング
    された入力ロジックレベルを分圧して所定レベルの制限
    電圧を発生するための電圧リミッタと、 前記３つの入力端子のうち残りの２つの入力端子の間の
    電流の流れをチップ製造工程段階で決定するためのオプ
    ション手段と、 前記オプション手段に直列に連結され前記電圧リミッタ
    から供給される前記制御電圧によりターンオンされるス
    イッチ手段と を具備することを特徴とする半導体集積回路チップ。
  7. 【請求項７】前記電圧リミッタは、ゲートがドレーンに
    連なるMOSトランジスタのダイオード構成の複数個と、
    抵抗を直列連結して、前記抵抗両端に分圧される電圧を
    前記スイッチ手段に供給する制御電圧を発生することを
    特徴とする請求項第６項記載の半導体集積回路チップ。
  8. 【請求項８】前記オプション手段は複数個のヒューズを
    含み、該各複数個のヒューズと直列接続された複数個の
    MOSトランジスタを含み、該MOSトランジスタはそのゲー
    トに印加される制御電圧によってターンオンされ、前記
    チップの識別情報は前記ヒューズの溶断個数により決定
    されることを特徴とする請求項第６項記載の半導体集積
    回路チップ。
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