JP3346845B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体メモリ装置に関
し、特に、メモリセルから読出された小振幅の複数の読
出データを中振幅差動信号を経てＣＭＯＳレベルの大振
幅信号に徐々に増幅して出力部に出力するデータバスを
備え、このデータバスをテストするためのテストモード
を備えたような半導体メモリ装置に関する。

【０００２】

【従来の技術】図８は従来のテストモードを備えた半導
体メモリ装置の入出力線からリードデータバスを通り、
読出データが外部ピンに出力されるまでの経路を示した
図である。図８において、入出力データ線ＩＯ１，ＺＩ
Ｏ１，ＩＯ２，ＺＩＯ２…ＩＯｎ，ＺＩＯｎは差動増幅
器Ｐ１，Ｐ２…Ｐｎに与えられる。これらの差動増幅器
Ｐ１，Ｐ２…Ｐｎは入出力データ線に入力された数百ｍ
Ｖの小振幅差動信号を６００ｍＶ〜１Ｖ未満の中振幅差
動信号に増幅するものであり、差動増幅器Ｐ１，Ｐ２…
Ｐｎの出力は相補構成されたリードデータバス線Ｒ１，
ＺＲ１，Ｒ２，ＺＲ２…Ｒｎ，ＺＲｎを介して差動増幅
器ＰＰ１，ＰＰ２…ＰＰｎに与えられる。差動増幅器Ｐ
Ｐ１，ＰＰ２…ＰＰｎは中振幅の差動信号を「Ｈ」レベ
ル＝Ｖｃｃ，「Ｌ」レベル＝０ＶのＣＭＯＳレベルの大
振幅差動信号に増幅する。差動増幅器ＰＰ１，ＰＰ２…
ＰＰｎの出力はデータ線ＲＲ１，ＺＲＲ１，ＲＲ２，Ｚ
ＲＲ２…ＲＲｎ，ＺＲＲｎを介してセレクタ５３に与え
られる。セレクタ５３はデータ線ＲＲ１，ＺＲＲ１，Ｒ
Ｒ２，ＺＲＲ２…ＲＲｎ，ＺＲＲｎのうちのいずれかを
選択して、出力制御回路６０の入力ＯＤ，ＺＯＤに出力
する。

【０００３】出力制御回路６０は、電源電圧＋Ｖｃｃと
接地間に直列接続されたＭＯＳトランジスタ５４と５５
とを含む。ＮＡＮＤゲート５６は、テストモード時にリ
ードバスが正常に動作しているか否かを検出するもので
あって、差動増幅器ＰＰ１，ＰＰ２…ＰＰｎの出力が与
えられる。さらに、ＮＡＮＤゲート５６には、テストモ
ード時に「Ｌ」レベルになるＺＴＥ信号がインバータ６
３で反転されて与えられる。ＮＡＮＤゲート５６の出力
のＺＴ信号はセレクタ５３に与えられるとともに、イン
バータ６４で反転され、Ｔ信号としてセレクタ５３に与
えられる。

【０００４】次に、図８に示したリードデータバスの動
作について説明する。まず、ノーマルリード時には、Ｚ
ＴＥ信号は「Ｈ」レベルに設定されている。このため、
ＮＡＮＤゲート５６が閉じられる。ｎ組の入出力データ
線のうち、入出力データ線ＩＯ１に読出データが入力さ
れると、この入出力データ線ＩＯ１に図示しないメモリ
セルから読出されたデータが小振幅差動信号として与え
られる。この小振幅差動信号が初段の差動増幅器Ｐ１で
中振幅差動信号に増幅されてリードデータバスＲ１，Ｚ
Ｒ１に出力される。差動増幅器ＰＰ１は、リードデータ
バスＲ１，ＺＲ１の中振幅差動信号を大振幅差動信号に
増幅して、次のデータバスＲＲ１，ＺＲＲ１に出力す
る。そして、セレクタ５３はこのデータバスＲＲ１，Ｚ
ＲＲ１を選択して、出力制御回路６０の入力ＯＤ，ＺＯ
Ｄに出力する。このＯＤ，ＺＯＤを受けたｎチャネルＭ
ＯＳトランジスタ５４，５５で構成された出力制御回路
６０は外部に読出データを出力する。すなわち、ノーマ
ルリード時では、小振幅差動信号である読出データが差
動増幅器Ｐ１で高速に中振幅の差動信号に増幅され、次
段の差動増幅器ＰＰ１で中振幅差動信号から大振幅差動
信号へと増幅することによって、ＭＯＳ ＲＡＭ回路の
全体として高速に読出データを出力する。ここで、読出
データに無関係の他の差動増幅器Ｐ２…ＰｎおよびＰＰ
２…ＰＰｎは動作せず、差動増幅器Ｐ１とＰＰ１の２個
のみが動作している。

【０００５】次に、テストモード時の動作について説明
する。ｎビット縮退のテストモードでは、入出力データ
線ＩＯ１からｎまでのｎ組のデータが入力される。ここ
で、ｎビットに「Ｈ」レベルのデータを書込んで「Ｈ」
レベルデータを読出すテストモードを考える。すべて正
しく「Ｈ」レベルデータが読出される場合、ｎ個の差動
増幅器Ｐ１〜Ｐｎが動作し、この出力を受け、ｎ個の差
動増幅器ＰＰ１〜ＰＰｎが動作してその出力がＮＡＮＤ
回路５６に入力される。ここで、テストモード時はＺＴ
Ｅ信号は「Ｌ」レベルになっている。ｍビット全部から
正しく「Ｈ」レベルデータが読出されると、ＮＡＮＤゲ
ート５６の出力のＺＴ信号は「Ｌ」レベルになり、Ｔ信
号は「Ｈ」レベルとなり、セレクタ回路５３によって
Ｔ，ＺＴが出力制御回路６０の入力ＯＤ，ＺＯＤに出力
され、出力制御回路６０の出力Ｄｏｕｔが「Ｈ」レベル
になって正常動作のフラグが立つことになる。しかし、
１ビットでも誤動作して、「Ｌ」レベルデータが読出さ
れると、ＮＡＮＤゲート５６の出力であるＺＴ信号は
「Ｈ」レベルになり、Ｔ信号は「Ｌ」レベルになり、出
力制御回路６０の出力Ｄｏｕｔには「Ｌ」レベルデータ
が出力されて誤動作のフラグが立つ。

【０００６】

【発明が解決しようとする課題】上述のごとく、従来の
半導体メモリ装置では、ノーマルモード時に動作する差
動増幅器はＰ１とＰＰ１の２個のみであるが、ｎビット
縮退のテストモードではＰ１〜Ｐｎまでのｎ個の差動増
幅器と、ＰＰ１〜ＰＰｎまでのｎ個の差動増幅器のすべ
てを動作させる必要があり、ノーマルモードのｎ倍個の
差動増幅器が動作することになり、テストモードでの消
費電流が激増する。消費電流が増加すると、回路動作に
よって発生する接地や電源線のノイズが大きくなり、回
路が誤動作し、ノーマルモード時のリードとの相関が取
りにくくなるという欠点があった。

【０００７】それゆえに、この発明の主たる目的は、テ
ストモード時における消費電流を抑制でき、ノイズによ
る誤動作を少なくし、ノーマルモード時のリードとの相
関を取ることのできるような半導体メモリ装置を提供す
ることである。

【０００８】

【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、複数のメモリ回路が正常か否かをテストす
るテストモードを有する半導体メモリ装置であって、そ
れぞれ複数のメモリ回路に対応して設けられ、各々が、
ノーマルモード時は対応のメモリ回路から読出されたデ
ータ信号を増幅して第１の振幅電圧を有するデータ信号
を出力し、テストモード時は対応のメモリ回路から読出
されたデータ信号を増幅して第１の振幅電圧よりも大き
な第２の振幅電圧を有するデータ信号を出力する複数の
第１の増幅回路と、それらの一方端がそれぞれ複数の第
１の増幅回路の出力データ信号を受ける複数のデータ線
と、テストモード時に活性化され、複数のデータ線の電
圧に基づいて複数のメモリ回路が正常か否かを判定する
判定回路と、それぞれ複数のデータ線の他方端に接続さ
れ、各々が、ノーマルモード時は対応のデータ線を介し
て与えられたデータ信号を増幅して第１の振幅電圧より
も大きな第３の振幅電圧のデータ信号を出力し、テスト
モード時は非活性化される複数の第２の増幅回路とを備
えたものである。

【０００９】好ましくは、第１の増幅回路は、対応のメ
モリ回路から読出されたデータ信号を増幅して第２の振
幅電圧を有するデータ信号を出力する差動増幅器と、ノ
ーマルモード時は対応の信号伝達線の振幅電圧を第１の
振幅電圧に制限し、テストモード時は非活性化される振
幅制限回路とを含む。

【００１０】

【作用】この発明に係る半導体メモリ装置では、複数の
メモリ回路と、それぞれ複数のメモリ回路に対応して設
けられ、各々が、ノーマルモード時は対応のメモリ回路
から読出されたデータ信号を増幅して第１の振幅電圧を
有するデータ信号を出力し、テストモード時は対応のメ
モリ回路から読出されたデータ信号を増幅して第１の振
幅電圧よりも大きな第２の振幅電圧を有するデータ信号
を出力する複数の第１の増幅回路と、それらの一方端が
それぞれ複数の第１の増幅回路の出力データ信号を受け
る複数のデータ線と、テストモード時に活性化され、複
数のデータ線の電圧に基づいて複数のメモリ回路が正常
か否かを判定する判定回路と、それぞれ複数のデータ線
の他方端に接続され、各々が、ノーマルモード時は対応
のデータ線を介して与えられたデータ信号を増幅して第
１の振幅電圧よりも大きな第３の振幅電圧のデータ信号
を出力し、テストモード時は非活性化される複数の第２
の増幅回路とが設けられる。したがって、テストモード
時は複数の第２の増幅回路が非活性化されるので、消費
電流が小さくてすみ、ノイズによる誤動作が少なくな
り、ノーマルモード時のリードとの相関を取ることがで
きる。また、ノーマルモード時はデータ線の振幅電圧を
小さく抑えるので、データ信号を高速に伝達することが
できる。 好ましくは、第１の増幅回路は、対応のメモリ
回路から読出されたデータ信号を増幅して第２の振幅電
圧を有するデータ信号を出力する差動増幅器と、ノーマ
ルモード時は対応の信号伝達線の振幅電圧を第１の振幅
電圧に制限し、テストモード時は非活性化される振幅制
限回路とを含む。この場合は、第１の増幅回路を容易に
構成することができる。

【００１１】

【実施例】図１はこの発明の一実施例の半導体メモリ装
置における入出力線から外部ピンに至る経路の結線図で
ある。図１において、データバスは、差動増幅器Ｐ１，
Ｐ２…ＰｎとＰＰ１，ＰＰ２…ＰＰｎとの間に振幅制限
回路１０１，１０２…１０ｎが接続されている以外は前
述の図８と同様にして構成される。

【００１２】さらに、図１に示した半導体メモリ装置
は、行デコーダ１と列デコーダ３１，３２…３ｎとセン
スアンプ２１，２２…とを含む。行デコーダ１はワード
線ＷＬ１ａ，ＷＬ１ｂ…を活性化する。ワード線ＷＬ１
ａにはｎチャネルのセルトランジスタ４１，４２…のゲ
ートが接続され、セルトランジスタ４１，４２…のソー
スにはメモリセルキャパシタ５１，５２…が接続されて
いる。セルトランジスタ４１，４２…のドレインはビッ
ト線ＢＬ１，ＢＬ２…に接続され、ビット線対ＢＬ１と
ＺＢＬ１，ＢＬ２とＺＢＬ２にはセンスアンプ２１，２
２…が接続されている。さらに、ビット線対ＢＬ１とＺ
ＢＬ１，ＢＬ２とＺＢＬ２はｎチャネルトランジスタ１
１１，１１２，１１３，１１４…を介して入出力線ＩＯ
１，ＺＩＯ１，ＩＯ２，ＺＩＯ２…に接続されている。
これらのトランジスタ１１１，１１２，１１３，１１４
…のゲートには列デコーダ３１，３２…からコラム信号
ＣＳＬ１，ＣＳＬ２…が与えられている。

【００１３】図２は図１に示した振幅制限回路の一例を
示す回路図である。図２において、振幅制限回路はリー
ドデータバスＲ１とＺＲ１との間に直列接続されたｎチ
ャネルトランジスタ８，９を含み、ｎチャネルトランジ
スタ８，９の各ドレインには電源電圧Ｖｃｃが与えら
れ、それぞれのゲートにはＺＴＥ信号が与えられる。ｎ
チャネルトランジスタ８，９はＺＴＥ信号が「Ｈ」レベ
ルになるとオンし、クランプ回路として動作し、リード
データバスＲ１，ＺＲ１の電位がＶｃｃ−Ｖｔｈ以下に
なろうとすると、電源電圧Ｖｃｃから正の電荷を供給
し、Ｖｃｃ−Ｖｔｈ以下になるのを防止する。ここで、
Ｖｔｈはｎチャネルトランジスタ８，９のしきい値電圧
である。

【００１４】図３は図１に示したセレクタの具体的な回
路図である。セレクタ５３はｐチャネルトランジスタと
ｎチャネルトランジスタとをそれぞれ組合わせたスイッ
チング回路５３１〜５３６を含み、制御信号Ｓ１…Ｓ
ｎ，ＺＳ１…ＺＳｎ信号に応じて、これらのスイッチン
グ回路５３１〜５３４がオンし、リードデータバスＲＲ
１，ＺＲＲ１…ＲＲｎ，ＺＲＲｎに出力された読出デー
タをＯＤ，ＺＯＤに出力する。ＺＴＥ信号が「Ｌ」レベ
ルになると、スイッチング回路５３５，５３６がオン
し、ＮＡＮＤ回路５６の出力信号Ｔ，ＺＴがＯＤ，ＺＯ
Ｄに出力される。なお、制御信号Ｓ１，ＺＳ１信号は後
述の図４に示す列デコーダから出力される。

【００１５】図４は、図１に示した列デコーダから出力
される制御信号を説明するための図である。図４におい
て、Ｙアドレス信号はＹアドレスバッファ２００にスト
アされ、Ｙアドレス信号が列デコーダ３１，３２…３ｎ
に与えられ、デコード出力ＣＳＬ１，ＣＳＬ２…ＣＳＬ
ｎ、Ｓ１，Ｓ２…Ｓｎ、ＺＳ１，ＺＳ２…ＺＳｎが出力
される。

【００１６】図５は図１に示した差動増幅器の一例を示
す電気回路図である。この図１に示した差動増幅器は、
ｐチャネルトランジスタ２７と２８およびｎチャネルト
ランジスタ２３と２４からなるカレントミラー回路と、
ｐチャネルトランジスタ２９と３０およびｎチャネルト
ランジスタ２５と２６とからなるカレントミラー回路と
によって構成されている。そして、ｎチャネルトランジ
スタ２４，２５のゲートとｐチャネルトランジスタ２
３，２６のゲートに、たとえばリードデータバスＩＯ
１，ＺＩＯ１が接続され、ｎチャネルトランジスタ２
７，２９のソースから出力が取出される。

【００１７】図６は図１の動作を説明するためのタイム
チャートであり、図７はリードデータバスの電位変化を
説明するための図である。

【００１８】次に、図１〜図７を参照して、この発明の
一実施例の具体的な動作について説明する。まず、ノー
マルモード時の読出動作について説明する。図６（ａ）
に示す時刻ｔ１において行デコーダ１で選択されたワー
ド線ＷＬ１ａが「Ｈ」レベルになるとビット線対ＢＬｉ
（ｉ＝１，２…ｎ），ＺＢＬｉに図６（ｂ）に示すよう
にメモリセルのデータが読出され、センスアンプ２ｉで
増幅される。このとき、図４に示すようにＹアドレスバ
ッファ２００にＹアドレス信号がストアされ、図６
（ｃ）に示すアドレス信号に応じて、列デコーダ３ｉか
らデコード信号として図６（ｄ）に示すコラム選択信号
ＣＳＬｉと制御信号Ｓｉ，ＺＳｉが発生される。

【００１９】図６では、内部アドレスＹ０を受けて、ｎ
個のデコーダのうち、列デコーダ３１が動作して、時刻
ｔ１にコラム選択信号ＣＳＬ１が「Ｈ」レベル，制御信
号Ｓ１が「Ｈ」レベル，ＺＳ１が「Ｌ」レベルになる動
作を示している。時刻ｔ１において列デコーダ３１でコ
ラム選択信号ＣＳＬ１が出力されると、ｎチャネルトラ
ンジスタ１１１，１１２が導通し、ビット線ＢＬ１，Ｚ
ＢＬ１のデータが図６（ｅ）に示すように、入出力線対
ＩＯ１，ＺＩＯ１に数百ｍＶ程度の小振幅差動信号とし
て伝わる。ｎ対の入出力線対のうち、ＩＯ１，ＺＩＯ１
にデータが読出され、差動増幅器Ｐ１によって、入出力
線対ＩＯ１，ＺＩＯ１の小振幅の「Ｌ」レベルまたは
「Ｈ」レベルの読出データが増幅され、図６（ｆ）に示
すように、リードデータバスＲ１，ＺＲ１に中振幅差動
信号として出力される。

【００２０】ここで、ノーマルモード時には、ＺＴＥ信
号が「Ｈ」レベルであるので、相補構成されているリー
ドデータバスＲ１，ＺＲ１に接続されている振幅制限回
路１０１のｎチャネルトランジスタ８，９がオンする。
これらの２つのトランジスタ８，９はクランプとして働
き、リードデータバスＲ１およびＺＲ１の電位がＶｃｃ
−Ｖｔｈ以下になろうとすると、ｎチャネルトランジス
タ８，９から正の電荷が供給され、リードデータバスＲ
１，ＺＲ１の電位はＶｃｃ−Ｖｔｈ以下にならない。こ
のときのリードデータバスの電位変化は図７に示すよう
になる。

【００２１】図７（ａ）においては、読出データが
「Ｈ」レベルの場合を示しているが、入出力線対ＩＯ
１，ＺＩＯ１の１００ｍＶの小振幅の「Ｈ」レベルのデ
ータが振幅制限回路１０１に与えられると、リードデー
タバスＲ１，ＺＲ１にｎチャネルトランジスタ８，９の
しきい値電圧（６００〜８００ｍＶ）の中振幅の「Ｈ」
レベルのデータが読出される。次に、差動増幅器ＰＰ１
が動作し、リードデータバスＲ１，ＺＲ１の中振幅の
「Ｈ」レベル信号を受けて、リードデータバスＲＲ１，
ＺＲＲ１に、ＲＲ１＝Ｖｃｃ，ＺＲＲ１＝０ＶのＣＭＯ
Ｓレベルの大振幅の「Ｈ」レベルデータが出力される。
ここで、セレクタ５３は制御信号Ｓ１が「Ｈ」レベルに
なり、ＺＳ１が「Ｌ」レベルになると、スイッチング回
路５３１，５３２が導通し、読出経路に関与するリード
データバスＲＲ１，ＺＲＲ１のみが図６（ｈ）に示すよ
うに、出力制御回路６０の入力ＯＤ，ＺＯＤに与えられ
る。このようにセレクタ５３で選択されたリードデータ
バスのデータが伝わり、図６（ｉ）に示すように、出力
制御回路６０に「Ｈ」レベルのデータが外部に出力され
る。

【００２２】図１において、リードデータバスＲｉ，Ｚ
Ｒｉはメモリセルアレイ周辺から出力制御回路６０にま
で長くなっているので配線容量が大きくなる。ここで、
もしリードデータバスＲｉ，ＺＲｉの振幅を抑えること
なく大振幅させると、配線容量の大きいリードデータバ
スを充放電するために遅延が生じる。このため、この発
明の一実施例では、振幅制限回路１０を設けることによ
って、リードデータバスの振幅を抑え、それによってリ
ードデータバスの配線容量充放電量を小さくし、その結
果高速に読出データを伝えることができる。すなわち、
メモリセルアレイから出力制御回路６０までの読出経路
が長い場合においては、小振幅差動信号から中振幅差動
信号へと高速に増幅し、次段の差動増幅回路ＰＰｉで中
振幅差動信号から大振幅差動信号へと増幅することによ
って、半導体メモリ回路の全体としての読出を高速化す
ることができる。

【００２３】次に、テストモードについて説明する。ワ
ード線ＷＬ１ａが行デコーダ１によって選択され、列デ
コーダ３１…３ｎが動作し、ｎ組の入出力線ＩＯ１…Ｉ
Ｏｎにメモリセルの読出データが伝わるようなｎビット
縮退のテストモード時について考える。ノーマルリード
時と同様にして、入出力線ＩＯ１，ＺＩＯ１…ＩＯｎ，
ＺＩＯｎの小振幅差動信号が差動増幅器Ｐ１…Ｐｎによ
って増幅される。このとき、ＺＴＥ信号は「Ｌ」レベル
になっている。このため、振幅制限回路１０１…１０ｎ
におけるリードデータバスの電位レベルをクランプする
トランジスタ８，９がオフになる。それによって、差動
増幅器Ｐ１…Ｐｎで増幅された差動振幅信号が、図７
（ｂ）に示すように、ノーマルモード時の場合よりも大
きくなり、差動振幅が電源電圧＋Ｖｃｃのレベルにまで
振れる。大振幅になったリードデータバスの信号がＮＡ
ＮＤ回路５６に入力される。テストモード時には、差動
増幅器ＰＰ１…ＰＰｎは動作しない。たとえば、すべて
のメモリセルに「Ｈ」レベル信号が書込まれている場
合、「Ｈ」レベルのデータが読出されるかのテストをす
る場合について考える。読出の誤りがなく、すべて
「Ｈ」レベルの読出データが出力されると、ＮＡＮＤ回
路５６の出力信号ＺＴが「Ｈ」レベルになり、Ｔ信号が
「Ｌ」レベルになる。「Ｈ」レベルのデータがメモリセ
ルに書込まれず、読出データが「Ｌ」レベルのビットが
１つでもあれば、ＮＡＮＤ回路５６の出力が「Ｈ」レベ
ルになってエラーフラグが立てられる。そして、Ｔ，Ｚ
Ｔはセレクタ５３によって出力制御回路６０の入力Ｏ
Ｄ，ＺＯＤに与えられ、テスト結果が出力制御回路６０
から出力される。

【００２４】ここで、ノーマルリード時にはリードデー
タバスＲｉ，ＺＲｉの差動振幅をしきい値電圧Ｖｔｈま
で増幅するだけで十分であり、差動増幅器Ｐ１…Ｐｎの
利得は小さくされている。この利得が小さいと、テスト
モード時にリードデータバスＲｉ，ＺＲｉの差動振幅を
電源電圧Ｖｃｃレベルまで増幅されるのに時間がかかる
が、ＮＡＮＤ回路５６が「Ｈ」レベルまたは「Ｌ」レベ
ルを感知できるレベルまで増幅すれば十分であるため、
実際にはＮＡＮＤ回路５６から信号出力されるまでの時
間は、ＮＡＮＤ回路５６が「Ｈ」レベルまたは「Ｌ」レ
ベルを感知できるレベルに増幅されるまでの時間で済
み、遅延時間は少なくて済む。

【００２５】このように図１に示したこの発明の一実施
例によるテストモード回路では、テストモード時におい
て振幅制限回路１０１…１０ｎが動作しないようにして
いるため、ｎ組の入出力線対の小振幅差動信号がｎ個の
差動増幅器ｐ１…ｐｎによって増幅され、リードデータ
バスＲｉ，ＺＲｉの振幅がノーマルリード時よりも大き
くなり、電源電圧＋Ｖｃｃレベル近くまで振幅するた
め、リードデータバスＲ１…ＲｎをＮＡＮＤ回路５６で
受けることができ、テストモード回路ＣＭＯＳロジック
で簡単に構成できる。また、テストモード時には、差動
増幅器ＰＰ１…ＰＰｎが動作しないため、リードデータ
バスＲｉ，ＺＲｉの読出データがＮＡＮＤ回路５６に入
力され、データの一致，不一致を出力することにより、
図８に示した従来例より差動増幅器ＰＰ１…ＰＰｎの回
路動作分の差だけ消費電流を少なくできる。

【００２６】このように、この実施例では、ノーマルモ
ード時には、入出力線ＩＯｉ，ＺＩＯｉの小振幅差動信
号を差動増幅器Ｐ１…Ｐｎで中振幅差動信号に増幅し、
次段の差動増幅器ＰＰ１…ＰＰｎでさらに中振幅差動信
号を大振幅差動信号に増幅してデータを転送し、テスト
モード時には入出力線ＩＯｉ，ＺＩＯｉの小振幅差動信
号である読出データを初段の差動増幅器Ｐ１…Ｐｎでリ
ードデータバスＲｉ，ＺＲｉをノーマルリード時の中振
幅より大きな振幅を持つ差動信号に増幅することによ
り、ＮＡＮＤ回路５６でデータの一致，不一致を検出で
きる。

【００２７】なお、上述の実施例においては、ノーマル
リード時には、振幅制限回路１０１…１０ｎのｎチャネ
ルトランジスタ８，９をクランプトランジスタとして機
能させてリードデータバスＲｉ，ＺＲｉの差動信号の振
幅を抑え、テストモード時にはトランジスタ８，９をオ
フすることによってリードデータバスＲｉ，ＺＲｉの振
幅を大きくするようにしたが、ノーマルリード時にリー
ドデータバスＲｉ，ＺＲｉの差動信号振幅を小さくし、
テストモード時に大振幅となるような動作を備える回路
であればどのようなものであってもよい。

【００２８】

【発明の効果】以上のように、この発明に係る半導体メ
モリ装置では、複数のメモリ回路と、それぞれ複数のメ
モリ回路に対応して設けられ、各々が、ノーマルモード
時は対応のメモリ回路から読出されたデータ信号を増幅
して第１の振幅電圧を有するデータ信号を出力し、テス
トモード時は対応のメモリ回路から読出されたデータ信
号を増幅して第１の振幅電圧よりも大きな第２の振幅電
圧を有するデータ信号を出力する複数の第１の増幅回路
と、それらの一方端がそれぞれ複数の第１の増幅回路の
出力データ信号を受ける複数のデータ線と、テストモー
ド時に活性化され、複数のデータ線の電圧に基づいて複
数のメモリ回路が正常か否かを判定する判定回路と、そ
れぞれ複数のデータ線の他方端に接続され、各々が、ノ
ーマルモード時は対応のデータ線を介して与えられたデ
ータ信号を増幅して第１の振幅電圧よりも大きな第３の
振幅電圧のデータ信号を出力し、テストモード時は非活
性化される複数の第２の増幅回路とが設けられる。した
がって、テストモード時は複数の第２の増幅回路が非活
性化されるので、消費電流が小さくてすみ、ノイズによ
る誤動作が少なくなり、ノーマルモード時のリードとの
相関を取ることができる。また、ノーマルモード時はデ
ータ線の振幅電圧を小さく抑えるので、データ信号を高
速に伝達することができる。 好ましくは、第１の増幅回
路は、対応のメモリ回路から読出されたデータ信号を増
幅して第２の振幅電圧を有するデータ信号を出力する差
動増幅器と、ノーマルモード時は対応の信号伝達線の振
幅電圧を第１の振幅電圧に制限し、テストモード時は非
活性化される振幅制限回路とを含む。この場合は、第１
の増幅回路を容易に構成することができる。

【図面の簡単な説明】

【図１】この発明の一実施例の半導体メモリにおける入
出力線から外部ピンに出力されるまでの経路の結線図で
ある。

【図２】図１に示した振幅制限回路の一例を示す回路図
である。

【図３】図１に示したセレクタの具体的な回路図であ
る。

【図４】図１に示した列デコーダから出力される制御信
号を説明するための図である。

【図５】図１に示した差動増幅器の一例を示す電気回路
図である。

【図６】図１の動作を説明するためのタイムチャートで
ある。

【図７】リードデータバスの電位変化を説明するための
図である。

【図８】従来のテストモードを備えた半導体メモリの入
出力線からリードデータバスを通り、読出データが外部
ピンに出力されるまでの結線を示した図である。

【符号の説明】

１ 行デコーダ ２１，２２ センスアンプ ３１，３２…３ｎ 列デコーダ ４１，４２ メモリセルトランジスタ ５１，５２ メモリセルキャパシタ ５３ セレクタ ６０ 出力制御回路 Ｐ１…Ｐｎ，ＰＰ１…ＰＰｎ 差動増幅器 １０１…１０ｎ 振幅制限回路 ＩＯ１，ＺＩＯ１…ＩＯｎ，ＺＩＯｎ 入出力線 Ｒ１，ＺＲ１…Ｒｎ，ＺＲｎ，ＲＲ１…ＲＲｎ，ＺＲＲ
１…ＺＲＲｎ リードデータバス ２００ Ｙアドレスバッファ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数のメモリ回路が正常か否かをテスト
   するテストモードを有する半導体メモリ装置であって、 それぞれ前記複数のメモリ回路に対応して設けられ、各
   々が、ノーマルモード時は対応のメモリ回路から読出さ
   れたデータ信号を増幅して第１の振幅電圧を有するデー
   タ信号を出力し、前記テストモード時は対応のメモリ回
   路から読出されたデータ信号を増幅して前記第１の振幅
   電圧よりも大きな第２の振幅電圧を有するデータ信号を
   出力する複数の第１の増幅回路、 それらの一方端がそれぞれ前記複数の第１の増幅回路の
   出力データ信号を受ける複数のデータ線、 前記テストモード時に活性化され、前記複数のデータ線
   の電圧に基づいて前記複数のメモリ回路が正常か否かを
   判定する判定回路、および それぞれ前記複数のデータ線
   の他方端に接続され、各々が、前記ノーマルモード時は
   対応のデータ線を介して与えられたデータ信号を増幅し
   て前記第１の振幅電圧よりも大きな第３の振幅電圧のデ
   ータ信号を出力し、前記テストモード時は非活性化され
   る複数の第２の増幅回路を備え る、半導体メモリ装置。
2. 【請求項２】 前記第１の増幅回路は、 対応のメモリ回路から読出されたデータ信号を増幅して
   前記第２の振幅電圧を有するデータ信号を出力する差動
   増幅器、および ノーマルモード時は対応の信号伝達線の
   振幅電圧を前記第１の振幅電圧に制限し、前記テストモ
   ード時は非活性化される振幅制限 回路を含む、請求項１
   に記載の半導体メモリ装置。