JP3347650B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、及び
その製造方法に関し、特に、低電圧動作が可能な半導体
集積回路、及びその使用方法並びに製造方法に適したＭ
ＯＳ型トランジスタ（則ち、ＭＯＳＦＥＴ）、及びその
製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化（則ち、Ｌ
ＳＩ化）に伴い、低い駆動電圧で動作し、しかも消費電
力の少ない半導体装置の実現が望まれている。

【０００３】しかしながら、低い駆動電圧で半導体装置
が動作するためには、半導体装置のチャネル領域をＯＮ
状態又はＯＦＦ状態するためのしきい値（則ち、ｔｈｒ
ｅｓｈｏｌｄ電圧）Ｖthの低い半導体装置が必要である
が、通常の半導体装置では、しきい値Ｖthを低くした場
合、ゲート電圧を印加しないときにもソース−ドレイン
間にリーク電流が流れてしまうという技術的課題があっ
た。

【０００４】このような技術的課題を解決することを目
的として、ゲート電極の下部のウェル領域の深さを浅く
してやり、半導体基板−ウェル領域間の逆バイアス容量
（単位は［Ｃ］）とチャネル領域の空乏層容量（単位は
［Ｃ］）を電気的に結合させ、ゲート電圧の印加に対し
てドレイン電流の高速応答特性を実現する従来技術が、
特開平５−２１７３０号公報（発明の名称：半導体装置
およびその使用方法、出願人：株式会社東芝、出願日：
１９９１年７月１５日、以降、第１従来技術と略す）又
はＵＳＰ５，４８９，７９５（発明の名称：SEMICONDUC
TOR INTEGRATEDCIRCUIT DEVICE HAVING DOUBLE WELL ST
RUCTURE、出願人：Kabushiki Kaisha Toshiba、出願
日：Oct. 4, 1994、以降、第２従来技術と略す）に開
示されている。

【０００５】図１２は、第１従来技術を半導体装置を説
明するための断面図である。

【０００６】第１従来技術を半導体装置においては、半
導体基板５Ａの表面領域に、この半導体基板５Ａの表面
からの深さが１．５μｍ以下である拡散領域（則ち、ウ
ェル領域４Ａ）が形成され、この拡散領域４Ａ内にＭＯ
Ｓトランジスタが設けられていた。

【０００７】このような構成を有するＭＯＳトランジス
タにおいて、ウェル領域４Ａの深さを浅くすることに依
り、半導体基板５Ａ−ウェル領域４Ａ間の逆バイアス容
量とチャネル領域の空乏層容量（ゲート電極１Ａに印加
されるゲート電圧により制御可能な空乏層容量）とを電
気的に結合させていた。これに依り、ソース３Ａ−ドレ
イン２Ａ間を流れる大きなドレイン電流を得る技術が開
示されていた。

【０００８】図１３は、第２従来技術を半導体装置を説
明するための断面図である。

【０００９】第２従来技術を半導体装置においては、半
導体基板５Ｂの表面領域に、ウェル領域４Ｂが形成さ
れ、この拡散領域４Ｂ内にドレイン２Ｂ、ソース３Ｂ、
ゲート１Ｂを有するＭＯＳトランジスタが設けられてい
た。

【００１０】このような構成を有するＭＯＳトランジス
タにおいては、チャネル領域の下部のウェル領域４Ｂの
深さをソース３Ｂ及びドレイン２Ｂの下部のウェル領域
４Ｂの深さよりも浅く設定し、半導体基板５Ｂ−ウェル
領域４Ｂ間の逆バイアス容量とチャネル領域の空乏層容
量を電気的に結合させることに依り、ゲート電圧の印加
に対しドレイン電流の高速応答特性を実現する技術が開
示されていた。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うな第１従来技術及び第２従来技術に開示されている何
れの半導体装置においても、ドレイン−半導体基板間の
距離が短いため、ゲート電極にゲート電圧が印加されて
いない場合であっても、ドレインに電圧を印加した状態
では半導体基板に電流が流れてしまうという技術的課題
があった。この結果、スタンバイ電流の増加を招いてし
まうという技術的課題があった。

【００１２】本発明は、このような従来の問題点を解決
することを課題としており、特に、ウェル領域の導伝型
と反対の導伝型を有する反極性領域を、ウェル領域に囲
まれた状態でゲートチャネル領域の下方に設け、反極性
領域とウェル領域の接合によって生じる空乏層領域であ
る第２空乏層領域が、ゲート電極に印加されるゲート電
圧によって支配される第１空乏層領域と結合するチャネ
ル領域近傍に形成されるようにゲート電極に印加される
ゲート電圧を制御することに依り、ゲート電圧の印加に
対するドレイン電流の高速応答特性を実現することを課
題としている。

【００１３】更に、ドレイン−半導体基板間の距離が長
く保たれているデバイス構造とすることに依り、ゲート
電圧が印加され、ドレインに電圧が印加された状態であ
っても、リーク電流が半導体基板に流れてしまうことを
回避してスタンバイ電流を低く抑えることも課題として
いる。

【００１４】

【課題を解決するための手段】請求項１に記載の発明
は、ゲート酸化膜１８を形成する前に、チャネル領域ウ
ェル１９を予め形成する工程と、 前記チャネル領域ウェ
ル１９上に、ゲート酸化膜１８を形成する工程と、 前記
ゲート酸化膜１８上に、ゲート電極１３を形成する工程
と、 前記ゲート電極１３形成後に、前記ゲート電極１３
が設けられている面に対して、前記チャネル領域ウェル
１９がｐ型の場合はｐ型不純物を、前記チャネル領域ウ
ェル１９がｎ型の場合はｎ型不純物を、斜めイオン注入
することによって、前記ウェル領域及び当該ウェル領域
に囲まれた状態でゲートチャネル領域の下方に設けら
れ、かつ、前記ウェル領域の導伝型と反対の導伝型を有
する反極性領域を形成する工程と ことを特徴とする半導
体装置の製造方法である。

【００１５】請求項２に記載の発明は、所定濃度を持つ
ｎ型シリコン半導体領域上にフィールド酸化膜１７を形
成する工程と、前工程の後に、ｐ型不純物を所定加速エ
ネルギー及び所定イオン濃度でイオン注入を行なってｐ
型のチャネル領域ウェル１９を形成する工程と、前工程
の後に、ゲート酸化膜１８を熱酸化処理により所定膜厚
だけ形成する工程と、ｎ型ポリシリコン膜を所定膜厚だ
け成膜した後に、ゲート電極１３の形状に応じてエッチ
ングして前記ゲート電極１３を形成する工程と、前工程
の後に、ｎ型不純物を所定加速エネルギー及び所定イオ
ン濃度でイオン注入を実行してソース領域１５2又はド
レイン領域１５4のｎ型低濃度不純物拡散領域を形成す
る工程と、前工程の後に、ｐ型不純物を所定加速エネル
ギー及び所定イオン濃度で斜めイオン注入を行ってウェ
ル領域１５、及び、当該ウェル領域１５に囲まれた状態
でゲートチャネル領域の下方に設けられ、かつ、前記ウ
ェル領域１５の導伝型と反 対の導伝型を有する反極性領
域１５6を形成する工程と、前工程の後に、高温ＣＶＤ
酸化膜を所定膜厚だけ成膜した後に、エッチバック処理
を行ってサイドウォールを形成する工程と、前工程の後
に、ｎ型不純物を所定加速エネルギー及び所定イオン濃
度でイオン注入を実行してソース領域１５2又はドレイ
ン領域１５4のｎ型高濃度不純物拡散領域を形成する工
程とを含むことを特徴とする半導体装置の製造方法であ
る。

【００１６】請求項３に記載の発明は、ウェル領域１５
の導伝型と反対の導伝型を有する反対領域１５6を、当
該ウェル領域１５に囲まれた状態でゲートチャネル領域
の下方に設ける半導体装置の製造方法であって、ゲート
電極１３の形成前に、当該ウェル領域１５における深い
領域である第２ウェル領域２４及びチャネル領域ウェル
１９を形成すると共に、当該ゲート電極１３の形成後に
当該ウェル領域１５における浅い領域である第１ウェル
領域１５を形成して前記ウェル領域１５を形成すること
により、当該ウェル領域１５の導伝型と反対の導伝型を
有し当該ウェル領域に囲まれた前記反極性領域１５6を
形成することを特徴とする半導体装置の製造方法であ
る。

【００１７】請求項４に記載の発明は、前記ゲート電極
１３の形成前に、所定加速エネルギー及び所定イオン濃
度でｎ型不純物をイオン注入してフィールド領域の下部
に前記第２ウェル領域２を予め形成する工程と、前工程
の後に、前記ゲート電極１３を形成する工程と、前工程
の後に、所定加速エネルギー及び所定イオン濃度で前記
第２ウェル領域２４と同じｎ型不純物をイオン注入して
前記第１ウェル領域を形成することに依り、前記チャネ
ル領域の下部にのみに前記反極性領域１５6を残す工程
とを含むことを特徴とする請求項３に記載の製造方法で
ある。

【００１８】請求項５に記載の発明は、所定濃度を持つ
ｐ型シリコン半導体領域上にフィールド酸化膜を形成す
る工程と、前工程の後に、ｎ型不純物を所定加速エネル
ギー及び所定イオン濃度でイオン注入を行なってｎ型の
チャネル領域ウェルを形成する工程と、前工程の後に、
ゲート酸化膜を熱酸化処理により所定膜厚だけ形成する
工程と、ｐ型ポリシリコン膜を所定膜厚だけ成膜した後
に、ゲート電極の形状に応じてエッチングして前記ゲー
ト電極を形成する工程と、前工程の後に、ｐ型不純物を
所定加速エネルギー及び所定イオン濃度でイオン注入を
実行してソース領域又はドレイン領域のｐ型低濃度不純
物拡散領域を形成する工程と、前工程の後に、ｎ型不純
物を所定加速エネルギー及び所定イオン濃度で斜めイオ
ン注入を行ってウェル領域、及び、当該ウェル領域に囲
まれた状態でゲートチャネル領域の下方に設けられ、か
つ、前記ウェル領域の導伝型と反対の導伝型を有する反
極性領域を形成する工程と、前工程の後に、高温ＣＶＤ
酸化膜を所定膜厚だけ成膜した後に、エッチバック処理
を行ってサイドウォールを形成する工程と、前工程の後
に、ｐ型不純物を所定加速エネルギー及び所定イオン濃
度でイオン注入を実行してソース領域又はドレイン領域
のｐ型高濃度不純物拡散領域を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法である。

【００１９】請求項６に記載の発明は、請求項１〜５何
れか１項記載の半導体装置の製造方法により作成された
ことを特徴とする半導体装置である。

【００２０】なお、本発明の導伝型とは、半導体におけ
るｐ型又はｎ型を意味する。

【００２１】請求項１〜６に記載の発明に依れば、チャ
ネル領域をＯＮ状態又はＯＦＦ状態するためのしきい値
（ｔｈｒｅｓｈｏｌｄ電圧）Ｖthを低くすることができ
るようになり、その結果、低い駆動電圧で半導体装置１
０を動作させることが可能となるといった効果を奏す
る。

【００２２】この結果、高集積化（ＬＳＩ化）に適し、
低い駆動電圧で動作し、しかも消費電力の少ない半導体
装置１０が実現できるようになるといった効果を奏す
る。

【００２３】更に、デバイス製造工程で使用されるマス
ク枚数やリソグラフィ回数を増加させることなくドレイ
ン−半導体基板１１間の距離が長く保たれているデバイ
ス構造とすることができるようになることに依り、ゲー
ト電圧が印加され、ドレインに電圧が印加された状態で
あっても、リーク電流が半導体基板１１に流れてしまう
ことを回避してスタンバイ電流（ゲート電圧が印加され
ていない待機時にデバイス内を流れる電流）を低く抑え
ることができるようになるといった効果を奏する。

【００２４】また、デバイス製造工程で使用されるマス
ク枚数やリソグラフィ回数を増加させることなく、ゲー
ト電圧の印加に対するドレイン電流の高速応答特性（具
体的には、ターンオンやターンオフ等のスイッチング特
性）を実現できるようになるといった効果を奏する。

【００２５】上記効果に加えて請求項１に記載の発明に
依れば、従来から用いられている斜めイオン注入技術を
用いているので、デバイス製造工程で使用されるマスク
枚数やリソグラフィ回数を増加させることなくドレイン
−半導体基板１１間の距離を長く保つことができるデバ
イス構造を簡便に歩留まり良く作製することができるよ
うになるといった効果を奏する。

【００２６】上記効果に加えて請求項３及び４に記載の
発明に依れば、第２ウェル領域２４の形成工程と第１ウ
ェル領域の形成工程を用いて、第２ウェル領域２４と第
１ウェル領域とに挟まれたチャネル領域近傍に第２空乏
層領域１４を形成することに依り、ゲート電圧の印加に
対するドレイン電流の高速応答特性を実現できるように
なるといった効果を奏する。

【００２７】また、このような第２空乏層領域１４を形
成する際に、デバイス製造工程で使用されるマスク枚数
やリソグラフィ回数を増加させることなく、デバイス製
造工程の複雑化を回避できるといった効果を奏する。

【００２８】

【発明の実施の形態】以下、図面に基づき実施形態を説
明する。

【００２９】本実施形態の半導体装置１０は、低電圧動
作が可能な半導体集積回路、及びその使用方法並びに製
造方法に適したＭＯＳ型トランジスタ（ＭＯＳＦＥＴ）
である。

【００３０】図１は、本実施形態のＭＯＳＦＥＴ１０の
基本構成を説明するための断面図である。

【００３１】図１に示すように、半導体基板１１の表面
領域に、ウェル領域１５が形成され、このウェル領域１
５内にドレイン領域１５4、ソース領域１５2、ゲート電
極１３を有するＭＯＳＦＥＴ１０が形成されている点に
特徴を有する。

【００３２】このようなＭＯＳＦＥＴ１０においては、
図１に示すように、ウェル領域１５の導伝型と反対の導
伝型を有する反極性領域１５6が、ウェル領域１５に囲
まれた状態でゲートチャネル領域の下方に設けられてい
る。

【００３３】ここで、導伝型とは、半導体におけるｐ型
又はｎ型を意味する。ｐ導伝型の半導体がｐ型半導体で
あり、ｎ導伝型の半導体がｎ型半導体である。

【００３４】具体的には、ｎチャネルのＭＯＳＦＥＴ１
０を作製する場合には、ゲートチャネル領域はｐ型に、
ウェル領域１５の導伝型をｐ型に、反極性領域１５6の
導伝型をｎ型に設定する。同様の主旨で、ｐチャネルの
ＭＯＳＦＥＴ１０を作製する場合には、ゲートチャネル
領域はｎ型に、ウェル領域１５の導伝型をｎ型に、反極
性領域１５6の導伝型をｐ型に設定する。

【００３５】また、反極性領域１５6とウェル領域１５
の接合によって生じる空乏層領域である第２空乏層領域
１４とは、ゲート電極１３に印加されるゲート電圧によ
って支配（則ち、制御）される第１空乏層領域１２と結
合するチャネル領域近傍に形成されている。

【００３６】この様に、第２空乏層領域１４をチャネル
領域近傍に形成することに依り、ゲート電圧の印加に対
するドレイン電流の高速応答特性を実現できるようにな
るといった効果を奏する。

【００３７】また、このような第２空乏層領域１４を形
成する際に、デバイス製造工程で使用されるマスク枚数
やリソグラフィ回数を増加させることなく、デバイス製
造工程の複雑化を回避できるといった効果を奏する。

【００３８】更に、反極性領域１５6は、反極性領域１
５6の最上面の深さｄがゲート電極１３の最下面から
０．５μｍ以下となる位置に形成されている。

【００３９】この様に、第２空乏層領域１４をチャネル
領域近傍（則ち、深さｄ≦０．５μｍ）に形成すること
に依り、ゲート電圧の印加に対するドレイン電流の高速
応答特性を実現できるようになるといった効果を奏す
る。

【００４０】また、このような第２空乏層領域１４をチ
ャネル領域近傍（則ち、深さｄ≦０．５μｍ）に形成す
る際に、デバイス製造工程で使用されるマスク枚数やリ
ソグラフィ回数を増加させることなく、デバイス製造工
程の複雑化を回避できるといった効果を奏する。

【００４１】また、図１のＭＯＳＦＥＴ１０の使用方法
においては、ゲート電極１３に印加されるゲート電圧
が、第１空乏層領域１２と第２空乏層領域１４とが結合
するように制御される。

【００４２】以上説明したように、本実施形態のＭＯＳ
ＦＥＴ１０に依れば、チャネル領域をＯＮ状態又はＯＦ
Ｆ状態するためのしきい値（ｔｈｒｅｓｈｏｌｄ電圧）
Ｖthを低くすることができるようになり、その結果、低
い駆動電圧でＭＯＳＦＥＴ１０を動作させることが可能
となるといった効果を奏する。

【００４３】この結果、高集積化（ＬＳＩ化）に適し、
低い駆動電圧で動作し、しかも消費電力の少ないＭＯＳ
ＦＥＴ１０が実現できるようになるといった効果を奏す
る。

【００４４】更に、デバイス製造工程で使用されるマス
ク枚数やリソグラフィ回数を増加させることなくドレイ
ン−半導体基板１１間の距離が長く保たれているデバイ
ス構造とすることができるようになるに依り、ゲート電
圧が印加され、ドレインに電圧が印加された状態であっ
ても、リーク電流が半導体基板１１に流れてしまうこと
を回避してスタンバイ電流（ゲート電圧が印加されてい
ない待機時にデバイス内を流れる電流）を低く抑えるこ
とができるようになるといった効果を奏する。

【００４５】また、デバイス製造工程で使用されるマス
ク枚数やリソグラフィ回数を増加させることなく、ゲー
ト電圧の印加に対するドレイン電流の高速応答特性（具
体的には、ターンオンやターンオフ等のスイッチング特
性）を実現できるようになるといった効果を奏する。

【００４６】次に、図面に基づき、図１のＭＯＳＦＥＴ
１０の製造方法の各種実施形態を説明する。

【００４７】図２（ａ）〜図２（ｄ）は、本発明の製造
方法の第１実施形態を説明するため工程図である。

【００４８】本製造方法は、ゲート電極１３の形成後
に、ウェル領域１５及びウェル領域１５に囲まれている
反極性領域１５6を、不純物を用いた斜めイオン注入を
行うことによって形成する点に特徴を有する。

【００４９】これに依り、従来から用いられている斜め
イオン注入技術を用いているので、デバイス製造工程で
使用されるマスク枚数やリソグラフィ回数を増加させる
ことなくドレイン−半導体基板１１間の距離を長く保つ
ことができるデバイス構造を簡便に歩留まり良く作製す
ることができるようになるといった効果を奏する。

【００５０】更に詳しくは、所定濃度を持つＮ型シリコ
ン半導体領域上にフィールド酸化膜１７を形成する工程
と、前工程の後に、ｐ型不純物を所定加速エネルギー及
び所定イオン濃度でイオン注入を行なってｐ型のチャネ
ル領域を形成する工程と、前工程の後に、ゲート酸化膜
１８を熱酸化処理により所定膜厚だけ形成する工程と、
Ｎ型ポリシリコン膜を所定膜厚だけ成膜した後に、ゲー
ト電極１３の形状に応じてエッチングしてゲート電極１
３を形成する工程と、前工程の後に、Ｎ型不純物を所定
加速エネルギー及び所定イオン濃度でイオン注入を実行
してソース領域１５2又はドレイン領域１５4のＮ型低濃
度不純物拡散領域ｎ^-を形成する工程と、前工程の後
に、ｐ型不純物を所定加速エネルギー及び所定イオン濃
度で入射角４５°から斜めイオン注入を行ってウェル領
域１５及び反極性領域１５6を形成する工程と、前工程
の後に、高温ＣＶＤ酸化膜を所定膜厚だけ成膜した後
に、エッチバック処理を行ってサイドウォールを形成す
る工程と、前工程の後に、Ｎ型不純物を所定加速エネル
ギー及び所定イオン濃度でイオン注入を実行してソース
領域１５2又はドレイン領域１５4のＮ型高濃度不純物拡
散領域ｎ を形成する工程とを含んでいる点に特徴を有
する。

【００５１】具体的には、１．６×１０¹⁶ｃｍ^-3のイオ
ン濃度を持つｎ型半導体基板１１上にフィールド酸化膜
１７を形成する製造工程を実行している。

【００５２】続いて、図２（ａ）に示すように、ｐ型の
チャネル領域（チャネルドープ領域１９）を形成するた
めにｐ型不純物であるボロンを１０ＫｅＶ，４×１０¹²
ｃｍ^-2でイオン注入した後に、ゲート酸化膜１８を熱酸
化処理により８ｎｍ形成する製造工程を実行している。

【００５３】続いて、図２（ｂ）に示すように、Ｎ型ポ
リシリコン膜１３を２００ｎｍ成膜後、ゲート形状にエ
ッチングを行なった後に、ソース領域１５2／ドレイン
領域１５4のｎ^-領域１９2（ｎ型低濃度不純物拡散領
域）の形成のために、ｎ型不純物である燐を１０Ｋｅ
Ｖ，２×１０¹³ｃｍ^-2でイオン注入する製造工程を実行
している。

【００５４】続いて、図２（ｃ）に示すように、反極性
領域１５6（Ｐ）を形成するために、不純物としてｐ型
不純物であるボロンを５０ＫｅＶ，１×１０¹³ｃｍ^-2，
入射角４５°でイオン注入する製造工程を実行してい
る。

【００５５】続いて、図２（ｄ）に示すように、高温Ｃ
ＶＤ酸化膜を２００ｎｍ成膜し、エッチバック処理を行
い、ＭＯＳＦＥＴ１０（ＭＯＳＦＥＴ）のサイドウォー
ル２１を形成した後に、ソース領域１５2／ドレイン領
域１５4のｎ 領域（則ち、ｎ型高濃度不純物拡散領域）
形成のためにｎ型不純物である砒素を１５ＫｅＶ，６×
１０¹⁵ｃｍ^-2でイオン注入する製造工程を実行してい
る。

【００５６】図３（ａ）乃至図３（ｂ）は、本発明の製
造方法の第２実施形態を説明するため工程図である。な
お、製造方法の第１実施形態において既に記述したもの
と同一の部分については、同一符号を付し、重複した説
明は省略する。

【００５７】本製造方法は、ゲート電極１３の形成後
に、ウェル領域１５と反対の導伝型を有する不純物をゲ
ート電極１３を突き抜けてイオン注入することに依り、
ウェル領域１５に囲まれている反極性領域１５6を形成
する点に特徴を有している。

【００５８】この様に、ウェル領域１５に囲まれている
チャネル領域近傍に第２空乏層領域１４を形成すること
に依り、ゲート電圧の印加に対するドレイン電流の高速
応答特性を実現できるようになるといった効果を奏す
る。

【００５９】また、このような第２空乏層領域１４を形
成する際に、デバイス製造工程で使用されるマスク枚数
やリソグラフィ回数を増加させることなく、デバイス製
造工程の複雑化を回避できるといった効果を奏する。

【００６０】更に詳しくは、ゲート電極１３の形成前
に、ウェル領域１５を予め形成する工程と、前工程の後
に、ソース領域１５2又はドレイン領域１５4のｎ型低濃
度不純物拡散領域ｎ^-を形成する工程と、前工程の後
に、ウェル領域１５と反対の導伝型を有するｎ型不純物
を所定加速エネルギー及び所定イオン濃度でイオン注入
によって反極性領域１５6を形成する工程とを含んでい
る点に特徴を有している。

【００６１】具体的には、図３（ａ）に示すように、ゲ
ート電極１３形成前に予めウェル領域１５を形成し、ソ
ース領域１５2／ドレイン領域１５4のｎ^-領域１９2形成
する製造工程を実行している。

【００６２】続いて、図３（ｂ）に示すように、イオン
注入によって反極性領域１５6（Ｐ）を形成する製造工
程を実行している。

【００６３】図４（ａ）〜図４（ｃ）は、本発明の製造
方法の第３実施形態を説明するため工程図である。な
お、製造方法の第１実施形態又は第２実施形態において
既に記述したものと同一の部分については、同一符号を
付し、重複した説明は省略する。

【００６４】本製造方法は、ゲート電極１３の形成前
に、ウェル領域１５における深い領域である第２ウェル
領域２４を形成すると共に、ゲート電極１３の形成後に
ウェル領域１５における浅い領域である第１ウェル領域
を形成してウェル領域１５を形成することに依り、ウェ
ル領域１５の導伝型と反対の導伝型を有しウェル領域１
５に囲まれた反極性領域１５6を形成する点に特徴を有
している。

【００６５】この様に、第２ウェル領域２４の形成工程
と第１ウェル領域の形成工程を用いて、第２ウェル領域
２４と第１ウェル領域とに挟まれたチャネル領域近傍に
第２空乏層領域１４を形成することに依り、ゲート電圧
の印加に対するドレイン電流の高速応答特性を実現でき
るようになるといった効果を奏する。

【００６６】また、このような第２空乏層領域１４を形
成する際に、デバイス製造工程で使用されるマスク枚数
やリソグラフィ回数を増加させることなく、デバイス製
造工程の複雑化を回避できるといった効果を奏する。

【００６７】更に詳しくは、ゲート電極１３の形成前
に、所定加速エネルギー及び所定イオン濃度でｎ型不純
物をイオン注入してフィールド領域の下部に第２ウェル
領域２４を予め形成する工程と、前工程の後に、ゲート
電極１３を形成する工程と、前工程の後に、所定加速エ
ネルギー及び所定イオン濃度で第２ウェル領域２４と同
じｎ型不純物をイオン注入して第１ウェル領域を形成す
ることに依り、チャネル領域の下部にのみに反極性領域
１５6を残す工程とを含んでいる点に特徴を有してい
る。

【００６８】具体的には、図４（ａ）に示すように、ゲ
ート電極１３形成前に、予めフィールド領域１７の下部
に深いウェル領域１５（第２ウェル領域２４）及びチャ
ネル領域１９をイオン注入により形成する製造工程を実
行している。

【００６９】続いて、図４（ｂ）に示すように、ゲート
電極１３を形成後イオン注入により低濃度ソース領域１
５2、ドレイン領域１５4を形成している。

【００７０】続いて、図４（ｃ）に示すように、イオン
注入により浅いウェル領域１５（第１ウェル領域）及び
別のイオン注入によりソース領域１５2、ドレイン領域
１５4を形成し、チャネル領域（Ｐ）の下部にのみ反極
性領域１５6（Ｐ）を残す製造工程を実行している。

【００７１】最後に、以上の製造方法で作製されたＭＯ
ＳＦＥＴ１０と従来技術で作製されたＭＯＳＦＥＴ３
０，３１との比較結果を述べる。

【００７２】比較例１として前述のＵＳＰ５，４８９，
７９５で開示されている作成方法に従って、チャネル下
部のウェル領域１５の深さをソース・ドレイン下部のウ
ェル領域１５の深さよりも浅くするＭＯＳＦＥＴ３０を
作成した。

【００７３】反極性領域１５6（Ｐ）を形成するため
に、ウェル領域１５の導伝型と反対の導伝型を有する不
純物としてＰ型不純物であるボロンを５０ＫｅＶ，１×
１０13ｃｍ−2，入射角４５°で斜めイオン注入を行う
本実施形態の製造工程（図２（ｃ）参照）に代えて、Ｐ
型不純物であるボロンを３０ＫｅＶ，１×１０¹³ｃ
ｍ^-2，入射角０°の条件でイオン注入を行った。他の製
造条件は第１実施形態と同じにした。

【００７４】また、比較例２として、従来の製造工程に
従って、ＭＯＳＦＥＴ３１を作成した。製造条件は第１
実施形態の斜めイオン注入工程（図２（ｃ）参照）を、
Ｐ型のチャネル領域（チャネルドープ領域１９）を形成
するためにＰ型不純物であるボロンを１０ＫｅＶ，４×
１０12ｃｍ−2の製造条件でイオン注入する製造工程
（図２（ａ）参照）の直後に行った。このときのＰ型不
純物であるボロンの注入条件は３０ＫｅＶ，１×１０¹³
ｃｍ^-2，入射角０°とした。

【００７５】上記の方法で作成したＭＯＳＦＥＴ３０，
３１のドレインに１．５Ｖを印加し、ゲート電圧及び半
導体基板１１の電圧を０Ｖに設定し、半導体基板１１の
電流、及びゲート電圧を印加していった場合のゲート電
圧−ドレイン電流の高速応答特性から得られるＳファク
タ（単位は［ｍＶ／ｄｅｃａｄｅ］）を測定した。

【００７６】半導体基板１１電流は少ないほど良く、Ｓ
ファクタは小さいほど急峻な立ち上がり特性が得られ
る。

【００７７】本実施形態のＭＯＳＦＥＴ１０では、半導
体基板１１の電流は１ｐＡ未満、Ｓファクタは７５とな
った。比較例１のＭＯＳＦＥＴ３０では、半導体基板１
１の電流は４μＡ、Ｓファクタは７５となった。比較例
２のＭＯＳＦＥＴ３１では、半導体基板１１の電流は１
ｐＡ未満、Ｓファクタは８５となった。

【００７８】比較結果から解るように、本実施形態のＭ
ＯＳＦＥＴ１０では、少ない半導体基板１１の電流と小
さなＳファクタが同時に満足されている。

【００７９】則ち、リーク電流が半導体基板１１に流れ
てしまうことを回避してスタンバイ電流を低く抑えるこ
と、ゲート電圧の印加に対するドレイン電流の高速応答
特性とが同時に実現できるようになることが実験により
証明された。

【００８０】次に、図面に基づき、本発明の製造方法の
第４実施形態を説明する。なお、製造方法の第１実施形
態乃至第３実施形態において既に記述したものと同一の
部分については、同一符号を付し、重複した説明は省略
する。

【００８１】図５は、図１の半導体装置１０１０の上面
図である。以下の説明において、図７（ｃ）、図８
（ａ）〜図８（ｃ）、及び図１０（ａ）、図１０
（ｂ）、図１１（ａ）及び図１１（ｂ）は、図５におけ
るＡ−Ａ′断面を示している。図５のＢ−Ｂ′断面は最
終的に図７（ｂ）もしくは図９（ｃ）の形状になり、反
極性領域１５6は隣接したＭＯＳトランジスタとは孤立
した状態になる点に留意されたい。

【００８２】図６（ａ）乃至図６（ｃ）は、本発明の製
造方法の第４実施形態の前半工程を説明するため工程図
である。図７（ａ）乃至図７（ｃ）は、図６（ａ）乃至
図６（ｃ）に示した第４実施形態の前半工程に続く中盤
工程を説明するため工程図である。図８（ａ）乃至図８
（ｃ）は、図７（ａ）乃至図７（ｃ）に示した第４実施
形態の中盤工程に続く後半工程を説明するため工程図で
ある。

【００８３】初めに第１工程を実行し、図６（ａ）に示
すように、１．７×１０¹⁴ｃｍ^-3の濃度を持つｐ型半導
体基板上にｎウェル領域１５、及びｐウェル領域１５を
形成する。

【００８４】ｎウェル領域１５は燐を１６０ＫｅＶ，２
×１０¹³ｃｍ^-2でイオン注入を行い、１０００℃，８０
分の熱処理で拡散させて形成する。

【００８５】続いて、図６（ｂ）に示すように、ボロン
を３０ＫｅＶ，２×１０¹³ｃｍ^-2でイオン注入を行い、
１２００℃，１２０分の熱処理で拡散させてｐウェル領
域１５は形成する。

【００８６】続いて第２工程を実行し、フィールド酸化
膜１７を熱酸化法により４００ｎｍ形成する。

【００８７】続いて第３工程を実行し、図６（ｃ）に示
すように、ｎウェル領域１５中に反極性領域１５6を形
成するためにボロンを３０ＫｅＶ，４×１０¹²ｃｍ^-2で
イオン注入を行い、さらにｐチャネルＭＯＳトランジス
タのチャネル部分を形成するために燐を３０ＫｅＶ，
２．８×１０¹²ｃｍ^-2の注入条件でイオン注入を行う。

【００８８】続いて第５工程を実行し、図７（ａ）に示
すように、ｐウェル領域１５中に反極性領域１５6を形
成するために燐を１００ＫｅＶ，１×１０¹³ｃｍ^-2でイ
オン注入を行い、さらにｎチャネルＭＯＳトランジスタ
のチャネル部分を形成するためにボロンを１０ＫｅＶ，
９×１０¹²ｃｍ^-2の注入条件でイオン注入を行う。

【００８９】続いて第５工程を実行し、図７（ｂ）に示
すように、ゲート酸化膜１８を熱酸化により８ｎｍ形成
し、その後ノンドープポリシリコン膜１３を２００ｎｍ
成膜する。

【００９０】続いて第６工程を実行し、図７（ｃ）に示
すように、ノンドープポリシリコン膜１３のｎチャネル
ＭＯＳトランジスタのゲートとなる領域に砒素を５０Ｋ
ｅＶ，５×１０¹⁵ｃｍ^-2の注入条件でイオン注入を行
う。またｐチャネルＭＯＳトランジスタのゲートとなる
領域ボロンを１０ＫｅＶ，５×１０¹⁵ｃｍ^-2の注入条件
でイオン注入を行う。その後ゲート形状にエッチングを
行う。

【００９１】続いて第７工程を実行し、図８（ａ）に示
すように、ｐチャネルＭＯＳトランジスタ（ｐＭＯＳ）
となる領域のソース領域１５2又はドレイン領域１５4の
ｐ^-領域１９4の形成のためにボロンを１０ＫｅＶ，２×
１０¹³ｃｍ^-2の注入条件でイオン注入を行う。さらに浅
いｎウェル領域１５の形成のために砒素を１５０Ｋｅ
Ｖ，２×１０¹³ｃｍ^-2の注入条件でイオン注入を行う。

【００９２】続いて、図８（ｂ）に示すように、ｎチャ
ネルＭＯＳトランジスタ（ｎＭＯＳ）となる領域のソー
ス領域１５2又はドレイン領域１５4のｎ^-領域１９2の形
成のために砒素を１０ＫｅＶ，２×１０¹³ｃｍ^-2の注入
条件でイオン注入を行う。さらに浅いｐウェル領域１５
の形成のためにボロンを４０ＫｅＶ，１×１０¹³ｃｍ^-2
の注入条件でイオン注入を行う。

【００９３】続いて第８工程を実行し、図８（ｃ）に示
すように、高温ＣＶＤ酸化膜を２００ｎｍ成膜し、エッ
チバックを行い、ＭＯＳトランジスタのサイドウォール
膜２１を形成する。その後、高不純物濃度ソース領域１
５2又はドレイン領域１５4の形成のためにｐチャネルＭ
ＯＳトランジスタにはＢＦ２を３０ＫｅＶ，５×１０¹⁵
ｃｍ^-2、ｎチャネルＭＯＳトランジスタには砒素を３０
ＫｅＶ，５×１０¹⁵ｃｍ^-2の注入条件でイオン注入を行
う。

【００９４】上記の製造方法で作成したＭＯＳトランジ
スタにドレインに１．５Ｖを印加し、ゲート電圧、半導
体基板電圧を０Ｖに設定した場合の半導体基板電流、及
びゲート電圧を印加していった場合のゲート電圧・ドレ
イン電流特性から得られるＳファクタを測定した。

【００９５】測定の結果、ｎチャネルＭＯＳトランジス
タで７２ｍＶ／ｄｅｃａｄｅ，ｐチャネルＭＯＳトラン
ジスタで７０ｍＶ／ｄｅｃａｄｅの値が得られた。

【００９６】通常のＭＯＳトランジスタのＳファクタは
約８０ｍＶ／ｄｅｃａｄｅであることより、ＣＭＯＳト
ランジスタプロセスにおいてｐチャネルＭＯＳトランジ
スタ、ｎチャネルＭＯＳトランジスタ同時に小さなＳフ
ァクタが満足された。

【００９７】次に、図面に基づき、本発明の製造方法の
第５実施形態を説明する。なお、製造方法の第１実施形
態乃至第４実施形態において既に記述したものと同一の
部分については、同一符号を付し、重複した説明は省略
する。

【００９８】図９（ａ）乃至図９（ｃ）は、第５実施形
態の前半工程を説明するため工程図である。図１０
（ａ）乃至図１０（ｄ）は、図９（ａ）乃至図９（ｃ）
に示した第５実施形態の前半工程に続く中盤工程を説明
するため工程図である。図１１は、図１０（ａ）乃至図
１０（ｄ）に示した第５実施形態の中盤工程に続く後半
工程を説明するため工程図である。第４実施形態におい
ては、反極性領域１５6を形成するイオン注入の直後
に、チャネルドープを行っているが、第５実施形態にお
いては、ウェル領域１５の濃度と反極性領域１５6の濃
度を適宜に調整する点に特徴を有している。

【００９９】これにより、ｎチャネルＭＯＳトランジス
タ、ｐチャネルＭＯＳトランジスタ共にチャネルドープ
工程を省略することが出来る。

【０１００】前述の図６（ｃ）〜図８（ｃ）に対応する
その場合のプロセスフローを図９（ａ）〜図９（ｃ）、
図１０（ａ）〜図１０（ｂ）、及び図１１に示す。

【０１０１】前述の第２工程に続いて第３工程を実行
し、図９（ａ）に示すように、ｎウェル領域１５中に反
極性領域１５6を形成するためにボロンを５０ＫｅＶ，
５×１０¹²ｃｍ^-2でイオン注入を行い、さらにｐチャネ
ルＭＯＳトランジスタのチャネル部分を形成するために
燐を１０ＫｅＶ，１×１０¹²ｃｍ^-2の注入条件でイオン
注入を行う。

【０１０２】続いて第５工程を実行し、図９（ｂ）に示
すように、ｐウェル領域１５中に反極性領域１５6を形
成するために燐を１００ＫｅＶ，１×１０¹³ｃｍ^-2でイ
オン注入を行い、さらにｎチャネルＭＯＳトランジスタ
のチャネル部分を形成するためにボロンを１０ＫｅＶ，
９×１０¹²ｃｍ^-2の注入条件でイオン注入を行う。

【０１０３】続いて第５工程を実行し、図９（ｃ）に示
すように、ゲート酸化膜１８を熱酸化により８ｎｍ形成
し、その後ノンドープポリシリコン膜１３を２００ｎｍ
成膜する。

【０１０４】続いて第６工程を実行し、図１０（ａ）に
示すように、ノンドープポリシリコン膜１３のｎチャネ
ルＭＯＳトランジスタのゲートとなる領域に砒素を５０
ＫｅＶ，５×１０¹⁵ｃｍ^-2の注入条件でイオン注入を行
う。またｐチャネルＭＯＳトランジスタのゲートとなる
領域ボロンを１０ＫｅＶ，５×１０¹⁵ｃｍ^-2の注入条件
でイオン注入を行う。その後ゲート形状にエッチングを
行う。

【０１０５】続いて第７工程を実行し、図１０（ｂ）に
示すように、ｐチャネルＭＯＳトランジスタ（ｐＭＯ
Ｓ）となる領域のソース領域１５2又はドレイン領域１
５4のｐ^-領域１９4の形成のためにボロンを１０Ｋｅ
Ｖ，２×１０¹³ｃｍ^-2の注入条件でイオン注入を行う。
さらに浅いｎウェル領域１５の形成のために燐を１００
ＫｅＶ，１×１０¹³ｃｍ^-2でイオン注入を行うことによ
り、ｐチャネルＭＯＳトランジスタとなる領域に狭めら
れた反極性領域１５6が形成できる。

【０１０６】続いて、図１１に示すように、ｎチャネル
ＭＯＳトランジスタ（ｎＭＯＳ）となる領域のソース領
域１５2又はドレイン領域１５4のｎ^-領域１９2の形成の
ために砒素を１０ＫｅＶ，２×１０¹³ｃｍ^-2の注入条件
でイオン注入を行う。さらに浅いｐウェル領域１５の形
成のためにボロンを４０ＫｅＶ，１×１０¹³ｃｍ^-2でイ
オン注入を行うことにより、ｎチャネルＭＯＳトランジ
スタとなる領域に狭められた反極性領域１５6が形成で
きる。

【０１０７】続いて第８工程を実行し、図１１に示すよ
うに、高温ＣＶＤ酸化膜を２００ｎｍ成膜し、エッチバ
ックを行い、ＭＯＳトランジスタのサイドウォール膜２
１を形成する。その後、高不純物濃度ソース領域１５2
又はドレイン領域１５4の形成のためにｐチャネルＭＯ
ＳトランジスタにはＢＦ２を３０ＫｅＶ，５×１０¹⁵ｃ
ｍ^-2、ｎチャネルＭＯＳトランジスタには砒素を３０Ｋ
ｅＶ，５×１０¹⁵ｃｍ^-2の注入条件でイオン注入を行
う。

【０１０８】上記の製造方法で作成したＭＯＳトランジ
スタにドレインに１．５Ｖを印加し、ゲート電圧、半導
体基板電圧を０Ｖに設定した場合の半導体基板電流、及
びゲート電圧を印加していった場合のゲート電圧・ドレ
イン電流特性から得られるＳファクタを測定した。

【０１０９】測定の結果、ｎチャネルＭＯＳトランジス
タで７２ｍＶ／ｄｅｃａｄｅ，ｐチャネルＭＯＳトラン
ジスタで７０ｍＶ／ｄｅｃａｄｅの値が得られた。

【０１１０】通常のＭＯＳトランジスタのＳファクタは
約８０ｍＶ／ｄｅｃａｄｅである事より、第１実施形態
乃至第５実施形態の製造方法によりＣＭＯＳトランジス
タプロセスにおいてｐチャネルＭＯＳトランジスタ、ｎ
チャネルＭＯＳトランジスタ同時に小さなＳファクタが
満足された。

【０１１１】なお、反極性領域１５6の孤立状態を高め
るために反極性領域１５6のイオン注入時に、図１２に
示すようにＭＯＳトランジスタのフィールド領域全面で
はなくフィールド酸化膜１７端部より内側の領域に限定
して行うことも、隣接ＭＯＳトランジスタの影響低減、
ウェル領域１５間のリーク電流低減のために行う必要が
ある場合には望ましい。

【０１１２】また、本実施形態においては浅いウェル領
域１５を形成するためのイオン注入を低い濃度のソース
領域１５2又はドレイン領域１５4における注入（ｎ^-領
域１９2またはｐ^-領域１９4の形成）の際に行っている
が、この浅いウェル領域１５に対する注入をゲート電極
側面のサイドウォール膜２１形成後の高い濃度のソース
領域１５2又はドレイン領域１５4注入の前後に行っても
第１実施形態乃至第５実施形態の製造方法は実施できる
ことは言うまでもない。

【０１１３】

【発明の効果】請求項１〜６に記載の発明に依れば、チ
ャネル領域をＯＮ状態又はＯＦＦ状態するためのしきい
値（ｔｈｒｅｓｈｏｌｄ電圧）Ｖthを低くすることがで
きるようになり、その結果、低い駆動電圧で半導体装置
を動作させることが可能となるといった効果を奏する。

【０１１４】この結果、高集積化（ＬＳＩ化）に適し、
低い駆動電圧で動作し、しかも消費電力の少ない半導体
装置が実現できるようになるといった効果を奏する。

【０１１５】更に、デバイス製造工程で使用されるマス
ク枚数やリソグラフィ回数を増加させることなくドレイ
ン−半導体基板間の距離が長く保たれているデバイス構
造とすることができるようになるに依り、ゲート電圧が
印加され、ドレインに電圧が印加された状態であって
も、リーク電流が半導体基板に流れてしまうことを回避
してスタンバイ電流（ゲート電圧が印加されていない待
機時にデバイス内を流れる電流）を低く抑えることがで
きるようになるといった効果を奏する。

【０１１６】また、デバイス製造工程で使用されるマス
ク枚数やリソグラフィ回数を増加させることなく、ゲー
ト電圧の印加に対するドレイン電流の高速応答特性（具
体的には、ターンオンやターンオフ等のスイッチング特
性）を実現できるようになるといった効果を奏する。

【０１１７】請求項２に記載の発明に依れば、上記効果
に加えて、従来から用いられている斜めイオン注入技術
を用いているので、デバイス製造工程で使用されるマス
ク枚数やリソグラフィ回数を増加させることなくドレイ
ン−半導体基板間の距離を長く保つことができるデバイ
ス構造を簡便に歩留まり良く作製することができるよう
になるといった効果を奏する。

【０１１８】請求項３及び４に記載の発明に依れば、上
記効果に加えて、第２ウェル領域の形成工程と第１ウェ
ル領域の形成工程を用いて、第２ウェル領域と第１ウェ
ル領域とに挟まれたチャネル領域近傍に第２空乏層領域
を形成することに依り、ゲート電圧の印加に対するドレ
イン電流の高速応答特性を実現できるようになるといっ
た効果を奏する。

【０１１９】また、このような第２空乏層領域を形成す
る際に、デバイス製造工程で使用されるマスク枚数やリ
ソグラフィ回数を増加させることなく、デバイス製造工
程の複雑化を回避できるといった効果を奏する。

【図面の簡単な説明】

【図１】本発明の半導体装置の基本構成を説明するため
の断面図である。

【図２】図２（ａ）乃至図２（ｄ）は、本発明の製造方
法の第１実施形態を説明するための工程図である。

【図３】図３（ａ）又は図３（ｂ）は、本発明の製造方
法の第２実施形態を説明するため工程図である。

【図４】図４（ａ）乃至図４（ｃ）は、本発明の製造方
法の第３実施形態を説明するため工程図である。

【図５】図１の半導体装置の上面図である。

【図６】図６（ａ）乃至図６（ｃ）は、本発明の製造方
法の第４実施形態の前半工程を説明するため工程図であ
る。

【図７】図７（ａ）乃至図７（ｃ）は、図６（ａ）乃至
図６（ｃ）に示した第４実施形態の前半工程に続く中盤
工程を説明するため工程図である。

【図８】図８（ａ）乃至図８（ｃ）は、図７（ａ）乃至
図７（ｃ）に示した第４実施形態の中盤工程に続く後半
工程を説明するため工程図である。

【図９】図９（ａ）乃至図９（ｃ）は、第５実施形態の
前半工程を説明するため工程図である。

【図１０】図１０（ａ）乃至図１０（ｄ）は、図９
（ａ）乃至図９（ｃ）に示した第５実施形態の前半工程
に続く中盤工程を説明するため工程図である。

【図１１】図１０（ａ）乃至図１０（ｄ）に示した第５
実施形態の中盤工程に続く後半工程を説明するため工程
図である。

【図１２】第１従来技術を半導体装置を説明するための
断面図である。

【図１３】第２従来技術を半導体装置を説明するための
断面図である。

【符号の説明】

１０…半導体装置 １１…半導体基板 １２…第１空乏層領域 １３…ゲート電極 １４…第２空乏層領域 １５…ウェル領域（ｐウェル領域、ｎウェル領域） １５2…ソース領域 １５4…ドレイン領域 １５6…反極性領域 １７…フィールド酸化膜 １８…ゲート酸化膜 １９ チャネルドープ領域 １９2…ｎ^-領域 １９4…ｐ^-領域 ２０…レジストパターン ２１…サイドウォール ２４…第２ウェル領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 27/092 29/78 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/092 H01L 27/088 H01L 29/78 H01L 21/8238 H01L 21/8234 H01L 21/336

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 ゲート酸化膜を形成する前に、チャネル
   領域ウェルを予め形成する工程と、 前記チャネル領域ウェル上に、ゲート酸化膜を形成する
   工程と、 前記ゲート酸化膜上に、ゲート電極を形成する工程と、 前記ゲート電極形成後に、前記ゲート電極が設けられて
   いる面に対して、前記チャネル領域ウェルがｐ型の場合
   はｐ型不純物を、前記チャネル領域ウェルがｎ型の場合
   はｎ型不純物を、斜めイオン注入することによって、ウ
   ェル領域と、当該ウェル領域に囲まれた状態でゲートチ
   ャネル領域の下方に設けられ、かつ、前記ウェル領域の
   導伝型と反対の導伝型を有する反極性領域とを形成する
   工程とを含むことを特徴とする半導体装置の製造方法。
2. 【請求項２】 所定濃度を持つｎ型シリコン半導体領域
   上にフィールド酸化膜を形成する工程と、 前工程の後に、ｐ型不純物を所定加速エネルギー及び所
   定イオン濃度でイオン注入を行なってｐ型のチャネル領
   域ウェルを形成する工程と、 前工程の後に、ゲート酸化膜を熱酸化処理により所定膜
   厚だけ形成する工程と、 ｎ型ポリシリコン膜を所定膜厚だけ成膜した後に、ゲー
   ト電極の形状に応じてエッチングして前記ゲート電極を
   形成する工程と、 前工程の後に、ｎ型不純物を所定加速エネルギー及び所
   定イオン濃度でイオン注入を実行してソース領域又はド
   レイン領域のｎ型低濃度不純物拡散領域を形成する工程
   と、 前工程の後に、ｐ型不純物を所定加速エネルギー及び所
   定イオン濃度で斜めイオン注入を行ってウェル領域と、
   当該ウェル領域に囲まれた状態でゲートチャネル領域の
   下方に設けられ、かつ、前記ウェル領域の導伝型と反対
   の導伝型を有する反極性領域とを形成する工程と、 前工程の後に、高温ＣＶＤ酸化膜を所定膜厚だけ成膜し
   た後に、エッチバック処理を行ってサイドウォールを形
   成する工程と、 前工程の後に、ｎ型不純物を所定加速エネルギー及び所
   定イオン濃度でイオン注入を実行してソース領域又はド
   レイン領域のｎ型高濃度不純物拡散領域を形成する工程
   とを含むことを特徴とする半導体装置の製造方法。
3. 【請求項３】 ウェル領域の導伝型と反対の導伝型を有
   する反極性領域を、当該ウェル領域に囲まれた状態でゲ
   ートチャネル領域の下方に設ける半導体装置の製造方法
   であって、 ゲート電極の形成前に、当該ウェル領域における深い領
   域である第２ウェル領域及びチャネル領域ウェルを形成
   すると共に、当該ゲート電極の形成後に当該ウェル領域
   における浅い領域である第１ウェル領域を形成して前記
   ウェル領域を形成することにより、当該ウェル領域の導
   伝型と反対の導伝型を有し当該ウェル領域に囲まれた前
   記反極性領域を形成することを特徴とする半導体装置の
   製造方法。
4. 【請求項４】 前記ゲート電極の形成前に、所定加速エ
   ネルギー及び所定イオン濃度でｎ型不純物をイオン注入
   してフィールド領域の下部に前記第２ウェル領域を予め
   形成する工程と、 前工程の後に、前記ゲート電極を形成する工程と、 前工程の後に、所定加速エネルギー及び所定イオン濃度
   で前記第２ウェル領域と同じｎ型不純物をイオン注入し
   て前記第１ウェル領域を形成することに依り、前記チャ
   ネル領域の下部にのみに前記反極性領域を残す工程とを
   含むことを特徴とする請求項３に記載の製造方法。
5. 【請求項５】 所定濃度を持つｐ型シリコン半導体領域
   上にフィールド酸化膜を形成する工程と、 前工程の後に、ｎ型不純物を所定加速エネルギー及び所
   定イオン濃度でイオン注入を行なってｎ型のチャネル領
   域ウェルを形成する工程と、 前工程の後に、ゲート酸化膜を熱酸化処理により所定膜
   厚だけ形成する工程と、ｐ型ポリシリコン膜を所定膜厚
   だけ成膜した後に、ゲート電極の形状に応じてエッチン
   グして前記ゲート電極を形成する工程と、 前工程の後に、ｐ型不純物を所定加速エネルギー及び所
   定イオン濃度でイオン注入を実行してソース領域又はド
   レイン領域のｐ型低濃度不純物拡散領域を形成する工程
   と、 前工程の後に、ｎ型不純物を所定加速エネルギー及び所
   定イオン濃度で斜めイオン注入を行ってウェル領域、及
   び、当該ウェル領域に囲まれた状態でゲートチャネル領
   域の下方に設けられ、かつ、前記ウェル領域の導伝型と
   反対の導伝型を有する反極性領域を形成する工程と、 前工程の後に、高温ＣＶＤ酸化膜を所定膜厚だけ成膜し
   た後に、エッチバック処理を行ってサイドウォールを形
   成する工程と、 前工程の後に、ｐ型不純物を所定加速エネルギー及び所
   定イオン濃度でイオン注入を実行してソース領域又はド
   レイン領域のｐ型高濃度不純物拡散領域を形成する工程
   とを含むことを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項１〜５何れか１項記載の半導体装
   置の製造方法により作成された ことを特徴とする半導体
   装置。