JP3348428B2

JP3348428B2 - 電界効果トランジスタ

Info

Publication number: JP3348428B2
Application number: JP18132694A
Authority: JP
Inventors: 信夫志賀
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1993-08-03
Filing date: 1994-08-02
Publication date: 2002-11-20
Anticipated expiration: 2017-11-20
Also published as: JPH0799210A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＧａＡｓ，ＩｎＰ等の
半導体基板を用いて作製される電界効果トランジスタ
（ＦＥＴ）に関し、より詳細には、特にマイクロ波の周
波数帯で動作する高出力アンプやスイッチ回路などに有
効に適用される電界効果トランジスタに関する。

【０００２】

【従来の技術】近年の移動体通信システムの発達にした
がって、高周波で動作する小型かつ高性能な部品の需要
が増大している。この動向に対応し、ＦＥＴ、特にＧａ
Ａｓなどの化合物半導体で作製されたＭＥＳＦＥＴ、Ｈ
ＥＭＴ等が、高周波帯域において従来から利用されてい
るＳｉバイポーラトランジスタの特性限界を打破し得る
トランジスタとして実用化されている。

【０００３】図７（ａ）は従来のＦＥＴにおける構造を
示す上面図であり、図７（ｂ）は図６（ａ）におけるＢ
−Ｂ線に沿った構造を示す断面図である。これは、Ｇａ
Ａｓショットキーゲート電界効果トランジスタ（ＧａＡ
ｓ−ＭＥＳＦＥＴ）として最も一般的な構造である。

【０００４】半導体基板１には、ｎ型の活性層２が形成
され、この両端部にｎ⁺型の高濃度不純物層３，４が形
成されている。また、活性層２上にゲート電極５がショ
ットキー接触して形成され、高濃度不純物層３，４上に
ソース電極６及びドレイン電極７がそれぞれオーミック
接触して形成されている。

【０００５】このようなＦＥＴの製造工程において、例
えば半導体基板１上にパターン形成を光学露光技術によ
って行う際には、先行して形成されているパターンに対
して位置合わせ余裕を保持するために、後続して形成さ
れるパターンは、露光装置の最大位置合わせズレに対応
してやや余裕を有する寸法だけ大きく形成される場合が
ある。そのため、このパターン形成に最小限必要な位置
合わせ余裕の寸法が考慮され、高濃度不純物層３，４は
活性層２に対して部分的に大きく形成されており、同様
にゲート電極５は活性層２に対して、ソース電極６及び
ドレイン電極７は高濃度不純物層３，４に対してそれぞ
れ部分的に大きく形成されている。しかしながら、この
ズレはたかだか０．１〜１μｍ程度であるので、通常用
いられるゲート幅と比較すれば、十分無視し得る微小な
寸法である。

【０００６】ここで、以下、オーミック電極とは、高濃
度不純物層にオーミック接触して形成されたソース電極
またはドレイン電極を表すことにする。また同様に、ゲ
ート幅Ｗ_Gとは、ゲート電極のソース電極側エッジ部ま
たはドレイン電極側エッジ部と活性層とが重なる部分の
長さを表すことにする。さらに同様に、コンタクト幅Ｗ
_Cとは、オーミック電極のゲート電極側エッジ部と高濃
度不純物層とが重なる部分の長さを表すことにする。

【０００７】したがって、従来のＦＥＴでは、ゲート幅
Ｗ_G及びコンタクト幅Ｗ_Cが、活性層及び高濃度不純物
層のパターン形成に最小限必要な位置合わせ余裕の寸法
程度の範囲内で差異を有する程度で、ほぼ一致するよう
に形成されている。

【０００８】

【発明が解決しようとする課題】移動体通信用の端末や
移動体通信システムを構成する種々の機器などにおい
て、電力増幅回路やアンテナ送受切替用の高周波スイッ
チ回路などに適用されるＦＥＴが望まれている。この電
力増幅回路は端末や機器における消費電力の大半を占め
ていることから、消費電力の低減、すなわち高効率化が
要求されている。また、高周波スイッチ回路は挿入損失
が小さいことが要求されている。したがって、これらに
適用されるＦＥＴとしては、オン状態時におけるドレイ
ン・ソース間の抵抗が小さいことが必要となる。

【０００９】ここで、以下、オン抵抗Ｒ_ONとは、ＦＥＴ
のオン状態時において直列抵抗Ｒ_Dとコンタクト抵抗Ｒ
_Cとから構成されているドレイン・ソース間の抵抗を表
すことにする。この直列抵抗Ｒ_Dとは、ゲート電極とオ
ーミック電極との間で測定される抵抗である。また、コ
ンタクト抵抗Ｒ_Cとは、オーミック電極とこれに接触し
ている高濃度不純物層との接合部で測定される抵抗であ
る。

【００１０】ところで、上記従来のＦＥＴでは、直列抵
抗Ｒ_Dを低減するために、ゲート電極とオーミック電極
との間隔を縮小すると、ドレイン耐圧が小さくなる。し
かしながら、電力増幅回路におけるＦＥＴでは、出力電
力を増大するために、ドレイン電極のゲート電極側エッ
ジ部における電界集中を緩和することにより、ドレイン
耐圧を大きくすることが必要となる。また、高周波スイ
ッチ回路におけるＦＥＴでも、送信回路側に接続されて
いる場合に大電力の信号が通過するので、同様にドレイ
ン耐圧を大きくすることが必要になる。そのため、ＦＥ
Ｔを高耐圧化するために、ドレイン電極をゲート電極に
あまり接近して配置することができない。

【００１１】また、上記従来のＦＥＴでは、ドレイン電
流のほとんどがオーミック電極のゲート電極側エッジ部
を集中して流れるために、コンタクト幅Ｗ_Cがコンタク
ト幅Ｗ_Cによって決定されている。しかしながら、コン
タクト幅Ｗ_Cはゲート幅Ｗ_Gにほぼ一致しており、この
ゲート幅Ｗ_Gは回路設計の要請によってあらかじめ決定
されている。そのため、コンタクト抵抗Ｒ_Cを低減する
ために、必要以上にコンタクト幅Ｗ_Cを大きくすること
ができないという問題がある。

【００１２】なお、このようなオーミック電極のゲート
電極側エッジ部における電界集中に関する見識について
は、文献 "Williams.Ralph, Modern GaAs Processing Methods, c
hap.11, Boston.London, Artech House Inc." などに詳細に記載されている。

【００１３】そこで、本発明は、以上の問題点に鑑みて
なされたものであり、回路設計の要請により決定された
ゲート幅を必要以上に大きくすることなく、オーミック
電極のコンタクト抵抗を低減することにより、オン状態
におけるドレイン・ソース間の抵抗を低減し、必要に応
じて高耐圧を要求される回路に適用され得る電界効果ト
ランジスタを提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明の電界効果トラン
ジスタは、上記の目的を達成するために、半導体基板
と、この半導体基板の表面領域に不純物をドープして形
成された活性層と、この活性層の両端部にそれぞれ不純
物をドープして形成された二つの高濃度不純物層と、活
性層上にショットキー接触して形成されたゲート電極
と、二つの高濃度不純物層上にそれぞれオーミック接触
して形成されたソース電極及びドレイン電極とを備える
電界効果トランジスタにあって、ソース電極またはドレ
イン電極のゲート電極側エッジ部と高濃度不純物層とが
重なる部分の長さＷ_Cは、ゲート電極のソース電極側エ
ッジ部またはドレイン電極側エッジ部と活性層とが重な
る部分の長さＷ_Gよりさらに、活性層及び高濃度不純物
層のパターン形成に最小限必要な位置合わせ余裕の寸法
を越えて大きくなっていることを特徴とする。

【００１５】ここで、ソース電極またはドレイン電極の
ゲート電極側エッジ部と高濃度不純物層とが重なる部分
の長さＷ_Cは、ソース電極またはドレイン電極のゲート
電極側エッジ部に流れる電流の集中が十分緩和される程
度であることを特徴としてもよい。

【００１６】また、ソース電極またはドレイン電極のゲ
ート電極側エッジ部と活性層とが重なる部分の長さＷ_A
は、ゲート電極のソース電極側エッジ部またはドレイン
電極側エッジ部と活性層とが重なる部分の長さＷ_Gより
さらに、活性層及び高濃度不純物層のパターン形成に最
小限必要な位置合わせ余裕の寸法を越えて大きくなって
いることを特徴としてもよい。

【００１７】本発明の電界効果トランジスタは、上記の
目的を達成するために、半導体基板と、この半導体基板
の表面領域に不純物をドープして形成された活性層と、
この活性層の両端部にそれぞれ不純物をドープして形成
された二つの高濃度不純物層と、活性層上にショットキ
ー接触して形成されたゲート電極と、二つの高濃度不純
物層の一方にオーミック接触して形成されたソース電極
と、二つの高濃度不純物層の他方にオーミック接触して
形成されたドレイン電極とを備え、ソース電極またはド
レイン電極のゲート電極側エッジ部と高濃度不純物層と
が重なる部分の長さＷ_Cは、ゲート電極のソース電極側
エッジ部またはドレイン電極側エッジ部と活性層とが重
なる部分の長さＷ_Gに対し、１［μｍ］＋Ｗ_G＜Ｗ_C＜
５Ｗ_Gを満足するように設定されていることを特徴とす
る。

【００１８】ここで、ソース電極またはドレイン電極の
ゲート電極側エッジ部と活性層とが重なる部分の長さＷ
_Aは、ゲート電極のソース電極側エッジ部またはドレイ
ン電極側エッジ部と活性層とが重なる部分の長さＷ_Gに
対し、１［μｍ］＋Ｗ_G＜Ｗ_A＜５Ｗ_Gを満足するよう
に設定されていることを特徴としてもよい。

【００１９】また、活性層は、ゲート電極のソース電極
側エッジ部またはドレイン電極側エッジ部と活性層とが
重なる部分の方向に沿って所定の間隔で複数に分割して
配列されていることを特徴としてもよい。

【００２０】また、ゲート電極は、ドレイン電極に重な
る高濃度不純物層よりも、ソース電極に重なる高濃度不
純物層に近接して配置されていることを特徴としてもよ
い。

【００２１】また、活性層は半導体基板に不純物を選択
的に注入して形成されており、高濃度不純物層は活性層
層の両端部にさらに不純物を選択的に注入して形成され
ていることを特徴としてもよい。

【００２２】また、高濃度不純物層は半導体基板に不純
物を選択的に注入して形成されており、活性層は高濃度
不純物層上に不純物を添加して結晶成長されてメサ型に
成形され、素子間分離が施されていることを特徴として
もよい。

【００２３】さらに、活性層及び高濃度不純物層は、半
導体基板上に不純物を添加して順次結晶成長されて共に
メサ型に成形され、素子間分離が施されていることを特
徴としてもよい。

【００２４】

【作用】本発明の電界効果トランジスタにおいては、ソ
ース電極またはドレイン電極のゲート電極側エッジ部と
高濃度不純物層とが重なる部分の長さＷ_Cが、ゲート電
極のソース電極側エッジ部またはドレイン電極側エッジ
部と活性層とが重なる部分として回路設計の要請で決定
された長さＷ_Gに対し、活性層及び高濃度不純物層のパ
ターン形成に最小限必要な位置合わせ余裕の寸法を越え
て、所定の割合で大きくなっている。これにより、ソー
ス電極またはドレイン電極のゲート電極側エッジ部を流
れるドレイン電流は従来よりも分散して流れることにな
る。すなわち、ソース電極またはドレイン電極のゲート
電極側エッジ部を流れる電流の集中が十分緩和してい
る。そのため、ソース電極またはドレイン電極のコンタ
クト抵抗が低減する。

【００２５】この結果、ゲート電極とソース電極または
ドレイン電極との距離を所定値に保持した高耐圧化構造
を有しながら、オン状態におけるソース・ドレイン間の
抵抗が所望の値に低減する。したがって、本発明の電界
効果トランジスタを適用することにより、電力増幅回路
において消費電力の低減、すなわち電力効率の向上が達
成されるとともに、高周波スイッチ回路において挿入損
失の低減が達成される。

【００２６】ここで、ドレイン電極のゲート電極側エッ
ジ部と活性層とが重なる部分の長さＷ_Aは、ゲート電極
のソース電極側エッジ部またはドレイン電極側エッジ部
と活性層とが重なる部分の長さＷ_Gに対し、最小限必要
な位置合わせ余裕の寸法を越えて、所定の割合で大きく
なっていることが好適である。これにより、ソース電極
またはドレイン電極のゲート電極側エッジ部を流れるド
レイン電流は、さらに分散して流れることになるので、
ソース電極またはドレイン電極のコンタクト抵抗がいっ
そう低減する。

【００２７】また、活性層は、ゲート電極のソース電極
側エッジ部またはドレイン電極側エッジ部と活性層とが
重なる部分の方向に沿って所定の間隔で複数に分割して
形成されていることが好適である。これにより、ソース
電極またはドレイン電極のゲート電極側エッジ部を流れ
るドレイン電流は、ゲート幅の方向に対向してさらに均
一に流れることになるので、ソース電極またはドレイン
電極のコンタクト抵抗がいっそう低減する。

【００２８】さらに、ゲート電極は、ドレイン電極に重
なる高濃度不純物層よりも、ソース電極に重なる高濃度
不純物層に近接して配置されていることが好適である。
これにより、ゲート電極とドレイン電極と間の直列抵抗
が増加するので、ドレイン耐圧が向上する。

【００２９】

【実施例】以下、本発明に係る実施例の構成および作用
について、図１ないし図６を参照して説明する。なお、
図面の説明においては同一要素には同一符号を付し、重
複する説明を省略する。また、図面の寸法比率は、説明
のものと必ずしも一致していない。

【００３０】図１（ａ）は、本発明の電界効果トランジ
スタに係る第１実施例の構造を示す上面図である。図１
（ｂ）は、図１（ａ）におけるＢ−Ｂ線に沿った構造を
示す断面図である。本実施例は、ＧａＡｓ−ＭＥＳＦＥ
Ｔに本発明を適用したものである。

【００３１】ＧａＡｓからなる半導体基板１には、所定
の表面領域においてＳｉイオン等のドナー不純物を選択
的イオン注入し、ｎ型の活性層２が形成されている。こ
の活性層２の両端部には、さらにＳｉイオン等のドナー
不純物を選択的イオン注入し、ｎ⁺型の高濃度不純物層
３，４が形成されている。

【００３２】また、活性層２上には、Ｔｉ／Ｐ₊／Ａｕ
からなるゲート電極５がショットキー接触して形成され
ている。さらに、高濃度不純物層３，４上には、ＡｕＧ
ｅ／Ｎｉからなるソース電極６及びドレイン電極７がそ
れぞれオーミック接触して形成されている。

【００３３】ここで、活性層２は、ドーパント濃度約２
×１０¹⁸ｃｍ^-3及び層厚約０．０１μｍを有している。
高濃度不純物層３，４は、それぞれドーパント濃度約２
×１０¹⁷ｃｍ^-3及び層厚約０．０７μｍを有している。
ゲート電極５は、ゲート長約０．７μｍ、ゲート幅約２
００μｍ及び層厚約１μｍを有している。ソース電極６
及びドレイン電極７は、それぞれ層厚約０．１μｍを有
している。なお、ゲート電極５とソース電極６との間隔
は、約０．５μｍである。ゲート電極５とドレイン電極
７との間隔は、約２μｍである。

【００３４】このＦＥＴでは、回路設計の要請により決
定されたゲート幅Ｗ_Gに対応して、活性層２が形成され
ている。この活性層２に対してパターン形成の位置合わ
せ余裕を考慮し、ゲート電極５はゲート幅Ｗ_Gの方向に
沿って部分的に活性層２よりも大きく形成されている。
また、活性層２に対して位置合わせ余裕を考慮する以上
に、高濃度不純物層３，４はゲート幅Ｗ_Gの方向に沿っ
て大きくはみ出すように形成されている。これらの高濃
度不純物層３，４に対して位置合わせ余裕を考慮し、ソ
ース電極６及びドレイン電極７がゲート幅Ｗ_Gの方向に
沿ってそれぞれ部分的に高濃度不純物層３，４よりも大
きく形成されている。

【００３５】このようにして、ソース電極及びドレイン
電極のコンタクト幅Ｗ_Cが、ゲート幅Ｗ_Gに対して１［μｍ］＋Ｗ_G＜Ｗ_C＜５Ｗ_G を満足するように設定されている。したがって、このＦ
ＥＴでは、ソース電極及びドレイン電極のコンタクトＷ
_Cが、ゲート幅Ｗ_Gに対して所定の割合で大きくなるよ
うに設計されている。この割合は、本発明を適用する素
子構造及び製造技術にしたがい、オーミック電極におけ
るゲート幅Ｗ_Gの方向における単位長あたりのコンタク
ト抵抗Ｒ_Cの値を考慮し、オン抵抗Ｒ_ONの所望の値に対
応して決定される。ただし、コンタクト幅Ｗ_Cがゲート
幅Ｗ_Gよりも通常のパターン形成に必要な位置合わせ余
裕の寸法程度にしか大きくない場合は、本実施例に含ま
れないことになる。

【００３６】次に、上記第１実施例の作用について説明
する。

【００３７】このＦＥＴでは、回路設計の要請により決
定されたゲート幅Ｗ_Gに対してコンタクト幅Ｗ_Cが所定
の割合で大きくなるように、高濃度不純物層３，４がゲ
ート幅Ｗ_Gの方向に沿って大きくパターン形成されてい
る。これにより、ソース電極６及びゲート電極７のゲー
ト電極側エッジ部を流れるドレイン電流は、従来よりも
分散して流れることになるので、オーミック電極のコン
タクト抵抗Ｒ_Cが低減する。

【００３８】そのため、ゲート電極５とオーミック電極
との距離を所定値に保持した高耐圧化構造を有しなが
ら、オン抵抗Ｒ_ONが所望の値に低減される。したがっ
て、電力増幅回路において消費電力の低減、すなわち電
力効率の向上が達成されるとともに、高周波スイッチ回
路において挿入損失の低減が達成される。

【００３９】また、このＦＥＴは、半導体基板表面に垂
直な方向の構造を従来と同様にしながら、エッチングマ
スクのパターン変更により、高濃度不純物層３，４とこ
れらに対応するオーミック電極とのレイアウト設計を変
更して実現される。そのため、本発明によれば、従来の
製造プロセス技術を保持しながら、マイクロ波の周波数
帯で動作する高性能なＦＥＴとして適用されるＦＥＴが
提供される。

【００４０】図２（ａ）は、本発明の電界効果トランジ
スタに係る第２実施例の構造を示す上面図である。図２
（ｂ）は、図２（ａ）におけるＢ−Ｂ線に沿った構造を
示す断面図である。本実施例も、ＧａＡｓ−ＭＥＳＦＥ
Ｔに本発明を適用したものである。

【００４１】ＧａＡｓからなる半導体基板１には、二箇
所の所定の表面領域においてＳｉイオン等のドナー不純
物を選択的イオン注入し、ｎ⁺型の高濃度不純物層３，
４が形成されている。この半導体基板１上には、Ｓｉイ
オン等のドナー不純物を添加されたｎ型の活性層２が結
晶成長により形成されている。さらに、活性層２はエッ
チングにより高濃度不純物層３，４を被覆してメサ型に
成形されており、デバイスアイソレーションが施されて
いる。

【００４２】また、活性層２上には、Ｔｉ／Ｐ₊／Ａｕ
からなるゲート電極５がショットキー接触して形成され
ている。さらに、高濃度不純物層３，４上には、ＡｕＧ
ｅ／Ｎｉからなるソース電極６及びドレイン電極７がそ
れぞれオーミック接触して形成されている。

【００４３】ここで、活性層２は、ドーパント濃度約２
×１０¹⁸ｃｍ^-3及び層厚約０．０１μｍを有している。
高濃度不純物層３，４は、それぞれドーパント濃度約２
×１０¹⁷ｃｍ^-3及び層厚約０．０７μｍを有している。
ゲート電極５は、ゲート長約０．７μｍ、ゲート幅約２
００μｍ及び層厚約１μｍを有している。ソース電極６
及びドレイン電極７は、それぞれ層厚約０．１μｍを有
している。なお、ゲート電極５とソース電極６との間隔
は、約０．５μｍである。ゲート電極５とドレイン電極
７との間隔は、約２μｍである。

【００４４】このＦＥＴでは、回路設計の要請により決
定されたゲート幅Ｗ_Gに対応して、活性層２が形成され
ている。この活性層２に対してパターン形成の位置合わ
せ余裕を考慮し、ゲート電極５はゲート幅Ｗ_Gの方向に
沿って部分的に活性層２よりも大きく形成されている。
また、活性層２に対して位置合わせ余裕を考慮する以上
に、高濃度不純物層３，４はゲート幅Ｗ_Gの方向に沿っ
て大きくはみ出すように形成されている。これらの高濃
度不純物層３，４に対して位置合わせ余裕を考慮し、ソ
ース電極６及びドレイン電極７がゲート幅Ｗ_Gの方向に
沿ってそれぞれ部分的に高濃度不純物層３，４よりも大
きく形成されている。

【００４５】このようにして、ソース電極及びドレイン
電極のコンタクト幅Ｗ_Cが、ゲート幅Ｗ_Gに対して１［μｍ］＋Ｗ_G＜Ｗ_C＜５Ｗ_G を満足するように設定されている。したがって、このＦ
ＥＴでは、ソース電極及びドレイン電極のコンタクト幅
Ｗ_Cが、上記第１実施例と同様にしてゲート幅Ｗ_Gに対
して所定の割合で大きくなるように設計されている。

【００４６】上記の構成によれば、本実施例は上記第１
実施例とほぼ同様に作用する。

【００４７】図３（ａ）は、本発明の電界効果トランジ
スタに係る第３実施例の構造を示す上面図である。図３
（ｂ）は、図３（ａ）におけるＢ−Ｂ線に沿った構造を
示す断面図である。本実施例は、特に高耐圧を要求され
る高出力ＦＥＴによく用いられる構造を有するＧａＡｓ
−ＭＥＳＦＥＴに本発明を適用したものである。

【００４８】ＧａＡｓからなる半導体基板１には、所定
の表面領域においてＳｉイオン等のドナー不純物を選択
的イオン注入し、ｎ型の活性層２が形成されている。こ
の活性層２の両端部には、さらにＳｉイオン等のドナー
不純物を選択的イオン注入し、ｎ⁺型の高濃度不純物層
３，４が形成されている。

【００４９】また、活性層２上には、Ｔｉ／Ｐ₊／Ａｕ
からなるゲート電極５がショットキー接触して形成され
ている。さらに、高濃度不純物層３，４上には、ＡｕＧ
ｅ／Ｎｉからなるソース電極６及びドレイン電極７がそ
れぞれオーミック接触して形成されている。

【００５０】ここで、活性層２は、ドーパント濃度約２
×１０¹⁸ｃｍ^-3及び層厚約０．０１μｍを有している。
高濃度不純物層３，４は、それぞれドーパント濃度約２
×１０¹⁷ｃｍ^-3及び層厚約０．０７μｍを有している。
ゲート電極５は、ゲート長約０．５μｍ、ゲート幅約２
００μｍ及び層厚約１μｍを有している。ソース電極６
及びドレイン電極７は、それぞれ層厚約０．１μｍを有
している。なお、ゲート電極５とソース電極６との間隔
は、約０．５μｍである。ゲート電極５とドレイン電極
７との間隔は、約２μｍである。

【００５１】このＦＥＴでは、回路設計の要請により決
定されたゲート幅Ｗ_Gに対応して、活性層２が形成され
ている。ただし、活性層２は、ドレイン電極７のゲート
電極側エッジ部にゲート幅Ｗ_Gよりも大きく重なるよう
に形成されている。この活性層２に対してパターン形成
の位置合わせ余裕を考慮し、ゲート電極５はゲート幅Ｗ
_Gの方向に沿って部分的に活性層２よりも大きく形成さ
れ、ドレイン電極７と重なる高濃度不純物層４よりも、
ソース電極６と重なる高濃度不純物層３に近接して配置
されている。また、活性層２に対して位置合わせ余裕を
考慮する以上に、高濃度不純物層３はゲート幅Ｗ_Gの方
向に沿って大きくはみ出すように形成されている。一
方、活性層２に対して位置合わせ余裕を考慮し、高濃度
不純物層４はゲート幅Ｗ_Gの方向に沿って部分的に大き
く形成されている。これらの高濃度不純物層３，４に対
して位置合わせ余裕を考慮し、ソース電極６及びドレイ
ン電極７がゲート幅Ｗ_Gの方向に沿ってそれぞれ部分的
に高濃度不純物層３，４よりも大きく形成されている。

【００５２】このようにして、ソース電極及びドレイン
電極のコンタクト幅Ｗ_Cが、ゲート幅Ｗ_Gに対して１［μｍ］＋Ｗ_G＜Ｗ_C＜５Ｗ_G を満足するように設定されている。また、ドレイン電極
のゲート電極側エッジ部と活性層とが重なる部分の長さ
Ｗ_Aが、ゲート幅Ｗ_Gに対して１［μｍ］＋Ｗ_G＜Ｗ_A＜５Ｗ_G を満足するように設定されている。

【００５３】したがって、このＦＥＴでは、ソース電極
及びドレイン電極のコンタクト幅Ｗ_Cと、ドレイン電極
のゲート電極側エッジ部と活性層とが重なる部分の長さ
Ｗ_Aとが、上記第１実施例と同様にしてゲート幅Ｗ_Gに
対して所定の割合で大きくなるように設計されている。

【００５４】上記の構成によれば、本実施例は上記第１
実施例とほぼ同様に作用する。さらに、このＦＥＴで
は、回路設計の要請により決定されたゲート幅Ｗ_Gに対
し、ドレイン電極７のゲート電極側エッジ部と活性層２
とが重なる部分の長さＷ_Aが所定の割合で大きくなるよ
うに、活性層２がゲート幅Ｗ_Gの方向に沿って部分的に
大きくパターン形成されている。これにより、ドレイン
電極７のゲート電極側エッジ部を流れるドレイン電流
は、上記第１実施例よりも分散して流れることになるの
で、オーミック電極のコンタクト抵抗Ｒ_Cがいっそう低
減する。

【００５５】また、ゲート電極５がドレイン電極７と重
なる高濃度不純物層４よりも、ソース電極６と重なる高
濃度不純物層３に近接して配置されていることにより、
ゲート電極５とドレイン電極７との間の直列抵抗Ｒ_Dが
増加するので、ドレイン耐圧が向上している。

【００５６】なお、本実施例では、半導体基板１に活性
層２はドナー不純物の選択的注入により形成されている
が、上記第２実施例と同様に結晶成長してメサ型に成形
されても、同様な作用効果が得られる。

【００５７】また、通常のＦＥＴでは、相互コンダクタ
ンスｇｍを極力大きくするために、ソース電極６と重な
る高濃度不純物層３はパターン形成に必要な位置合わせ
余裕限界まで拡張して形成されている。しかしながら、
この位置合わせ余裕がある程度確保されている場合、活
性層２をソース電極６のゲート電極側エッジ部にもゲー
ト幅Ｗ_Gよりｍ大きく重なるように形成することによ
り、オーミック電極のコンタクト抵抗Ｒ_Cがさらにいっ
そう低減する。

【００５８】図４（ａ）は、本発明の電界効果トランジ
スタに係る第４実施例の構造を示す上面図である。図４
（ｂ）は、図４（ａ）におけるＢ−Ｂ線に沿った構造を
示す断面図である。本実施例も、ＧａＡｓ−ＭＥＳＦＥ
Ｔに本発明を適用したものである。

【００５９】ＧａＡｓからなる半導体基板１上には、Ｓ
ｉイオン等のドナー不純物を添加されたｎ型の活性層２
と、さらにＳｉイオン等のドナー不純物を添加されたｎ
⁺型の高濃度不純物層３，４とが、結晶成長により順次
積層して形成されている。また、活性層２及び高濃度不
純物層３，４はエッチングによりメサ型に成形されてお
り、デバイスアイソレーションが施されている。さら
に、高濃度不純物層３，４は、活性層２を露出する溝が
エッチングによって形成されることにより、分離されて
いる。

【００６０】このリセス構造によって露出した活性層２
上には、Ｔｉ／Ｐ₊／Ａｕからなるゲート電極５がショ
ットキー接触して形成されている。また、高濃度不純物
層３，４上には、ＡｕＧｅ／Ｎｉからなるソース電極６
及びドレイン電極７がそれぞれオーミック接触して形成
されている。

【００６１】ここで、活性層２は、ドーパント濃度約２
×１０¹⁸ｃｍ^-3及び層厚約０．０１μｍを有している。
高濃度不純物層３，４は、それぞれドーパント濃度約２
×１０¹⁷ｃｍ^-3及び層厚約０．０７μｍを有している。
ゲート電極５は、ゲート長約０．７μｍ、ゲート幅約２
００μｍ及び層厚約１μｍを有している。ソース電極６
及びドレイン電極７は、それぞれ層厚約０．１μｍを有
している。なお、ゲート電極５とソース電極６との間隔
は、約０．５μｍである。ゲート電極５とドレイン電極
７との間隔は、約１μｍである。

【００６２】このＦＥＴでは、回路設計の要請により決
定されたゲート幅Ｗ_Gに対応して、活性層２が形成され
ている。ただし、活性層２は、ソース電極６及びドレイ
ン電極７のゲート電極側エッジ部にゲート幅Ｌ_GTよりも
大きく重なるように形成されている。この活性層２に対
してパターン形成の位置合わせ余裕を考慮し、ゲート電
極５はゲート幅Ｗ_Gの方向に沿って部分的に活性層２よ
りも大きく形成されている。また、活性層２に対して位
置合わせ余裕を考慮し、高濃度不純物層３，４はそれぞ
れゲート幅Ｗ_Gの方向に沿って部分的に大きく形成され
ている。これらの高濃度不純物層３，４に対して位置合
わせ余裕を考慮し、ソース電極６及びドレイン電極７が
ゲート幅Ｗ_Gの方向に沿ってそれぞれ部分的に高濃度不
純物層３，４よりも大きく形成されている。

【００６３】このようにして、ソース電極及びドレイン
電極のコンタクト幅Ｗ_Cが、ゲート幅Ｗ_Gに対して１［μｍ］＋Ｗ_G＜Ｗ_C＜５Ｗ_G を満足するように設定されている。また、ソース電極及
びドレイン電極のゲート電極側エッジ部と活性層とが重
なる部分の長さＷ_Aが、ゲート幅Ｗ_Gに対して１［μｍ］＋Ｗ_G＜Ｗ_A＜５Ｗ_G を満足するように設定されている。

【００６４】したがって、このＦＥＴでは、ソース電極
及びドレイン電極のコンタクト幅Ｗ_Cと、ソース電極及
びドレイン電極のゲート電極側エッジ部と活性層とが重
なる部分の長さＷ_Aとが、上記第１実施例と同様にして
ゲート幅Ｗ_Gに対して所定の割合で大きくなるように設
計されている。

【００６５】上記の構成によれば、本実施例は上記第１
実施例とほぼ同様に作用する。さらに、このＦＥＴで
は、回路設計の要請により決定されたゲート幅Ｗ_Gに対
し、ソース電極６及びドレイン電極７のゲート電極側エ
ッジ部と活性層２とが重なる部分の長さＷ_Aが所定の割
合で大きくなるように、活性層２がゲート幅Ｗ_Gの方向
に沿って部分的に大きくパターン形成されている。これ
により、オーミック電極のゲート電極側エッジ部を流れ
るドレイン電流は、上記第１実施例よりも分散して流れ
ることになるので、オーミック電極のコンタクト抵抗Ｒ
_Cがいっそう低減する。

【００６６】なお、本実施例では、活性層２及び高濃度
不純物層３，４は半導体基板１上に結晶成長してメサ型
に成形されているが、上記第１実施例と同様にドナー不
純物の選択的注入により半導体基板１中に形成されて
も、同様な作用効果が得られる。

【００６７】図５（ａ）は、本発明の電界効果トランジ
スタに係る第５実施例の構造を示す上面図である。図５
（ｂ）は、図５（ａ）におけるＢ−Ｂ線に沿った構造を
示す断面図である。本実施例も、ＧａＡｓ−ＭＥＳＦＥ
Ｔに本発明を適用したものであり、上記諸実施例のいず
れの構造にも適用可能である。

【００６８】ＧａＡｓからなる半導体基板１には、複数
箇所の所定の表面領域においてＳｉイオン等のドナー不
純物を選択的イオン注入し、ｎ型の活性層２₁〜２₄が
形成されている。複数個の活性層２₁〜２₄は、ゲート
幅Ｗ_Gの方向に沿って所定の間隔で分割して配列されて
いる。これらの活性層２₁〜２₄の両端部には、さらに
Ｓｉイオン等のドナー不純物を選択的イオン注入し、ｎ
⁺型の高濃度不純物層３，４が形成されている。

【００６９】また、活性層２₁〜２₄上には、Ｔｉ／Ｐ
₊／Ａｕからなるゲート電極５がショットキー接触して
形成されている。さらに、高濃度不純物層３，４上に
は、ＡｕＧｅ／Ｎｉからなるソース電極６及びドレイン
電極７がそれぞれオーミック接触して形成されている。

【００７０】ここで、活性層２₁〜２₄は、ドーパント
濃度約２×１０¹⁸ｃｍ^-3及び層厚約１μｍを有してい
る。高濃度不純物層３，４は、それぞれドーパント濃度
約２×１０¹⁷ｃｍ^-3及び層厚約０．０７μｍを有してい
る。ゲート電極５は、ゲート長約０．５μｍ、ゲート幅
約２００μｍ及び層厚約１μｍを有している。ソース電
極６及びドレイン電極７は、それぞれ層厚約０．１μｍ
を有している。なお、各活性層２₁〜２₄の間隔は、約
２０μｍである。ゲート電極５とソース電極６との間隔
は、約０．５μｍである。ゲート電極５とドレイン電極
７との間隔は、約２μｍである。

【００７１】このＦＥＴでは、回路設計の要請により決
定されたゲート幅Ｗ_Gに対応して、活性層２₁〜２₄が
形成されている。ただし、回路設計の要請により決定さ
れたゲート幅Ｗ_Gは、各活性層２₁〜２₄に対応するゲ
ート幅Ｗ_G1〜Ｗ_G4の和（Ｗ_G1＋Ｗ_G2＋Ｗ_G3＋Ｗ_G4）と一
致する。これらの活性層２₁〜２₄に対してパターン形
成の位置合わせ余裕を考慮し、ゲート電極５はゲート幅
Ｗ_Gの方向に沿って部分的に各活性層２₁〜２₄よりも
大きく形成されている。また、これらの活性層２₁〜２
₄に対して位置合わせ余裕を考慮する以上に、高濃度不
純物層３，４はゲート幅Ｗ_Gの方向に沿って各活性層２
₁〜２₄よりも大きくはみ出すように形成されている。
これらの高濃度不純物層３，４に対して位置合わせ余裕
を考慮し、ソース電極６及びドレイン電極７がゲート幅
Ｗ_Gの方向に沿ってそれぞれ部分的に高濃度不純物層
３，４よりも大きく形成されている。

【００７２】このようにして、ソース電極及びドレイン
電極のコンタクト幅Ｗ_Cが、ゲート幅Ｗ_Gに対して１［μｍ］＋Ｗ_G＜Ｗ_C＜５Ｗ_G を満足するように設定されている。したがって、このＦ
ＥＴでは、ソース電極及びドレイン電極のコンタクト幅
Ｗ_Cが、上記第１実施例と同様にしてゲート幅Ｗ_Gに対
して所定の割合で大きくなるように設計されている。

【００７３】上記の構成によれば、本実施例は上記第１
実施例とほぼ同様に作用する。さらに、複数個の活性層
２₁〜２₄がゲート幅Ｗ_Gの方向に沿って分割されて配
列されている。これにより、オーミック電極のゲート電
極側エッジ部を流れるドレイン電流は、上記第１実施例
よりもゲート幅Ｗ_Gの方向に対向してさらに均一に流れ
ることになるので、オーミック電極のコンタクト抵抗Ｒ
_Cがいっそう低減する。

【００７４】なお、本実施例では、半導体基板１に活性
層２_Nはドナー不純物の選択的注入により形成されてい
るが、上記第２実施例と同様に結晶成長してメサ型に成
形されても、同様な作用効果が得られる。ただし、Ｎは
任意の自然数である。

【００７５】また、本実施例では、本発明を集積回路に
適用する場合などにおいてレイアウト設計上の制約によ
り、複数個の活性層２_Nの寸法が異なっていたり、ソー
ス電極６またはドレイン電極７と重なる活性層２_Nの形
状が異なっていても、同様な作用効果が得られる。

【００７６】図６は、本発明の電界効果トランジスタに
係る上記諸実施例において、ゲート幅に対するコンタク
ト幅の比とコンタクト抵抗との関係を示すグラフであ
る。一般に、上記諸実施例では、オーミック電極のコン
タクト抵抗Ｒ_Cはコンタクト幅Ｗ_Cに対して次式に示す
ように表される。

【００７７】Ｒ_C＝（ｒ_C・Ｒ_SC／Ｗ_C）^1/2 ただし、ｒ_Cはオーミック電極と高濃度不純物層との接
合部の比抵抗［Ω・ｃｍ］であり、Ｒ_SCはオーミック電
極に接合する高濃度不純物層のシート抵抗［Ω］であ
り、Ｗ_Cはコンタクト幅［ｃｍ］である。

【００７８】通常、比抵抗ｒ_C及びシート抵抗Ｒ_SCは次
に示す値を取り得る。

【００７９】ｒ_C＝０．８×１０^-6〜４×１０^-6Ω・ｃｍ，Ｒ_SC＝１００〜２００Ω ここで、ゲート幅Ｗ_Gを定数とすると、コンタクト抵抗
Ｒ_Cはゲート幅Ｗ_Gに対するコンタクト幅Ｗ_Cの比Ｗ_C
／Ｗ_Gに対して次式に示すように表される。

【００８０】Ｒ_C＝Ｃ₀・（Ｗ_C／Ｗ_G）^-1/2 ただし、Ｃ₀は比例定数［Ω］である。

【００８１】この式に基づいて１≦Ｗ_C／Ｗ_G≦１０の
範囲に対応するコンタクト抵抗Ｒ_Cの値をプロットする
と、図６に示すグラフが得られる。なお、Ｗ_C／Ｗ_G＝
１に対してＲ_C＝１となるように、Ｃ₀＝１としてコン
タクト抵抗Ｒ_Cの規格化を行っている。

【００８２】このグラフによれば、Ｗ_C／Ｗ_G≧５の場
合、コンタクト抵抗Ｒ_CはＷ_C／Ｗ_G＝１の場合に比較
して１／２以下になるが、Ｗ_C／Ｗ_Gの値の増加に伴っ
て飽和する傾向を示している。このとき、ＦＥＴが形成
された半導体チップのサイズが過大になることから、実
用的なゲート幅Ｗ_G及びコンタクト幅Ｗ_Cが得られな
い。そのため、コンタクト幅Ｗ_Cはゲート幅Ｗ_Gの５倍
未満であることが好適である。ただし、Ｗ_C／Ｗ_Gの値
はチップサイズの許容範囲に含まれる限り大きい方が望
ましい。

【００８３】一方、Ｗ_C／Ｗ_Gの値が１に近似している
場合、コンタクト抵抗Ｒ_CはＷ_C／Ｗ_Gの値の増加に伴
って急激に低減する傾向を示している。しかしながら、
コンタクト幅Ｗ_Cとゲート幅Ｗ_Gとの差（Ｗ_C−Ｗ_G）
が露光時における通常の位置合わせ余裕、すなわち範囲
０．１〜１μｍ以下であると、コンタクト抵抗Ｒ_CはＷ
_C＝Ｗ_Gの場合に比較してわずかしか減少していない。
そのため、コンタクト幅Ｗ_Cはゲート幅Ｗ_Gよりも１μ
ｍを越えて大きいことが好適である。

【００８４】したがって、上記諸実施例では、コンタク
ト幅Ｗ_Cはゲート幅Ｗ_Gに対して１［μｍ］＋Ｗ_G＜Ｗ_C＜５Ｗ_G を満足することが好適であるとわかる。なお、上述した
コンタクト抵抗Ｒ_Cを表す式に関しては、文献 "Ralph E.williams, Gallium Arsenide Processing Tec
hniques, chap.11,Artech house Inc., 1984" などに詳細に記載されている。

【００８５】本発明は上記諸実施例に限られるものでは
なく、種々の変形が可能である。

【００８６】例えば、上記諸実施例では、二つのオーミ
ック電極におけるコンタクト幅Ｗ_Cをゲート幅Ｗ_Gより
も大きくしているが、本発明を集積回路に適用する場合
などにおいてレイアウト設計上の制約により、ソース電
極またはドレイン電極の一方のみでコンタクト幅Ｗ_Cを
ゲート幅Ｗ_Gよりも大きくしても、同様な作用効果が得
られる。

【００８７】

【発明の効果】以上詳細に説明したように、本発明の電
界効果トランジスタにおいては、ソース電極またはドレ
イン電極のゲート電極側エッジ部と高濃度不純物層とが
重なる部分の長さが、ゲート電極のソース電極側エッジ
部またはドレイン電極側エッジ部と活性層とが重なる部
分で回路設計の要請で決定された長さに対し、活性層及
び高濃度不純物層のパターン形成に最小限必要な位置合
わせ余裕の寸法を越えて、所定の割合で大きくなってい
る。そのため、ソース電極またはドレイン電極のゲート
電極側エッジ部を流れるドレイン電流は従来よりも分散
して流れるので、ソース電極またはドレイン電極のコン
タクト抵抗が低減する。

【００８８】この結果、ゲート電極とソース電極または
ドレイン電極との距離を所定値に保持した高耐圧化構造
を有しながら、オン状態におけるソース・ドレイン間の
抵抗が所望の値に低減する。したがって、本発明の電界
効果トランジスタを適用することにより、電力増幅回路
において消費電力の低減、すなわち電力効率の向上が達
成されるとともに、高周波スイッチ回路において挿入損
失の低減が達成される。

【００８９】この結果、本発明は、半導体基板表面に垂
直な方向の構造を従来と同様にしながら、エッチングマ
スクのパターン変更により、高濃度不純物層及びこれに
対応するオーミック電極、あるいは活性層及びこれに対
応するゲート電極のレイアウト設計を変更して実現され
る。そのため、本発明によれば、従来の製造プロセス技
術を保持しながら、マイクロ波の周波数帯で動作する高
性能な電界効果トランジスタが提供されるという効果が
得られる。

【図面の簡単な説明】

【図１】（ａ）は本発明の電界効果トランジスタに係る
第１実施例の構造を示す上面図であり、（ｂ）は（ａ）
におけるＢ−Ｂ線に沿った構造を示す断面図である。

【図２】（ａ）は本発明の電界効果トランジスタに係る
第２実施例の構造を示す上面図であり、（ｂ）は（ａ）
におけるＢ−Ｂ線に沿った構造を示す断面図である。

【図３】（ａ）は本発明の電界効果トランジスタに係る
第３実施例の構造を示す上面図であり、（ｂ）は（ａ）
におけるＢ−Ｂ線に沿った構造を示す断面図である。

【図４】（ａ）は本発明の電界効果トランジスタに係る
第４実施例の構造を示す上面図であり、（ｂ）は（ａ）
におけるＢ−Ｂ線に沿った構造を示す断面図である。

【図５】（ａ）は本発明の電界効果トランジスタに係る
第５実施例の構造を示す上面図であり、（ｂ）は（ａ）
におけるＢ−Ｂ線に沿った構造を示す断面図である。

【図６】本発明の電界効果トランジスタに係る上記諸実
施例において、ゲート幅に対するコンタクト幅の比とコ
ンタクト抵抗との関係を示すグラフである。

【図７】（ａ）は従来の電界効果トランジスタにおける
構造を示す上面図であり、（ｂ）は（ａ）におけるＢ−
Ｂ線に沿った構造を示す断面図である。

【符号の説明】

１…半導体基板、２…活性層、３，４…高濃度不純物
層、５…ゲート電極、６…ソース電極、７…ドレイン電
極。

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板の表面領域に不純物をドープして形成さ
れた活性層と、この活性層の両端部にそれぞれ前記不純物をドープして
形成された二つの高濃度不純物層と、前記活性層上にショットキー接触して形成されたゲート
電極と、前記二つの高濃度不純物層の一方にオーミック接触して
形成されたソース電極と、前記二つの高濃度不純物層の他方にオーミック接触して
形成されたドレイン電極とを備え、前記ソース電極または前記ドレイン電極の前記ゲート電
極側エッジ部と前記高濃度不純物層とが重なる部分の長
さＷ _C は、前記ゲート電極のソース電極側エッジ部また
はドレイン電極側エッジ部と前記活性層とが重なる部分
の長さＷ _G に対し、１［μｍ］＋Ｗ _G ＜Ｗ _C ＜５Ｗ _G を満足するように設定されていることを特徴とする電界
効果トランジスタ。
【請求項２】前記ソース電極または前記ドレイン電極
のゲート電極側エッジ部と前記活性層とが重なる部分の
長さＷ _A は、前記長さＷ _G に対し、１［μｍ］＋Ｗ _G ＜Ｗ _A ＜５Ｗ _G を満足するように設定されていることを特徴とする請求
項１に記載の電界効果トランジスタ。
【請求項３】前記活性層は、前記ゲート電極のソース
電極側エッジ部またはドレイン電極側エッジ部と前記活
性層とが重なる部分の方向に沿って所定の間隔で複数に
分割して配列されていることを特徴とする請求項１に記
載の電界効果トランジスタ。
【請求項４】前記ゲート電極は、前記ドレイン電極に
重なる前記高濃度不純物層よりも、前記ソース電極に重
なる前記高濃度不純物層に近接して配置されていること
を特徴とする請求項１に記載の電界効果トランジスタ。
【請求項５】前記活性層は前記半導体基板に前記不純
物を選択的に注入して形成されており、前記高濃度不純
物層は前記活性層の両端部にさらに前記不純物を選択的
に注入して形成されていることを特徴とする請求項１に
記載の電界効果トランジスタ。
【請求項６】前記高濃度不純物層は前記半導体基板に
前記不純物を選択的に注入して形成されており、前記活
性層は前記高濃度不純物層上に前記不純物を添加して結
晶成長されてメサ型に成形され、素子間分離が施されて
いることを特徴とする請求項１に記載の電界効果トラン
ジスタ。
【請求項７】前記活性層及び前記高濃度不純物層は、
前記半導体基板上に前記不純物を添加して順次結晶成長
されて共にメサ型に成形され、素子間分離が施されてい
ることを特徴とする請求項１に記載の電界効果トランジ
スタ。