JP3350013B2

JP3350013B2 - Ｐｌｌ回路

Info

Publication number: JP3350013B2
Application number: JP2000015582A
Authority: JP
Inventors: 浩菅野
Original assignee: 宮城日本電気株式会社
Priority date: 2000-01-25
Filing date: 2000-01-25
Publication date: 2002-11-25
Anticipated expiration: 2020-01-25
Also published as: JP2001211069A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ回路に関し、
特に基準周波数を有する入力信号（以下、基準入力信号
と呼ぶ）とこの基準入力信号に従属すべき従属周波数を
有する出力信号（従属周波数信号）との位相比較結果に
応じて出力信号の繰返し周波数を変化させるＰＬＬ回路
に関する。

【０００２】

【従来の技術】一般に、ＰＬＬ回路は、図１５に示され
ているように、基準入力信号との位相比較を行う位相比
較器１と、この位相比較結果に応じて発振周波数が変化
する電圧制御発振器（Voltage Controlled Oscilator；
以下、ＶＣＯと呼ぶ）３とを含み、ＶＣＯ３の出力信号
３００を位相比較対象として位相比較器１側に帰還する
構成になっている。この場合、位相比較器１の位相比較
結果を示す信号は低域通過フィルタ（Low Pass Filter
；以下、ＬＰＦと呼ぶ）２によって平滑化した電圧レ
ベルに変換され、この電圧レベルによってＶＣＯ３の発
振周波数が変化制御されるのである。

【０００３】また、ＶＣＯ３から出力される出力信号３
００は、分周器４でＮ分周されることによって従属周波
数信号４００となり、位相比較器１に入力される。一
方、基準入力信号１００も分周器５でＮ分周されて基準
入力信号５００となり、位相比較器１に入力される。こ
のように、実際には、基準入力信号５００と従属周波数
信号４００とをそれぞれ分周した信号について位相を比
較し、その位相比較結果に応じて発振周波数を制御して
いるのである。

【０００４】ところで、ＰＬＬ回路においては、動作環
境が一定の条件下において、基準入力信号と従属周波数
信号との位相関係が一定であっても、電源変動及び環境
温度の変化による動作環境の変化によって従属周波数信
号が変化する。このため、結果として基準入力信号と従
属周波数信号との位相差に変動が生じてしまう。このこ
とは、基準入力信号に同期したデータを従属周波数信号
に同期させてデータの乗せ換えを行おうとすると、高速
データになればなる程、乗せ換えが厳しくなりデータエ
ラーを引起こす原因となる。またアラーム出力をデータ
処理に使用する場合、要求により精度が必要になり、外
乱等によるノイズの影響を受ける可能性がある。

【０００５】

【発明が解決しようとする課題】上述した従来のＰＬＬ
回路では、電源変動及び環境温度の変化による動作環境
の変化で従属周波数信号が変化し、結果として基準入力
信号と従属周波数信号との位相差変動が生じると、基準
入力信号に同期したデータを従属周波数信号に同期させ
てデータの乗せ換えを行おうとすると、高速データにな
る程、乗せ換えが厳しくなりデータエラーを引き起こす
という欠点がある。

【０００６】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は高速データで
あっても、データエラーが少なく、また外乱等によるノ
イズの影響を受ける可能性の低いＰＬＬ回路を提供する
ことである。

【０００７】

【課題を解決するための手段】本発明によるＰＬＬ回路
は、入力信号に対する出力信号の位相差を検出する位相
差検出手段と、この検出した位相差に対応する位相差信
号の電圧レベルに対応する繰返し周波数を有する出力信
号を送出する発振手段と、前記入力信号に対する前記出
力信号の位相進み又は位相遅れの状態が連続していると
きその連続回数に応じて前記位相差信号の電圧レベルを
変化制御する制御手段とを含んでおり、前記制御手段
は、前記連続回数に対応するパルス幅を有するパルスを
生成するパルス幅変調器と、この生成されたパルス幅変
調パルスを積分する積分回路とを含み、この積分回路の
積分出力レベルを前記位相差信号に加えるようにしたこ
とを特徴とする。

【０００８】さらに、前記パルス幅変調器は、前記入力
信号に対して前記出力信号が位相進み状態及び位相遅れ
状態のいずれか一方の状態が連続するときカウントアッ
プ動作及びカウントダウン動作のいずれか一方の動作を
行いかつ他方の状態が連続するとき他方の動作を行うア
ップダウンカウンタを含み、このカウンタのカウント値
に対応するパルス幅を有するパルスを生成することを特
徴とする。

【０００９】そして、温度変化を検出する温度検出手段
と、この検出される温度変化に応じて加算特性が一定に
保たれるように制御され前記積分出力レベルを前記位相
差信号に加える加算回路とを更に含む構成でも良い。前
記温度検出手段は、所定温度特性に従って抵抗値が変化
するサーミスタであり、このサーミスタによる抵抗値変
化によって前記加算回路を構成する抵抗器の抵抗値変化
を相殺する。

【００１０】また、前記入力信号に対する前記出力信号
の位相差が所定値以上の状態になったときその旨を示す
警報を外部に送出する警報手段を更に含む構成でも良
い。この警報手段は、前記位相差が所定値以上の状態が
所定時間以上継続したとき前記警報を外部に送出する。

【００１１】さらにまた、前記入力信号の繰返し周波数
と略同一の繰返し周波数を有する発振信号を生成する発
振器と、前記入力信号の入力断状態が所定時間以上継続
したとき前記入力信号の代わりに前記発振信号を前記位
相差検出手段及び前記制御手段に入力するように切換え
る切換回路を更に含んでも良い。そして、前記切換回路
によって前記入力信号から前記発振信号への切換えが行
われたときその旨を示す警報を外部に送出する警報手段
を更に含んでも良い。

【００１２】要するに本ＰＬＬ回路では、基準入力信号
を有する入力信号と従属周波数信号を有する出力信号と
の位相差を検出し、この検出値に応じたパルス幅を有す
るパルス幅変調信号を生成し、位相比較器の出力結果に
レベル加算しているのである。こうすることにより、位
相差による変動の反応を早め、位相変動量と定常位相誤
差変動とを低減させているのである。また、一定値以上
の位相差が生じている場合及び入力信号断の場合はアラ
ームを発生させ、入力信号断の場合は内蔵する発振器に
追従した従属周波数信号に切換えているのである。

【００１３】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。

【００１４】図１は本発明によるＰＬＬ回路の実施の一
形態を示すブロック図である。同図において、本実施形
態のＰＬＬ回路は、位相比較回路１０内において、位相
比較結果に応じたパルス幅を有するパルスを生成し、こ
の生成したパルスを積分した後、位相比較結果にレベル
加算する機能が従来回路（図１５）に追加されている。
また、位相差の異常やクロック入力断に応答して、回路
内部に設けられている水晶発振器（ＸＯ）７の発振信号
を位相比較回路１０に入力するように切換える機能をも
追加されている。

【００１５】これら２つの機能が追加されたＰＬＬ回路
のより詳細な構成について図２を参照して説明する。同
図に示されているように、本回路は、基準入力信号１０
０を分周する分周器５と、水晶発振器７と、水晶発振器
７の発振信号を分周する分周器６と、分周器５からの信
号と分周器６からの信号とを切換えて出力する切換器８
と、本回路の出力である従属周波数信号３００を分周す
る分周器４と、分周器４からの信号４００と切換器８か
らの信号５００との位相を比較する位相比較器１とを含
んで構成されている。

【００１６】また、本回路は、信号４００と信号５００
との位相差に応じたパルス幅を有するパルスを出力する
パルス幅変調器１１と、抵抗Ｒを介してコンデンサＣを
充電することでパルス幅変調器１１から出力されるパル
スを積分する積分回路１３と、位相比較器１からの信号
に積分回路１３から出力される積分信号をレベル加算す
る加算器１２と、この加算器１２の加算出力信号を平滑
化するＬＰＦ２と、この平滑化された信号の電圧レベル
に応じた周波数の信号３００を出力するＶＣＯ３とを含
んで構成されている。

【００１７】さらに、本回路は、基準入力信号１００の
入力状態を監視するクロック状態検出器９１と、位相比
較器１の出力信号と信号５００との位相差の状態によっ
てアラームを出力するアラーム判定器９２とを含んで構
成されている。

【００１８】同図中の一点鎖線で示されているように、
位相比較器１と、パルス幅変調器１１と、加算器１２
と、積分回路１３とによって、図１中の位相比較回路１
０が実現されているのである。また、アラーム判定器９
２と、クロック状態検出器９１とによって、図１中のア
ラーム検出回路９が実現されているのである。

【００１９】図２において、基準入力信号１００は位相
比較器１で比較される周波数まで分周器５にて分周さ
れ、切換器８を通って信号５００としてパルス幅変調器
１１に入力される。一方、ＶＣＯ３から出力される従属
周波数信号３００は位相比較器１で比較される周波数ま
で分周器４にて分周され、信号４００としてパルス幅変
調器１１に入力される。

【００２０】パルス幅変調器１１においてはパルス幅変
調が行われ、信号５００と信号４００との位相差に応じ
て出力信号のパルス幅が変化する。このパルス幅が変化
する出力信号は、積分回路１３で積分された後、加算器
１２においてレベル加算される。

【００２１】この加算器１２の加算出力信号はＬＰＦ２
において平滑化され、この平滑化された信号の出力によ
ってＶＣＯ３の発振周波数が制御される。ＶＣＯ３への
入力電圧は、電位が下がる程周波数が下がり、入力電圧
が上がる程周波数が上がる特性がある。このため、基準
入力信号に対し従属周波数信号の位相が進んでいる場合
は、一定周期毎に順次Ｄｕｔｙ比の小さいパルスとなり
積分器の通過により電位が順次下がってＶＣＯからの従
属周波数信号は下がって基準入力信号の位相に近似して
いく。一方、基準入力信号に対し従属周波数信号の位相
が遅れている場合は、一定周期毎にＤｕｔｙ比の大きい
パルスとなり積分器の通過によって電位が順次上がって
ＶＣＯからの従属周波数信号は上がって基準入力信号に
近似していく。

【００２２】このパルス幅変調器１１の出力を積分回路
１３で積分した後位相比較器１の出力にレベル加算して
いるので、位相差による変動の反応を高めて電源変動や
周囲温度変動による位相変動量や定常位相誤差変動を低
減させ、ＰＬＬの収束時間を早めることができるのであ
る。

【００２３】ここで、図２中のパルス幅変調器１１の構
成例について、図３を参照して説明する。同図におい
て、パルス幅変調器１１は、従属周波数信号３００をＮ
分周した信号４００をＤ入力とし切換器８からの出力信
号５００をクロック入力とするＤ型フリップフロップ
（以下、ＤＦＦと呼ぶ）１１ａと、このＤＦＦ１１ａの
出力ＱをＤ入力とし信号４００をクロック入力とするＤ
ＦＦ１１ｂと、ＤＦＦ１１ａの出力ＱとＤＦＦ１１ｂの
出力Ｑとを入力とし両者の一致を検出するための排他的
論理和ゲート１１ｃと、このゲート１１ｃの出力によっ
てカウント値をロードし、ＤＦＦ１１ａの出力に応じて
カウントダウン又はカウントアップを行うアップダウン
カウンタ１１ｄと、このカウンタ１１ｄのカウント値を
入力としカウントアップを行うアップカウンタ１１ｅ
と、このカウンタ１１ｅのカウント値を入力とするナン
ドゲート１１ｑと、このナンドゲート１１ｑの出力を反
転するインバータ１１ｒとを含んで構成されている。な
お、インバータ１１ｒの出力は、積分回路１３に入力さ
れる。

【００２４】また、パルス幅変調器１１は、ＤＦＦ１１
ａの出力Ｑを反転するインバータ１１ｈと、カウンタ１
１ｄのカウント値の各ビットを入力とするオアゲート１
１ｊと、このオアゲート１１ｊの出力とインバータ１１
ｈの出力との論理和を出力するオアゲート１１ｉと、Ｄ
ＦＦ１１ａの出力を反転するインバータ１１ｋと、この
インバータ１１ｋの出力及びカウンタ１１ｄのカウント
値の各ビットを入力とするナンドゲート１１ｆと、この
ナンドゲート１１ｆの出力とオアゲート１１ｉの出力と
を入力とするアンドゲート１１ｍとを含んで構成されて
いる。なお、アンドゲート１１ｍの出力によってカウン
タ１１ｄはイネーブル状態になる。

【００２５】さらに、パルス幅変調器１１は、信号４０
０を入力とし信号４００を所定の分周比で分周した信号
Ｃ４００をクロックとするＤＦＦ１１ｎと、この出力を
反転するインバータ１１ｐと、ＤＦＦ１１ｎの出力Ｑと
インバータ１１ｐの出力との論理積を出力するアンドゲ
ート１１ｑとを含んで構成されている。

【００２６】かかる構成において、従属周波数信号３０
０をＮ分周した信号４００は、ＤＦＦ１１ａに入力され
て保持され、その出力ＱがＤＦＦ１１ｂに入力されて保
持される。ＤＦＦ１１ａの出力ＱとＤＦＦ１１ｂの出力
Ｑとが一致している場合、すなわち位相進み状態又は位
相遅れ状態が継続している場合は、排他的論理和ゲート
１１ｃの出力である信号Ｓ４が“Ｌ”になるので、カウ
ンタ１１ｄにカウント値はロードされない。一方、位相
進み状態から位相遅れ状態に変化した場合又はその逆に
変化した場合は、排他的論理和ゲート１１ｃの出力であ
る信号Ｓ４が“Ｈ”になるので、カウンタ１１ｄにカウ
ント値がロードされる。本例では、入力Ｄ０〜Ｄ２が
“Ｌ”、入力Ｄ３が“Ｈ”に固定されているので、“１
０００”がカウンタ１１ｄにロードされる。

【００２７】ＤＦＦ１１ａの出力Ｑが“Ｈ”のとき、カ
ウンタ１１ｄはカウントダウン動作を行う。一方、ＤＦ
Ｆ１１ａの出力Ｑが“Ｌ”のとき、カウンタ１１ｄはカ
ウントアップ動作を行う。カウンタ１１ｄのカウント出
力Ｑ０〜Ｑ３は、カウンタ１１ｅの入力Ｄ０〜Ｄ３とな
る。カウンタ１１ｅは、アンドゲート１１ｑの出力によ
ってロード状態となる。アンドゲート１１ｑには、信号
４００がそのまま入力される他、信号４００を入力とす
るＤＦＦ１１ｎの出力Ｑを反転するインバータ１１ｐの
出力信号が入力されている。このため、信号４００が
“Ｈ”の期間にカウンタ１１ｅはロード状態となる。

【００２８】カウンタ１１ｅのカウント出力Ｑ０〜Ｑ３
は、ナンドゲートｇ及びインバータ１１ｒを介して出力
される。カウント出力Ｑ０〜Ｑ３が全て“Ｈ”の場合の
みインバータ１１ｒの出力は“Ｈ”、カウント出力Ｑ０
〜Ｑ３のうち１つでも“Ｌ”であれば、インバータ１１
ｒの出力は“Ｌ”になる。このインバータ１１ｒの出力
は積分回路１３に入力されて積分される。

【００２９】図４及び図５はパルス幅変調器１１の動作
を示す波形図である。両図において、Ｓ１，Ｓ２等は、
図３中に記載されている各符号を示している。

【００３０】まず、基準入力信号に対して従属周波数信
号の位相が進んでいる状態が継続している場合、分周器
５からの信号である信号Ｓ１と分周器４からの信号Ｓ２
との位相関係は、図４に示されているようになる。する
と、信号Ｓ３は“Ｈ”レベルの信号となり、カウンタ１
１ｄの出力はダウンカウント状態の信号Ｓ５となる。同
図においては“１４”，“１３”，“１２”…“５”，
“４”とダウンカウントされている。この信号Ｓ５はカ
ウンタ１１ｅのロードデータとなり、信号Ｓ６によって
ロードデータからカウントされて最終カウント値で
“Ｈ”レベルの信号Ｓ７を出力する。

【００３１】信号Ｓ７は一定周期で信号Ｓ５をロードす
るため、同図に示されている信号Ｓ１と信号Ｓ２との位
相関係が継続されればＳ５は一定周期毎にダウンカウン
トされ、結果として信号Ｓ７は一定周期毎に順次Ｄｕｔ
ｙ比の小さいパルスに変化していくことになる。

【００３２】一方、基準入力信号に対して従属周波数信
号の位相が遅れている状態が継続している場合、分周器
１からの信号Ｓ１と分周器２からの信号Ｓ２´との位相
関係は、図５に示されているようになる。信号Ｓ３´は
“Ｌ”レベルの信号となり、カウンタ１１ｄの出力はア
ップカウント状態の信号Ｓ５´となる。同図においては
“５”，“６”，“７”…“１３”，“１４”とアップ
カウントされている。この信号Ｓ５´はカウンタ１１ｅ
のロードデータとなり、同図に示されている信号Ｓ１と
信号Ｓ２´との関係が継続されれば信号Ｓ５´は一定周
期毎にアップカウントされ、結果として信号Ｓ７´は一
定周期毎に順次Ｄｕｔｙ比の大きいパルスに変化してい
くことになる。

【００３３】信号Ｓ７（信号Ｓ７´）は、抵抗Ｒとコン
デンサＣからなる積分回路１３を通過する。このため、
Ｄｕｔｙ比が小さいパルスであれば積分回路１３の出力
電圧レベルは下がり、Ｄｕｔｙ比が大きいパルスであれ
ば出力電圧レベルは上がることになる。

【００３４】したがって、一定周期毎にＤｕｔｙ比の小
さいパルスが生成されると、積分回路通過後の電圧レベ
ルは順次低くなり、従属周波数信号の位相を遅らせる作
用をする。よって、信号Ｓ１より信号Ｓ２の方が位相が
進んでいる関係が続いていれば、進み量に差があって
も、信号Ｓ７のＤｕｔｙ比は最小になり、最良の条件で
従属周波数信号の位相を遅らせることができる。

【００３５】また、一定周期毎にＤｕｔｙ比の大きいパ
ルスが生成されると、積分回路通過後の電圧レベルは順
次高くなり、従属周波数信号の位相を進ませる作用をす
る。よって、信号Ｓ１より信号Ｓ２の方が位相が遅れて
いる関係が続いていれば、遅れ量に差があっても、信号
Ｓ７のＤｕｔｙ比は最大になり、最良の条件で従属周波
数信号の位相を進ませることができる。

【００３６】なお図３において、カウンタ１１ｄ及び１
１ｅの桁数を変更することにより、ループゲインやステ
ップ，位相，周波数等の各種応答に対する要求に対して
パルス変調器から出力されるパルス幅を容易に変更でき
る。

【００３７】次に、図２中の位相比較器１の構成例につ
いて、図６を参照して説明する。同図において、位相比
較器１は、切換器８からの信号５００をクロック入力と
し、入力Ｄが“Ｈ”に固定されたＤＦＦ１ａと、信号４
００をクロック入力とし、信号４００を所定分周比で分
周した信号Ｃ４００´を入力ＤとするＤＦＦ１ｂと、信
号Ｃ４００´を反転するインバータ１ｃと、このインバ
ータ１ｃの出力及びＤＦＦ１ｂの出力Ｑを入力とするア
ンドゲート１ｄとを含んで構成されている。なお、アン
ドゲート１ｄの出力によって、ＤＦＦ１ａの出力はクリ
ア状態に制御される。

【００３８】図７及び図８は、位相比較器１の動作を示
す波形図である。まず、図７に示されているように、基
準入力信号１００に対して従属周波数信号３００の位相
が進んでいるとき、信号Ｓ１よりも信号Ｓ２の位相が進
むことになり、信号Ｓ８がＤｕｔｙ比の小さいパルスと
してＤＦＦ１ａから出力される。一方、図８に示されて
いるように、基準入力信号１００に対して従属周波数信
号３００の位相が進んでいるとき、信号Ｓ１´よりも信
号Ｓ２´の位相が遅れることになり、信号Ｓ８´がＤｕ
ｔｙ比の大きいパルスとしてＤＦＦ１ａから出力され
る。

【００３９】これら図７及び図８に示されている信号Ｓ
８（信号Ｓ８´）は、基準入力信号と従属周波数信号と
の位相差に従ったパルス幅を有しており、これをそのま
まＬＰＦ２に入力してＶＣＯ３を制御するのが従来のＰ
ＬＬ回路である。これに対し本ＰＬＬ回路では、先述し
たパルス幅変調器１１の出力を積分回路１３で積分した
結果である電圧レベルを加算器１２で加算した後、ＬＰ
Ｆ２に入力してＶＣＯ３を制御しているので、ＰＬＬの
ロック状態に至るまでの収束時間が短くなるのである。
図２中のクロック状態検出器９１の構成例について、図
９を参照して説明する。同図において、クロック状態検
出器９１は、基準入力信号Ｓ１を反転するインバータ９
１ｅと、インバータ９１ｅの出力が“Ｈ”のとき（基準
入力信号Ｓ１が“Ｌ”のとき）にカウント動作を行うカ
ウンタ９１ａと、基準入力信号Ｓ１が“Ｈ”のときにカ
ウント動作を行うカウンタ９１ｂと、カウンタ９１ａの
出力Ｑ３が“Ｈ”になったとき、すなわちカウント値が
“１０００”（十進法で“８”）になったときにカウン
タ９１ａのカウント値をクリアするためのインバータ９
１ｃと、カウンタ９１ｂの出力Ｑ３が“Ｈ”になったと
き、すなわちカウント値が“１０００”（十進法で
“８”）になったときにカウンタ９１ｂのカウント値を
クリアするためのインバータ９１ｄと、カウンタ９１ａ
の出力Ｑ３とカウンタ９１ｂの出力Ｑ３とのいずれか一
方が“Ｈ”のときに“Ｈ”レベルのアラーム出力である
信号Ｓ１２を出力するオアゲート９１ｆとを含んで構成
されている。

【００４０】かかる構成において、基準入力信号Ｓ１が
常に入力されている状態、すなわち“Ｈ”と“Ｌ”とを
交互に繰返している状態においては、カウンタ９１ａ及
び９１ｂは、その出力Ｑ３が“Ｈ”になる前にカウント
値がクリアされる。したがって、基準入力信号Ｓ１が常
に入力されている状態では、アラーム出力である信号Ｓ
１２は出力されない。

【００４１】一方、基準入力信号Ｓ１の入力が停止して
いる状態、すなわち基準入力信号Ｓ１が“Ｈ”又は
“Ｌ”に固定されている異常状態においては、カウンタ
９１ａ又は９１ｂのカウントアップが行われる。そし
て、カウンタ９１ａ又はカウンタ９１ｂの出力Ｑ３が
“Ｈ”になったとき、すなわちカウント値が“１００
０”になったとき、アラーム出力である信号Ｓ１２が出
力されることになる。

【００４２】要するに、このクロック状態検出器９１
は、基準入力信号の異常状態を検出することができるの
である。このように、基準入力信号が断の場合には、切
換器８による信号切換えが行われ、基準入力信号１００
の代わりに、回路に内蔵されている水晶発振器７の発振
信号が採用される。これにより、水晶発振器７の発振信
号を分周器６で分周した信号が切換器８から出力され、
この信号に同期した従属周波数信号３００が出力される
ことになる。なお、アラームを外部に出力し、切換器８
における切換えが行われたことを通知しても良い。

【００４３】図２中のアラーム判定器９２の構成例につ
いて、図１０を参照して説明する。同図において、アラ
ーム判定器９２は、端子ＣＤへの入力が“Ｈ”のときに
カウント動作を行うカウンタ９２ａ及び９２ｂと、これ
らカウンタ９２ａ及び９２ｂをリセットするためのナン
ドゲート９２ｋ及び９２ｍと、ナンドゲート９２ｋ，９
２ｍの出力をそれぞれ反転するインバータ９２ｎ，９２
ｐと、この反転された信号を入力して保持するＤＦＦ９
２ｃ，９２ｅと、これらＤＦＦ９２ｃ，９２ｄの出力で
ある信号Ｓ９，Ｓ１０をクロック入力として動作するＤ
ＦＦ９２ｄ，９２ｆと、これらＤＦＦ９２ｄ，９２ｆの
出力を入力とするノアゲート９２ｔと、このノアゲート
９２ｔの出力である信号Ｓ１１を順次後段に出力するＤ
ＦＦ９２−１〜９２−４と、これらＤＦＦ９２−１〜９
２−４の出力を入力とするアンドゲート９２ｇと、この
アンドゲート９２ｇの出力を入力して保持するＤＦＦ９
２ｈと、このＤＦＦ９２ｈの出力を反転するインバータ
９２ｓと、この反転された信号が“Ｈ”のときにカウン
ト動作を行うカウンタ９２ｉと、このカウンタ９２ｉの
出力Ｑ５を反転してそのカウント値をクリアすると共
に、アラーム出力を発生するインバータ９２ｒとを含ん
で構成されている。なお、インバータ９２ｊが設けられ
ているため、カウンタ９２ａ及び９２ｂはいずれか一方
が動作する。また、インバータ９２ｑが設けられている
ため、ＤＦＦ９２ｄ，ＤＦＦ９２ｆには互いに反転した
値が入力される。

【００４４】かかる構成において、カウント動作するカ
ウンタ９２ａの出力Ｑ４及びＱ５によってナンドゲート
９２ｋを介してカウンタ９２ａのカウント値をクリアす
る。また、カウンタ９２ｂの出力Ｑ２及びＱ３によって
ナンドゲート９２ｍを介してカウンタ９２ｂのカウント
値をクリアする。ナンドゲート９２ｋの出力はインバー
タ９２ｎで反転された後、ＤＦＦ９２ｃに入力される。
また、ナンドゲート９２ｍの出力はインバータ９２ｐで
反転された後、ＤＦＦ９２ｅに入力される。なお、カウ
ンタ９２ａには信号Ｓ１がそのまま入力されカウンタ９
２ｂには信号Ｓ１がインバータ９２ｊで反転されて入力
されているので、どちらかの信号Ｓ１の入力が断になる
と、カウンタ９２ａ及び９２ｂのいずれかがカウント動
作を開始することになる。

【００４５】上述したようにカウンタ９２ａ及びカウン
タ９２ｂのクリアされるタイミングは固定されているの
で、ＤＦＦ９２ｃの出力である信号Ｓ９とＤＦＦ９２ｅ
の出力である信号Ｓ１０との位相関係は固定されること
になる。信号Ｓ９はＤＦＦ９２ｄのクロック入力とな
り、信号Ｓ１０はＤＦＦ９２ｆのクロック入力となる。
ＤＦＦ９２ｄには信号８がそのまま入力され、ＤＦＦ９
２ｆには信号８がインバータ９２ｑで反転されて入力さ
れる。

【００４６】ＤＦＦ９２ｄの出力Ｑ及びＤＦＦ９２ｆの
出力Ｑは、ノアゲート９２ｔに入力されるので、これら
両出力Ｑの少なくとも一方が“Ｈ”の場合であれば、Ｄ
ＦＦ９２−１〜９２−４には常に“Ｌ”が入力され続け
る。これに対し、両出力Ｑが共に“Ｌ”の場合には、Ｄ
ＦＦ９２−１に“Ｈ”が入力され、後段のＤＦＦ９２−
２，９２−３，９２−４に順次送られる。

【００４７】ＤＦＦ９２−１〜９２−４の出力Ｑが全て
“Ｈ”になると、アンドゲート９２ｇの出力が“Ｈ”に
なり、これがＤＦＦ９２ｈに入力される。すなわち、４
クロック分連続してＤＦＦ９２ｄ及びＤＦＦ９２ｆの出
力Ｑが共に“Ｌ”の場合に限り、ＤＦＦ９２ｈの出力Ｑ
が“Ｈ”になる。この出力Ｑはインバータ９２ｓで反転
され、カウンタ９２ｉにカウント動作をさせるための信
号となる。カウンタ９２ｉのカウント動作が進み、出力
Ｑ５が“Ｈ”になると、インバータ９２ｒによってカウ
ント値がクリアされると共に、アラームが出力される。

【００４８】図１１及び図１２は、アラーム判定器９２
の動作を示す波形図である。まず、図１１に示されてい
るように、基準入力信号Ｓ１に対して従属周波数信号Ｓ
２−１の位相が進んでいる場合を考える。この場合、信
号Ｓ１０の立上りタイミングにおける信号Ｓ８−１は
“Ｈ”で、信号Ｓ９の立上りタイミングにおける信号Ｓ
８−１は“Ｌ”である。つまり、信号Ｓ８−１の論理レ
ベルが、信号１０の立上りタイミングから信号Ｓ９の立
上りタイミングまでの間のウインドウ内において変化し
ていることになる。したがって、ノアゲート９２ｔの出
力であるＳ１１−１は信号Ｓ９の立上りタイミングで
“Ｌ”から“Ｈ”に変化する。よって、ＤＦＦ９２−１
〜９２−４の各出力Ｑの論理積であるアンドゲート９２
ｇの出力は、“Ｈ”であり、ＤＦＦ９２ｈの出力が
“Ｈ”であるので、カウンタ９２ｉはカウント動作を行
わない。よって、アラーム出力は“Ｈ”であり、正常状
態であることを示す。

【００４９】ここで、基準入力信号Ｓ１に対して従属周
波数信号Ｓ２−２の位相がより大きく進んでいる場合、
信号Ｓ１０の立上りタイミングにおける信号Ｓ８−２は
“Ｌ”で、信号Ｓ９の立上りタイミングにおける信号Ｓ
８−２は“Ｌ”である。つまり、位相が進みすぎている
ため、信号Ｓ８−２の論理レベルが、信号１０の立上り
タイミングから信号Ｓ９の立上りタイミングまでの間の
ウインドウ内において変化していない。したがって、ノ
アゲート９２ｔの出力である信号Ｓ１１−２は“Ｌ”の
ままである。よって、信号Ｓ１１−２の“Ｌ”の状態が
生じると、ＤＦＦ９２−１〜９２−４の各出力Ｑの論理
積であるアンドゲート９２ｇの出力は、“Ｌ”であり、
ＤＦＦ９２ｈの出力が“Ｌ”であるので、カウンタ９２
ｉはカウント動作を行う。このカウンタ９２ｉのカウン
ト動作は、４つのＤＦＦ９２−１〜９２−４の各出力Ｑ
が全て“Ｈ”になるまで継続される。したがって、一瞬
正常な状態に回復しても、その正常状態が４回連続する
までは、カウンタ９２ｉのカウント動作が継続される。

【００５０】カウンタ９２ｉのカウント動作が継続さ
れ、カウント値が“００１０００００”になると、出力
Ｑが“Ｈ”になる。このため、インバータ９２ｒによっ
てアラーム出力は“Ｌ”となり、異常状態であることを
示す。

【００５１】カウンタ９２ｉのカウント値が予め定めら
れた値になるまではアラームが出力されないので、この
カウンタ９２ｉはアラーム送出までのタイマとして動作
することになる。したがって、一瞬異常状態になって
も、その後正常状態に回復すれば、タイマは停止するこ
とになる。

【００５２】このように、アラーム信号を出力するまで
には異常状態の連続性とタイマによるアラーム状態の不
変性とを確認しているのである。つまり、ＤＦＦ９２−
１〜９２−４の４段構成によってアラーム状態の連続性
を検出し、またタイマ回路によってアラーム状態が変わ
らないことを確認し、外乱等により発生するノイズによ
るアラーム判定の誤動作を防止しているのである。

【００５３】一方、図１２に示されているように、基準
入力信号Ｓ１に対して従属周波数信号Ｓ２−１´の位相
が遅れている場合を考える。この場合、信号Ｓ１０の立
上りタイミングにおける信号Ｓ８−１´は“Ｈ”で、信
号Ｓ９の立上りタイミングにおける信号Ｓ８−１´は
“Ｌ”である。つまり、信号Ｓ８−１´の論理レベル
が、信号１０の立上りタイミングから信号Ｓ９の立上り
タイミングまでの間のウインドウ内において変化してい
ることになる。したがって、ノアゲート９２ｔの出力で
あるＳ１１−１´は信号Ｓ９の立上りタイミングで
“Ｌ”から“Ｈ”に変化する。よって、ＤＦＦ９２−１
〜９２−４の各出力Ｑの論理積であるアンドゲート９２
ｇの出力は、“Ｈ”であり、ＤＦＦ９２ｈの出力が
“Ｈ”であるので、カウンタ９２ｉはカウント動作を行
わない。よって、アラーム出力は“Ｈ”であり、正常状
態であることを示す。

【００５４】ここで、基準入力信号Ｓ１に対して従属周
波数信号Ｓ２−２´の位相がより大きく遅れている場
合、信号Ｓ１０の立上りタイミングにおける信号Ｓ８−
２´は“Ｌ”で、信号Ｓ９の立上りタイミングにおける
信号Ｓ８−２´は“Ｌ”である。つまり、位相が遅れす
ぎているため、信号Ｓ８−２´の論理レベルが、信号１
０の立上りタイミングから信号Ｓ９の立上りタイミング
までの間のウインドウ内において変化していない。した
がって、ノアゲート９２ｔの出力である信号Ｓ１１−２
´は“Ｌ”のままである。よって、上述した図１１の場
合と同様に、カウンタ９２ｉはカウント動作を行う。こ
のカウンタ９２ｉのカウント動作は、４つのＤＦＦ９２
−１〜９２−４の各出力Ｑが全て“Ｈ”になるまで継続
され、カウント値が“００１０００００”になると出力
Ｑが“Ｈ”になる。このため、インバータ９２ｒによっ
てアラーム出力は“Ｌ”となり、異常状態であることを
示す。

【００５５】ところで、図１０においては、カウンタ９
２ａの出力Ｑ４及びＱ５をナンドゲート９２ｋに入力
し、またカウンタ９２ｂの出力Ｑ２及びＱ３をナンドゲ
ート９２ｍに入力することで、上述したウインドウを形
成している。したがって、カウンタ９２ａ，９２ｂから
ナンドゲート９２ｋ，９２ｍに入力する出力を変更すれ
ば、ウインドウの幅を自由に変更することができる。そ
して、ウインドウの幅を狭くすればわずかの異常をも検
出することができる。つまり、任意で決定する一定値以
上の位相差が連続して発生した時アラームを出力してい
るため、容易に一定値を変更することができるのであ
る。

【００５６】また、ＤＦＦ９２−１〜９２−４の段数を
変更すれば、アラームを出力すべき一定値以上の位相差
の発生連続回数値を変更でき、より品質の高いアラーム
を出力することができるのである。

【００５７】なお、カウンタ９２ａや９２ｂ、ＤＦＦ９
２−１〜９２−４等については、周知のＰＬＤ（Progra
mmable Logic Device ）を利用して実現するのが一般的
であり、その内部は容易に変更できるので、上述したウ
インドウの幅や連続回数値を容易に変更することができ
るのである。

【００５８】ところで、以上のようにＰＬＬ回路を構成
した場合、ＰＬＬの引込み特性が温度によって変化す
る。そこで、図１３に示されているように、図２の構成
に温度変化を検出して補償する温度補償回路を追加すれ
ば良い。すなわち、同図においては、積分回路１３と加
算器１２との間に加算器１４を追加し、この加算器１４
において積分回路１３の出力と温度補償回路１５とをレ
ベル加算しているのである。

【００５９】図１４には、加算器１４及び温度補償回路
１５の構成例が示されている。同図に示されているよう
に、加算器１４は、演算増幅器１４ａ及び負帰還抵抗１
４ｂ等を用いて構成されている。また、温度補償回路１
５は、サーミスタ１５ａ及びそれと並列に接続された抵
抗１５ｂとを含んでおり、温度変化による抵抗１５ｂの
抵抗値の変化をサーミスタ１５ａの抵抗値の変化によっ
て相殺する構成である。そして、演算増幅器１４ａの正
入力端子に温度補償回路１５の出力を印加することによ
り、その正入力端子の電圧レベルを、温度変化によらず
一定に保つのである。演算増幅器１４ａの負入力端子に
はパルス幅変調器１１の出力が印加されており、その電
圧レベルに温度補償回路１５の出力電圧レベルが加算さ
れた後、加算器１２に入力される。

【００６０】加算器１２は、演算増幅器１２ａ等で構成
されている。この加算器１２においては、温度補償回路
１５及び加算器１４によって温度補償されたパルス幅変
調器１１の出力が位相比較器１の出力に加算される。そ
して、この加算器１２の出力が、先述したようにＬＰＦ
２に入力されるのである。このＬＰＦ２の出力によって
ＶＣＯ３の発振周波数を制御すれば、図１に示されてい
るＰＬＬ回路を実現できるのである。

【００６１】さらに、先述したクロック状態検出器９１
でクロックの断状態を検出した場合には、切換器８を切
換えて回路に内蔵の水晶発振器７の発振信号を用いて動
作を継続することにより、途切れることなく連続した発
振信号を出力することができるのである。

【００６２】

【発明の効果】以上説明したように本発明は、基準入力
信号と従属周波数信号の位相差の応じたパルス幅を生成
し位相比較器の出力に加算することにより、位相差によ
る変動の反応を高めて電源変動や周囲温度変動による位
相変動量や定常位相誤差変動を低減させ、ＰＬＬの収束
時間を早めることができるという効果がある。また、基
準入力信号の状態を検出する回路を設けることにより、
基準入力信号が断の場合には水晶発振器に切換えること
により、途切れることなく連続した発振信号を出力する
ことができるという効果がある。さらに、温度補償回路
を設けることにより、周囲温度変動による影響が最小限
度に抑えられるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態によるＰＬＬ回路の構成
を示すブロック図である。

【図２】図１のＰＬＬ回路のより詳細な構成を示すブロ
ック図である。

【図３】図２中のパルス幅変調器の構成例を示すブロッ
ク図である。

【図４】図３のパルス幅変調器の動作を示すタイムチャ
ートである。

【図５】図３のパルス幅変調器の動作を示すタイムチャ
ートである。

【図６】図２中の位相比較器の構成例を示すブロック図
である。

【図７】図６の位相比較器の動作を示すタイムチャート
である。

【図８】図６の位相比較器の動作を示すタイムチャート
である。

【図９】図２中のクロック状態検出器の構成例を示すブ
ロック図である。

【図１０】図２中のアラーム判定器の構成例を示すブロ
ック図である。

【図１１】図１０のアラーム判定器の動作を示す波形図
である。

【図１２】図１０のアラーム判定器の動作を示す波形図
である。

【図１３】温度補償回路を追加したＰＬＬ回路の詳細な
構成を示すブロック図である。

【図１４】加算器１４及び温度補償回路１５の構成例を
示す図である。

【図１５】従来のＰＬＬ回路の構成を示すブロック図で
ある。

【符号の説明】

１〜３分周器

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 - 7/14

Claims

(57)【特許請求の範囲】

【請求項１】入力信号に対する出力信号の位相差を検
出する位相差検出手段と、この検出した位相差に対応す
る位相差信号の電圧レベルに対応する繰返し周波数を有
する出力信号を送出する発振手段と、前記入力信号に対
する前記出力信号の位相進み又は位相遅れの状態が連続
しているときその連続回数に応じて前記位相差信号の電
圧レベルを変化制御する制御手段とを含んでおり、前記制御手段は、前記連続回数に対応するパルス幅を有
するパルスを生成するパルス幅変調器と、この生成され
たパルス幅変調パルスを積分する積分回路とを含み、こ
の積分回路の積分出力レベルを前記位相差信号に加える
ようにしたことを特徴とするＰＬＬ回路。
【請求項２】前記パルス幅変調器は、前記入力信号に
対して前記出力信号が位相進み状態及び位相遅れ状態の
いずれか一方の状態が連続するときカウントアップ動作
及びカウントダウン動作のいずれか一方の動作を行いか
つ他方の状態が連続するとき他方の動作を行うアップダ
ウンカウンタを含み、このカウンタのカウント値に対応
するパルス幅を有するパルスを生成することを特徴とす
る請求項１記載のＰＬＬ回路。
【請求項３】温度変化を検出する温度検出手段と、こ
の検出される温度変化に応じて加算特性が一定に保たれ
るように制御され前記積分出力レベルを前記位相差信号
に加える加算回路とを更に含むことを特徴とする請求項
１又は２記載のＰＬＬ回路。
【請求項４】前記温度検出手段は、所定温度特性に従
って抵抗値が変化するサーミスタであり、このサーミス
タによる抵抗値変化によって前記加算回路を構成する抵
抗器の抵抗値変化を相殺するようにしたことを特徴とす
る請求項３記載のＰＬＬ回路。
【請求項５】前記入力信号に対する前記出力信号の位
相差が所定値以上の状態になったときその旨を示す警報
を外部に送出する警報手段を更に含むことを特徴とする
請求項１〜４のいずれかに記載のＰＬＬ回路。
【請求項６】前記警報手段は、前記位相差が所定値以
上の状態が所定時間以上継続したとき前記警報を外部に
送出することを特徴とする請求項５記載のＰＬＬ回路。
【請求項７】前記入力信号の繰返し周波数と略同一の
繰返し周波数を有する発振信号を生成する発振器と、前
記入力信号の入力断状態が所定時間以上継続したとき前
記入力信号の代わりに前記発振信号を前記位相差検出手
段及び前記制御手段に入力するように切換える切換回路
を更に含むことを特徴とする請求項１〜６のいずれかに
記載のＰＬＬ回路。
【請求項８】前記切換回路によって前記入力信号から
前記発振信号への切換えが行われたときその旨を示す警
報を外部に送出する警報手段を更に含むことを特徴とす
る請求項７記載のＰＬＬ回路。