JP3350866B2

JP3350866B2 - メモリ試験装置

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Publication number: JP3350866B2
Application number: JP01617693A
Authority: JP
Inventors: 健一藤崎
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1992-02-03
Filing date: 1993-02-03
Publication date: 2002-11-25
Anticipated expiration: 2017-11-25
Also published as: JPH05314024A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメモリ試験装置に関
し、特にランダム・アクセスのＲＡＭ部とシリアル・ア
クセスのＳＡＭ部とを持つマルチポートＤＲＡＭ或いは
デュアルポートビデオＲＡＭと呼ばれるメモリ・デバイ
スのリード転送機能試験（ＲＡＭ部からＳＡＭ部へ１ロ
ウアドレス分のデータを１度に転送し、ＳＡＭ部より順
次その転送されたデータを読み出し、期待値と比較する
試験）において、フェイル（不良）が発生した場合に、
その不良ビットの元のＲＡＭ部におけるアドレスと同じ
アドレスで不良を表すデータを副フェイルメモリに書き
込むように構成されたメモリ試験装置に関する。

【０００２】

【従来の技術】従来のメモリ試験装置を図４〜図７を参
照して説明する。被試験メモリ（以下ＭＵＴとも呼ぶ）
であるマルチポートＤＲＡＭ２には図４に示すように、
ＲＡＭ部２ａとＳＡＭ部２ｂとが設けられている。ＲＡ
Ｍ部２ａにはアドレス入力端子Ａ、制御信号入力端子Ｃ
ＴＬ及びデータ入出力端子Ｄが、またＳＡＭ部２ｂに
は、クロック入力端子ＣＫＳ及びデータ入出力端子Ｄが
それぞれ設けられる。説明を簡単にするためＲＡＭ部２
ａが例えば０〜２５５番地のロウアドレスと０〜２５５
番地のコラムアドレスを有するとすると、即ち図４にお
いてＭ＝Ｎ＝２５５であるとすると、ロウアドレス信号
及びコラムアドレス信号はそれぞれ８ビットの構成とな
る。（ａ）ＲＡＭ部の試験タイミング発生器３を構成する主タイミング発生部３ａ
及び副タイミング発生部３ｂよりタイミング信号が、パ
ターン発生器４を構成する主パターン発生部４ａ及び副
パターン発生部４ｂにそれぞれ供給される。主パターン
発生部４ａは入力タイミング信号に同期して、図示して
いないインストラクションメモリより与えられる命令に
従って、制御信号と、試験パターンＴＰと、その試験パ
ターンを書き込むためのアドレス信号ＭＡとを作成し、
ＭＵＴ２のＲＡＭ部２ａに供給する。アドレス信号ＭＡ
はＲＡＭ部２ａにロウアドレスとコラムアドレスの組
（この組を主アドレスとも呼ぶ）として順次取り込ま
れ、この主アドレスにより選択されたメモリセルに対し
てパターンデータの書き込み、読み出しが行なわれる。
一般に各アドレス位置には複数ビットのデータを１ワー
ドとして記憶できるように複数のメモリセルが設けられ
ているが、１つのメモリセルであってもよい。読み出さ
れたデータは主論理比較部６ａに入力され、主パターン
発生部４ａより入力される期待値パターンＥＰと比較さ
れる。あるアドレス位置から読み出されたワード中のど
のビットで不一致が検出されても、直ちに主フェイル信
号ＭＦ＝“１”が発生され、主不良解析メモリ７ａに入
力される。主不良解析メモリ７ａは、ＲＡＭ部２ａと同
じメモリ空間を持ち、ＲＡＭ部２ａに与えられる主アド
レス信号ＭＡと同じものがアドレス入力端子Ａに与えら
れているので、ＳＡＭ部２ｂ出力の不良ビットを含むワ
ードの、転送前のＲＡＭ部２ａにおける元のアドレス
（ロウアドレス及びコラムアドレスの組）と同じアドレ
ス位置にＭＦ＝“１”が書き込まれる。

【０００３】以下ＲＡＭ部２ａの全アドレス領域に順次
試験パターンが書き込まれ、同様の試験が行われ、発生
した不良ビットに対応して、主不良解析メモリ７ａにＭ
Ｆ＝“１”が書き込まれる。（ｂ）リード転送試験ＲＡＭ部２ａからＳＡＭ部２ｂへ一度にデータ転送すべ
きＲＡＭ部のロウアドレス（転送ロウアドレスと呼ぶ）
が主パターン発生部４ａよりＲＡＭ部２ａに与えられる
と共に、ＳＡＭ部２ｂに転送されたデータのどのコラム
アドレスからデータのシリアル読み出しを開始させるか
を示すコラムアドレス（ＳＡＭスタートアドレス）が、
主パターン発生部４ａよりＲＡＭ部２ａを経由してＳＡ
Ｍ部２ｂに与えられる。図６に示すように、ＳＡＭ部２
ｂに転送されたあるロウアドレスの全データは、指定さ
れたコラムアドレス（ＳＡＭスタートアドレス）からシ
リアルに読み出しが開始され、ワード毎に順次出力さ
れ、副論理比較部６ｂに入力され、副パターン発生部４
ｂより入力された期待値パターンと比較される。読み出
されたワード中の任意のビットで期待値パターンと不一
致が検出されると、直ちに副フェイル信号ＳＦ＝“１”
が発生され（一致検出の場合にはＳＦ＝“０”）、副不
良解析メモリ７ｂに入力される。副不良解析メモリ７ｂ
はＲＡＭ部２ａと同じメモリ空間を持つ。ＳＡＭ部２ｂ
より出力されたデータが転送前のＲＡＭ部２ａのどのア
ドレス（ロウアドレスとコラムアドレスの組）位置に格
納されていたかを示す副アドレス信号ＳＡが、副パター
ン発生部４ｂより副不良解析メモリ７ｂに入力され、発
生された副フェイル信号ＳＦ＝１はそのアドレス位置の
全てのメモリセルに書き込まれる。

【０００４】

【発明が解決しようとする課題】前述のリード転送試験
で副不良解析メモリ７ｂに与える副アドレス信号ＳＡを
副パターン発生部４ｂから発生するプログラムは、ＳＡ
Ｍ部２ｂから読出しているデータがＲＡＭ部２ａのどの
アドレスのデータであるかを考えて作成していた。その
場合、主パターン発生部４ａの主アドレス信号ＭＡ（転
送ロウアドレスとＳＡＭスタートアドレス）を考慮して
プログラムを作成する必要があり、そのプログラム作成
とそのディバックに要する仕事量が大きくなる問題があ
った。

【０００５】ところで、最新のマルチポートＤＲＡＭで
は図７Ａに示すように、ＲＡＭ部２ａからＳＡＭ部２ｂ
へデータ転送する場合、ＳＡＭ部２ｂをコラムアドレス
領域の中央で２つのアドレス領域（例えば０〜１２７と
１２８〜２５５）に分割して、下位ＳＡＭ２ｂ−Ｌと上
位ＳＡＭ２ｂ−Ｕとし、それらの一方がＲＡＭ部２ａの
転送ロウアドレスにおける対応するコラムアドレス領域
からすでに転送されてあるデータを順次出力する間に他
方がＲＡＭ部２ａの転送ロウアドレスにおける対応する
コラムアドレス領域からデータの転送を受けることを交
互に行うスプリット・リード転送機能（データ出力中の
ＳＡＭをアクティブＳＡＭ、他方を非アクティブＳＡＭ
と言う）を持つものが登場して来た。この場合、下位Ｓ
ＡＭ２ｂ−Ｌ及び上位ＳＡＭ２ｂ−Ｕにそれぞれ与える
スタートアドレスＳ1 及びＳ2 は、主パターン発生部４
ａよりＲＡＭ部２ａを経由してＳＡＭ部２ｂに供給され
る。下位ＳＡＭ部２ｂ−Ｌに転送されたデータは図７Ｂ
に矢印で示すようにスタートアドレスＳ1 から下位側最
大アドレスＡM1（＝１２７）まで順次出力され、その間
にＲＡＭ部２ａからデータが上位ＳＡＭ２ｂ−Ｕに転送
される。次に上位ＳＡＭ２ｂ−ＵのスタートアドレスＳ
2 から上位側最大アドレスＡM2（＝２５５）まで図７Ｂ
に矢印で示すような順序で外部に出力される。

【０００６】また最新のマルチポートＤＲＡＭでは、ス
プリット・リード転送を行う場合に、内蔵されたストッ
プ・レジスタの設定値（ストップアドレス）により下位
ＳＡＭ２ｂ−Ｌ、上位ＳＡＭ２ｂ−Ｕの一方から他方へ
転送先を切り換えるストップレジスタ・コントロール機
能を持つものもある（図７Ｃ）。これら最新のマルチポ
ートＤＲＡＭでの複雑なスプリット・リード転送の動作
と対応して、副パターン発生部４ｂから副不良解析メモ
リ７ｂに与える副アドレス信号ＳＡをプログラムするの
は、仕事量的にも、また技術的にもますます困難になっ
てきている。

【０００７】この発明の目的は、副アドレス信号ＳＡを
従来のようにソフトウェアによるのではなくハードウェ
アで発生できる副アドレス発生器を新規に実現させて、
従来の課題を解決しようとするものである。

【０００８】

【課題を解決するための手段】この発明によれば、タイ
ミング発生手段からタイミング信号を主及び副パターン
発生部に供給し、上記主パターン発生部から試験パター
ン、制御信号及び主アドレス信号を、ランダムアクセス
のＲＡＭ部とシリアルアクセスのＳＡＭ部とを有する被
試験メモリの上記ＲＡＭ部に入力し、上記副パターン発
生部から試験パターン及びクロック信号を上記ＳＡＭ部
に入力し、上記ＲＡＭ部及びＳＡＭ部より読み出した試
験パターンと上記主及び副パターン発生部より供給され
る期待値パターンとを主及び副論理比較部で比較し、両
者の不一致を検出すると主及び副フェイル信号を発生し
て、上記ＲＡＭ部と同じメモリ空間を持つ主及び副不良
解析メモリにそれぞれ書き込むメモリ試験装置におい
て、上記主不良解析メモリ及び副不良解析メモリを有す
る不良解析メモリは上記副不良解析メモリに与える副ア
ドレス信号を発生する副アドレス発生器を設ける。上記
副アドレス発生器は、複数のカウンタと、上記複数のカ
ウンタの計数状態にある１つを選択してその計数値を上
記副不良解析メモリに与えるべき上記副アドレス信号と
して出力するマルチプレクサと、上記被試験メモリのコ
ラムアドレスのサイズに対応した値のデータを設定する
ためのレジスタ手段と、上記マルチプレクサの出力デー
タ中の少なくとも一部と上記レジスタ手段に設定された
データの少なくとも一部とを比較し、一致した場合に一
致検出信号を出力する比較手段と、上記主アドレス信号
が与えられる毎にそれを上記カウンタの非計数状態の１
つにロードし、上記主アドレスに対応するデータが上記
ＳＡＭ部から順次出力される毎に上記ロードされたカウ
ンタをインクリメントさせ、上記比較手段からの一致検
出信号に応答して上記計数中のカウンタのインクリメン
トを停止させ、新たに主アドレス信号が設定されている
上記カウンタの１つを、その主アドレスに対応するデー
タが上記ＳＡＭ部から順次出力される毎にインクリメン
トさせる制御手段、とによって構成される。

【０００９】

【実施例】この発明の実施例を図１乃至図３に、図４、
図５と対応する部分に同じ符号を付し、重複説明を省略
する。この発明では不良解析メモリ７内に、副アドレス
発生器７ｃが設けられる。この例では更に、副アドレス
発生器７ｃより出力される副アドレス信号ＳＡ′と副パ
ターン発生部４ｂより必要に応じ出力される副アドレス
信号ＳＡとのいずれかを選択するマルチプレクサ７ｄも
不良解析メモリ７内に設けている。副アドレス発生器７
ｃへは、ＲＡＭ部２ａからＳＡＭ部２ｂへデータ転送す
る時の主アドレス信号ＭＡと、リード転送の種類に応じ
た主制御信号ＣＳａとが主パターン発生部４ａから供給
される。リード転送の種類には図６に示した単純リード
転送と、図７Ｂのスプリット・リード転送と、図７Ｃの
ストップ制御スプリット・リード転送とがある。またＳ
ＡＭ部２ｂに対するデータ出力命令と対応した副制御信
号ＣＳｂが副パターン発生部４ｂから副アドレス発生器
７ｃに供給される。

【００１０】主パターン発生部４ａから副アドレス発生
器７ｃのアドレス端子Ａに入力される主アドレス信号Ｍ
Ａには、被試験メモリ（ＭＵＴ）であるマルチポートＤ
ＲＡＭによっては図３行Ａに示すように、ＬＳＢ側の半
部に例えば８ビットのロウアドレス信号を、ＭＳＢ側の
半部に例えば８ビットのコラムアドレス（又はＳＡＭス
タートアドレス）信号をそれぞれ配置したものと、図３
行Ｂに示すように、ロウアドレス信号とコラムアドレス
信号との位置を図３行Ａと反対に配置したものとが存在
する。そこで副アドレス発生器７ｃでは、図２に示すよ
うにアドレスセレクタ１１を設けて、どの種類の被試験
メモリの場合でも図３行Ｃに示すように必ずＬＳＢ側の
半部にコラムアドレス信号が位置するように必要に応じ
並び換えている。

【００１１】アドレスセレクタ１１より出力される主ア
ドレスＭＡ（１６ビット）はそれぞれセレクト信号ＳＬ
1 ，ＳＬ2 に従って図３行Ｄに示すようにカウンタＣ1
及びＣ2 にそれぞれロードされる。カウンタＣ1 ，Ｃ2
は制御部１２からそれぞれ入力されるセレクト信号ＳＬ
1 ，ＳＬ2 （例えば２ビットより成る）にもとづいて動
作する。即ち、セレクト信号ＳＬ1 ，ＳＬ2 はそれぞれ
カウンタＣ1 、Ｃ2 に対してロードモード、インクリメ
ントモード、ホールドモードのいずれかを指定するもの
である。マルチプレクサＭＵＸは制御部１２から入力さ
れる切り換え信号ＳＬ3 によりカウンタＣ1 又はＣ2 の
出力のいずれかを選択して、副アドレス信号ＳＡ′とし
て出力する。

【００１２】制御部１２は副アドレス発生器７ｃの各部
を制御するものであり、何れの転送モードにおいてもカ
ウンタＣ1 （又はＣ2 ）が計数状態（アクティブ状態）
にあるとき、主パターン発生部４ａがＲＡＭ部２ａに与
える転送命令に対応した主制御信号ＣＳa に応答して非
アクティブ状態にある他方のカウンタＣ2 （又はＣ2）
にロードモードを示すセレクト信号ＳＬ2 （又はＳＬ1
）を与え、主アドレスをロードする。更に制御部１２
は、何れの転送モードにおいても副パターン発生部４ｂ
がＳＡＭ部２ｂに与えるデータ出力命令に対応する副パ
ターン発生部４ｂからの副制御信号ＣＳｂに基ずき、カ
ウンタＣ1 及びＣ2 の計数値をそれぞれＳＡＭスタート
アドレスからインクリメントするクロックＣＫ1 、ＣＫ
2 を与える。これらクロックＣＫ1 、ＣＫ2 は副パター
ン発生部４ｂからＳＡＭ部２ｂに与えるデータ出力のた
めのクロックＣＫＳに基づいて制御部１２で生成され
る。

【００１３】レジスタＲＧ1 にはメモリの試験開始時点
でカウントイネーブル信号がロードされる。レジスタＲ
Ｇ1 は主アドレスを構成するビット数と同じ例えば１６
ビットのサイズである。図３行ＥはレジスタＲＧ1 に設
定されるカウントイネーブルデータの例を示す。対象と
している被試験メモリのコラムアドレスの最大値（２５
５＝11111111）がＲＧ1 のＬＳＢ側の半部（８ビット）
に、残りのＭＳＢ側の全ビット（８ビット）に“０”が
書き込まれる。レジスタＲＧ1 にロードされたイネーブ
ル信号はカウンタＣ1 、Ｃ2 に与えられ、イネーブル信
号の“１”のビット範囲のみが計数可能とされる。レジ
スタＲＧ2 は図７Ｃで説明したストップレジスタコント
ロール機能に対応するストップアドレスを設定するレジ
スタである。

【００１４】比較器１４はセレクト信号ＳＬ4 に従って
単純リード転送及びスプリット・リード転送の場合はレ
ジスタＲＧ1 を選択し、ストップ制御スプリット・リー
ド転送の場合はレジスタＲＧ2 を選択してＭＵＸの出力
と比較し、一致が検出されると一致検出信号“１”を制
御部１２に与える。制御部１２は一致検出信号“１”が
与えられると、アクティブ状態のカウンタＣ1 （又はＣ
2 ）に対するクロックＣＫ1 （又はＣＫ2 ）の供給を停
止させ、それまで非アクティブ状態であったカウンタＣ
2 （又はＣ1 ）にクロックＣＫ2 （又はＣＫ1 ）を供給
開始する。レジスタＲＧ2 にストップアドレスが設定さ
れていて、かつＳＡＭ部２ｂの非アクティブ側にＲＡＭ
部２ａからデータ転送が行われている場合にレジスタＲ
Ｇ2 が選択される（図７参照）。スプリット・リード転
送の場合、比較器１４は全コラムアドレス領域を２分割
した場合の下位側アドレス領域及び上位側アドレス領域
のそれぞれの最大アドレスであるコラムアドレスの値Ａ
M1＝“01111111”及びＡM2＝“11111111”をそれぞれ検
出する必要があるが、それらが上位側の最大値であるか
下位側の最大値であるかを識別する必要はない。そこ
で、レジスタＲＧ1 の１６ビットの出力からＬＳＢの１
ビットを除いた下位側８ビットの出力、即ち“0111111
1”を比較器１４に与える。比較器１４による一致検出
はレジスタＲＧ1又はＲＧ2 に設定されたデータの連続
する“１”のビットの範囲だけで行われる。なお、レジ
スタＲＧ1 にはＳＡＭ部のワード長に応じて所望のビッ
ト数の連続する“１”を有するデータを設定することが
できるので、アドレスセレクタのフォーマット機能と合
せて、ＳＡＭ部２ｂの大きさ（ワード長）の異なるＭＵ
Ｔの試験が支障なく行える。（Ａ）単純リード転送試験主パターン発生部４ａからロウアドレスとコラムアドレ
ス（ＳＡＭスタートアドレス）からなる主アドレスＭＡ
がＲＡＭ部２ａに与えられ、更に転送命令が与えられる
と、ＲＡＭ部２ａはそのＳＡＭスタートアドレスをＳＡ
Ｍ部２ｂに与えると共にそのロウアドレスの全データを
読み出し、ＳＡＭ部２ｂに転送する。一方、同じ主アド
レスＭＡは一方のカウンタ、例えばカウンタＣ1 にセレ
クト信号ＳＬ1 に従ってロードされる。

【００１５】ＭＵＴ２のＳＡＭ部２ｂから、図６Ｂに示
すようにクロックＣＫＳ毎にデータが出力されるのに従
って、カウンタＣ1 はクロックＣＫＳに同期したクロッ
クＣＫ1 を計数してＳＡＭスタートアドレスから順次イ
ンクリメントされる。しかし、カウンタＣ1 はレジスタ
ＲＧ1 の“１”が設定されている範囲に対応するＬＳＢ
側の８ビットの範囲だけインクリメント動作が可能とさ
れており、カウンタＣ1 に設定されたＭＳＢ側の転送ロ
ウアドレス（８ビット）は変化しない。マルチプレクサ
ＭＵＸは常に計数状態（アクティブ状態）の方のカウン
タの計数値を選択して出力するようセレクト信号ＳＬ3
により制御される。マルチプレクサＭＵＸの出力は転送
ロウアドレスとコラムアドレスの組からなる副アドレス
ＳＡ’として出力される。単純リード転送モードでＭＵ
Ｔを動作させる場合には、制御部１２は比較器１４の出
力とは無関係に、ＳＡＭ部２ｂからデータ出力を開始す
る前に副パターン発生部４ｂが制御命令ＣＳb を制御部
１２に与え、制御部１２はその制御信号ＣＳb に応答し
てカウンタＣ1 を非アクティブに、カウンタＣ2 をアク
ティブにそれぞれ切り換え、カウンタＣ2 にクロックＣ
Ｋ2 を与えてインクリメントを開始し、かつ次のロウア
ドレスのデータ転送命令に応答してその主アドレスＭＡ
をカウンタＣ1 にロードし、同様の動作を行う。このよ
うにしてカウンタＣ1 、Ｃ2 は交互に転送ロウアドレス
とコラムアドレスの一連の組を、リード転送試験時に副
不良解析メモリ７ｂに与えるべき副アドレス信号ＳＡ′
としてマルチプレクサＭＵＸを介してデータ出力端子Ｏ
ＵＴに出力する。なお、単純リード転送動作では、デー
タの転送とＳＡＭ部２ｂからのデータの出力は互いに異
なるサイクルで交互に行われるので、カウンタＣ1 、Ｃ
2 の一方のみを使って副アドレスを発生するように制御
部１２で制御することができることは明かである。（Ｂ）スプリット・リード転送試験マルチポートＤＲＡＭであるＭＵＴをスプリット・リー
ド転送モード（図７Ａ）で動作させる場合には、ＲＡＭ
部２ａの各転送ロウアドレスのデータは全コラムアドレ
スの下位領域０〜１２７と上位領域１２８〜２５５の２
つの領域に分けて下位ＳＡＭ２ｂ−Ｌと上位ＳＡＭ２ｂ
−Ｕに別々に転送される。図７Ｂに示したように下位Ｓ
ＡＭ２ｂ−ＬのＳＡＭスタートアドレスＳ1 からアドレ
ス１２７までのデータを順次出力し、次に上記ＳＡＭ２
ｂ−ＵのＳＡＭスタートアドレスＳ2 からアドレス２５
５までのデータを順次出力することを各ロウアドレスに
付いて繰り返す。

【００１６】主パターン発生部４ａが８ビットの転送ロ
ウアドレスＲと８ビットのＳＡＭスタートアドレスＳ1
の組（ＲＳ1 で表す）からなる主アドレス信号ＭＡをＲ
ＡＭ部２ａに与え、更に転送命令を与えると、ＲＡＭ部
２ａは与えられたロウアドレスＲと、ＳＡＭスタートア
ドレスＳ1 の最上位ビット、例えば“０”が表す下位側
コラムアドレス領域０〜１２７とによって指定される全
データを下位ＳＡＭ２ｂ−Ｌに一度に転送する。一方、
上記転送命令に対応する主制御信号ＣＳa に応答して制
御部１２は図８、行Ｄ，Ｅに示すカウンタの状態のう
ち、計数動作を行っていない方のカウンタＣ1 またはＣ
2 、例えばＣ1 に上記主アドレスＭＡ＝ＲＳ1 をロード
させる（図８、行Ｆ）。但し、図８、行Ｅ，Ｆ，Ｉにお
いては、ロウアドレスＲを省略してコラムアドレスのみ
示してある。

【００１７】次にＳＡＭ部２ｂは転送されたデータを，
副パターン発生部４ｂからＳＡＭ部２ｂに与えられてい
るクロックＣＫＳ（図８、行Ａ）に従って、ＳＡＭスタ
ートアドレスＳ1 から下位側アドレス領域の最大アドレ
スＡM1＝１２７まで順次出力する。この時制御部１２は
主アドレスＭＡがロードされたカウンタＣ1 にクロック
ＣＫＳと同期してクロックＣＫ1 （行Ｂ）を与え、図
８、行Ｆに示すようにＳＡＭスタートアドレスＳ1 から
順次インクリメントする。従って、カウンタＣ1の計数
値出力（設定された転送ロウアドレスＲも含む）はその
時ＳＡＭ部２ｂから出力されているデータのＲＡＭ部２
ａにおける元のアドレスを表しており、副アドレスＳ
Ａ’（行Ｉ）としてマルチプレクサＭＵＸから出力され
る。

【００１８】この様に下位ＳＡＭ２ｂ−Ｌからデータが
順次出力されている間に、主パターン発生部はＲＡＭ部
２ａにロウアドレスＲとＳＡＭスタートアドレスＳ2 の
組からなる主アドレス信号ＭＡを与え、更に転送命令を
与えると、上述と同様にＲＡＭ部２ａは上記ロウアドレ
スＲと、ＳＡＭスタートアドレスＳ2 の最上位ビット
“１”が表す上位側コラムアドレス領域１２８〜２５５
によって指定される全データを上位ＳＡＭ２ｂ−Ｕに一
度に転送する。この転送命令に対応する主制御信号ＣＳ
a に応答して制御部１２は図８、行Ｅ，Ｇに示すように
計数動作を行ってない方のカウンタＣ2 に上記主アドレ
スＭＡ＝ＲＳ2 をロードさせる。カウンタＣ1 の計数値
の下位７ビットの値が、レジスタＲＧ1 に設定されたイ
ネーブルデータのＬＳＢの１ビットを除く下位８ビット
が表す値１２７、即ち下位側アドレス領域の最大アドレ
スＡM1に達すると、行Ｈに示すように比較器１４から一
致検出信号“１”が出力され、制御部１２はその一致検
出信号に応答して行Ｄ，Ｅに示すようにカウンタＣ1 、
Ｃ2 の状態をそれぞれ切り換える。

【００１９】次にＳＡＭ部２ｂは転送されたデータをク
ロックＣＫＳに従ってスタートアドレスＳ2 から上位側
アドレス領域の最大アドレスＡM2＝２５５まで順次出力
する。それと並行して制御部１２は，主アドレスＭＡ＝
ＲＳ2 がロードされたカウンタＣ2 にクロックＣＫＳと
同期してクロックＣＫ2 （行Ｃ）を与え、スタートアド
レスＳ2 から比較器１４が一致検出信号を出力するアド
レスＡM2＝２５５まで順次インクリメントし（行Ｇ）、
計数値を副アドレスＳＡ’としてマルチプレクサＭＵＸ
を介して出力する（行Ｉ）。この間に主パターン発生部
４ａはロウアドレスＲを更新（例えばＲ←Ｒ＋１と歩
進）し、上述と同様に主アドレスＭＡ＝ＲＳ1 をＲＡＭ
部２ａに与えて新しいロウアドレスＲにおいてコラムア
ドレス領域０〜１２７からデータを下位ＳＡＭ２ｂ−Ｌ
に転送させると共に、制御部１２からのセレクト信号Ｓ
Ｌ1 によりその主アドレスＭＡ＝ＲＳ1 をカウンタＣ1
にロードする（行Ｆ）。

【００２０】この様にして下位ＳＡＭ２ｂ−Ｌと上位Ｓ
ＡＭ２ｂ−Ｕの一方がＲＡＭ部２ａからデータの転送を
受けると共にカウンタＣ1 、Ｃ2 の一方にＳＡＭスター
トアドレスを含む主アドレスＭＡがロードされ、その間
に下位ＳＡＭ２ｂ−Ｌ及び上位ＳＡＭ２ｂ−Ｕの他方が
すでに転送されてあるデータを出力すると共に、カウン
タＣ1 及びＣ2 の他方がスタートアドレスから順次イン
クリメントされ、副アドレスＳＡ’を出力することを下
位側と上位側で交互に並列的に実行する。（Ｃ）ストップ制御スプリット・リード転送この転送動作は基本的に前述のスプリット・リード転送
動作と同様であり、図７Ｃに示すように下位ＳＡＭ２ｂ
−Ｌ（又は上位ＳＡＭ２ｂ−Ｕ）に対しスタートアドレ
スＳ1 （又はＳ2 ）からそれぞれデータの出力を開始さ
せるため、カウンタＣ1 （又はＣ2 ）にＳＡＭスタート
アドレスＳ1 （又はＳ2 ）を含む主アドレスＭＡをロー
ドするが、前述のスプリット・リード転送動作と異なる
点は各下位及び上位アドレス領域の最大アドレス、例え
ば１２７及び２２５、までカウンタをインクリメントせ
ず、途中の所望のアドレス（レジスタＲＧ2 に設定した
ストップアドレス）Ｓp1及びＳp2で各カウンタのアクテ
ィブ状態と非アクティブ状態を交代することである。た
だし図２の実施例においては比較器１４はレジスタＲＧ
1 、ＲＧ2 から与えられたデータの連続する“１”のビ
ットの範囲のみ比較可能とされているため、下位側及び
上位側アドレス領域内のストップアドレスはそれぞれ２
^m−１，２ⁿ−１（ｍ，ｎは０以上で７以下の整数）で表
される値に選ぶ必要があるが、０乃至１２７の任意の値
で比較できるように比較器１４を構成することは容易に
可能である。

【００２１】レジスタＲＧ2 には主アドレス信号ＭＡと
して主パターン発生部４ａにより生成された８ビットの
ストップアドレスデータが所望の主アドレス発生サイク
ルでロードされる。比較器１４においてレジスタＲＧ2
がセレクト信号ＳＬ4 により選択され、インクリメント
されているカウンタＣ1 （又はＣ2 ）からの計数値と比
較される。比較器１４で一致が検出されると制御部１２
は反対側のアドレス領域のスタートアドレスＳ2 （又は
Ｓ1 ）にジャンプするようマルチプレクサＭＵＸにおけ
るカウンタの選択を切り換えると共に、選択されたカウ
ンタＣ2 （又はＣ1 ）に対しクロックＣＫ2 （又はＣＫ
1 ）を供給する。マルチプレクサＭＵＸにより選択され
たカウンタＣ2 （又はＣ1 ）の出力は副アドレスＳＡ’
として出力される。その他の動作は基本的に前述のスプ
リット・リード転送動作と同じなので説明を省略する。

【００２２】上述した単純リード転送、スプリット・リ
ード転送及びストップ制御スプリット・リード転送につ
いて別々に説明したが、ＭＵＴの試験中に任意の転送モ
ードから他の任意の転送モードに切り換えるには単にカ
ウンタＣ1 、Ｃ2 、レジスタＲＧ2 にロードするデータ
を随時変更すれば良い。

【００２３】

【発明の効果】以上説明したように、不良解析メモリ７
ｂに与える副アドレス信号ＳＡを従来はプログラムによ
って副パターン発生部４ｂから発生させたのに対して、
この発明では、主パターン発生部４ａよりメインアドレ
ス信号ＭＡと主制御信号ＣＳａとを、また副パターン発
生部４ｂより副制御信号ＣＳｂをそれぞれ副アドレス発
生器７ｃに入力して、ハード的に副アドレス信号ＳＡ′
を発生することが可能である。従って、従来のプログラ
ムに要する莫大な仕事量の確保や極めて複雑で難易なプ
ログラムの実現と言った問題が解決される。

【図面の簡単な説明】

【図１】この発明の実施例を示すブロック図。

【図２】図１における副アドレス発生器のブロック図。

【図３】図２の要部のデータのビット構成を示す図。

【図４】被試験メモリ（ＭＵＴ）の構成を示すブロック
図。

【図５】従来のメモリ試験装置のブロック図。

【図６】Ａは被試験メモリのリード転送機能を説明する
ための図、Ｂは単純リード転送モードにおけるＳＡＭ部
のデータ出力動作を説明するための図。

【図７】Ａは被試験メモリのスプリット・リード転送機
能を説明するための図、Ｂはスプリット・リード転送モ
ードにおけるＳＡＭ部のデータ出力動作を説明するため
の図、Ｃはストップ制御スプリット・リード転送モード
におけるＳＡＭ部のデータ出力動作を説明するための
図。

【図８】スプリット・リード転送時の副アドレス発生動
作を説明するためのタイムチャート。

Claims

(57)【特許請求の範囲】

【請求項１】タイミング発生手段からタイミング信号
を主及び副パターン発生部に供給し、上記主パターン発
生部から試験パターン、制御信号及び主アドレス信号
を、ランダムアクセスのＲＡＭ部とシリアルアクセスの
ＳＡＭ部とを有する被試験メモリの上記ＲＡＭ部に入力
し、上記副パターン発生部から試験パターン及びクロッ
ク信号を上記ＳＡＭ部に入力し、上記ＲＡＭ部及びＳＡ
Ｍ部より読み出した試験パターンと上記主及び副パター
ン発生部より供給される期待値パターンとを主及び副論
理比較部で比較し、両者の不一致を検出すると主及び副
フェイル信号を発生して、上記ＲＡＭ部と同じメモリ空
間を持つ主及び副不良解析メモリにそれぞれ書き込むメ
モリ試験装置において、上記主不良解析メモリ及び副不良解析メモリを有する不
良解析メモリは上記副不良解析メモリに与える副アドレ
ス信号を発生する副アドレス発生器を有し、上記副アド
レス発生器は、複数のカウンタと、上記複数のカウンタの計数状態にある１つを選択してそ
の計数値を上記副不良解析メモリに与えるべき上記副ア
ドレス信号として出力するマルチプレクサと、上記被試験メモリのコラムアドレスのサイズに対応した
値のデータを設定するためのレジスタ手段と、上記マルチプレクサの出力データ中の少なくとも一部と
上記レジスタ手段に設定されたデータの少なくとも一部
とを比較し、一致した場合に一致検出信号を出力する比
較手段と、上記主アドレス信号が与えられる毎にそれを上記カウン
タの非計数状態の１つにロードし、上記主アドレスに対
応するデータが上記ＳＡＭ部から順次出力される毎に上
記ロードされたカウンタをインクリメントさせ、上記比
較手段からの一致検出信号に応答して上記計数中のカウ
ンタのインクリメントを停止させ、新たに主アドレス信
号が設定されている上記カウンタの１つを、その主アド
レスに対応するデータが上記ＳＡＭ部から順次出力され
る毎にインクリメントさせる制御手段、とを含む。
【請求項２】請求項１に記載のメモリ試験装置におい
て、上記副不良解析メモリは更に、上記主アドレス信号
として上記主パターン発生部が生成したストップアドレ
スが与えられ、それを格納するストップアドレスレジス
タを含み、上記比較手段は上記ＳＡＭ部がストップ制御
スプリット・リード転送モードで転送されたデータを出
力中に上記制御手段に制御されて上記ストップアドレス
レジスタを選択して上記マルチプレクサの出力中の少な
くとも一部と比較し、一致を検出すると上記一致検出信
号を出力する。
【請求項３】請求項１又は２に記載のメモリ試験装置
において、上記副不良解析メモリは更に、上記主パター
ン発生部からの、上記ＲＡＭ部の転送ロウアドレスと上
記ＳＡＭ部のスタートアドレスとよりなる上記主アドレ
ス信号が入力され、上記転送ロウアドレスとスタートア
ドレスとを所定の順序に配列して上記複数のカウンタの
１つに与えるアドレスセレクタを含む。
【請求項４】請求項１又は２に記載のメモリ試験装置
において、各上記カウンタは上記レジスタ手段の設定値
がイネーブルデータとして与えられ、そのイネーブルデ
ータの連続する“１”のビット範囲で計数可能とされる
カウンタであり、上記イネーブルデータは上記被試験メ
モリのコラムアドレスサイズと等しいビット数の“１”
を下位側に含んでいる。