JP3360138B2 - 通信制御装置 - Google Patents
通信制御装置Info
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- JP3360138B2 JP3360138B2 JP00353491A JP353491A JP3360138B2 JP 3360138 B2 JP3360138 B2 JP 3360138B2 JP 00353491 A JP00353491 A JP 00353491A JP 353491 A JP353491 A JP 353491A JP 3360138 B2 JP3360138 B2 JP 3360138B2
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Description
【０００１】
【産業上の利用分野】本発明は、通信制御装置に関し、
さらに詳しくは、計算機と情報通信ネットワークとを接
続する通信制御装置に関する。
さらに詳しくは、計算機と情報通信ネットワークとを接
続する通信制御装置に関する。
【０００２】
【従来の技術】従来の通信制御装置としては、特開昭６
２−６００４４号公報や，特開昭６２−６００４５号公
報や，特開昭６２−２７９７５４号公報に記載の通信制
御装置が知られている。
２−６００４４号公報や，特開昭６２−６００４５号公
報や，特開昭６２−２７９７５４号公報に記載の通信制
御装置が知られている。
【０００３】特開昭６２−６００４４号公報に記載の通
信制御装置は、送受信データと送受信のための制御情報
とを同一のメモリに格納したときにメモリ競合が起こる
ことを避けるため、送受信データ用のメモリと，送受信
のための制御情報用のメモリとを別個のメモリとしたも
のである。
信制御装置は、送受信データと送受信のための制御情報
とを同一のメモリに格納したときにメモリ競合が起こる
ことを避けるため、送受信データ用のメモリと，送受信
のための制御情報用のメモリとを別個のメモリとしたも
のである。
【０００４】特開昭６２−６００４５号公報に記載の通
信制御装置は、上記特開昭６２−６００４４号公報に記
載の通信制御装置における送受信データ用のメモリに対
してアクセス競合が起こるのを避けるため、送受信デー
タ用のメモリとして、入力線と出力線とを別個にもつＦ
ＩＦＯを用いたものである。
信制御装置は、上記特開昭６２−６００４４号公報に記
載の通信制御装置における送受信データ用のメモリに対
してアクセス競合が起こるのを避けるため、送受信デー
タ用のメモリとして、入力線と出力線とを別個にもつＦ
ＩＦＯを用いたものである。
【０００５】特開昭６２−２７９７５４号公報に記載の
通信制御装置は、通信プロトコル処理の高速化を図り，
通信制御装置のスループットを向上させるため、マトリ
ックス制御回路，入力イベント・ステート・アドレス変
換回路，入力イベントＦＩＦＯメモリ，ステートレジス
タといったハードウェアにより通信プロトコル処理を実
行させるものである。
通信制御装置は、通信プロトコル処理の高速化を図り，
通信制御装置のスループットを向上させるため、マトリ
ックス制御回路，入力イベント・ステート・アドレス変
換回路，入力イベントＦＩＦＯメモリ，ステートレジス
タといったハードウェアにより通信プロトコル処理を実
行させるものである。
【０００６】
【発明が解決しようとする課題】上記従来の通信制御装
置では、メモリを分けたり、ＦＩＦＯを用いたり、通信
プロトコル処理用のハードウェアを設けたりしている。
置では、メモリを分けたり、ＦＩＦＯを用いたり、通信
プロトコル処理用のハードウェアを設けたりしている。
【０００７】しかし、メモリやＦＩＦＯや通信プロトコ
ル処理用のハードウェアが同一の内部バスに接続されて
いるため、送受信データの入出力のためのデータ転送と
プロトコル処理のための制御情報転送の間で内部バス獲
得競合を起こす。これは、送受信データの入出力のとき
に通信プロトコル処理が中断し、並列に処理が進まない
ことを意味する。すなわち、従来の通信制御装置では、
内部バス獲得競合のために、全体としての通信制御装置
のスループットがそれほど向上しない問題点がある。
ル処理用のハードウェアが同一の内部バスに接続されて
いるため、送受信データの入出力のためのデータ転送と
プロトコル処理のための制御情報転送の間で内部バス獲
得競合を起こす。これは、送受信データの入出力のとき
に通信プロトコル処理が中断し、並列に処理が進まない
ことを意味する。すなわち、従来の通信制御装置では、
内部バス獲得競合のために、全体としての通信制御装置
のスループットがそれほど向上しない問題点がある。
【０００８】そこで、本発明の目的は、内部バス獲得競
合を防止して、ネットワーク伝送速度の高速化に見合っ
た高スループットの得られる通信制御装置を提供するこ
とにある。
合を防止して、ネットワーク伝送速度の高速化に見合っ
た高スループットの得られる通信制御装置を提供するこ
とにある。
【０００９】
【課題を解決するための手段】第１の観点では、本発明
は、計算機と通信回線の間に位置し、計算機とのインタ
フェースを制御する上位計算機インタフェース部と，通
信回線を介したデータの送受信を行う回線制御部と，送
受信データを格納するバッファメモリ部と、バッファメ
モリ部に格納されたデータに対してプロトコル処理を実
行するプロトコル処理部とを含む通信制御装置におい
て、上位計算機インタフェース部および回線制御部とバ
ッファメモリ部とを結ぶデータバスとは別にプロトコル
処理部とバッファメモリ部とを結ぶプロトコル処理部バ
スを設け、バッファメモリ部への上位計算機インタフェ
ース部若しくは回線制御部のアクセスと、バッファメモ
リ部へのプロトコル処理部のアクセスとがバス獲得競合
を起こさないようにしたことを特徴とする通信制御装置
を提供する。
は、計算機と通信回線の間に位置し、計算機とのインタ
フェースを制御する上位計算機インタフェース部と，通
信回線を介したデータの送受信を行う回線制御部と，送
受信データを格納するバッファメモリ部と、バッファメ
モリ部に格納されたデータに対してプロトコル処理を実
行するプロトコル処理部とを含む通信制御装置におい
て、上位計算機インタフェース部および回線制御部とバ
ッファメモリ部とを結ぶデータバスとは別にプロトコル
処理部とバッファメモリ部とを結ぶプロトコル処理部バ
スを設け、バッファメモリ部への上位計算機インタフェ
ース部若しくは回線制御部のアクセスと、バッファメモ
リ部へのプロトコル処理部のアクセスとがバス獲得競合
を起こさないようにしたことを特徴とする通信制御装置
を提供する。
【００１０】第２の観点では、本発明は、計算機と通信
回線の間に位置し、計算機とのインタフェースを制御す
る上位計算機インタフェース部と，通信回線を介したデ
ータの送受信を行う回線制御部と，送受信データを格納
するバッファメモリ部と、バッファメモリ部に格納され
たデータに対してプロトコル処理を実行するプロトコル
処理部とを含む通信制御装置において、上位計算機イン
タフェース部，回線制御部，プロトコル処理部の各々に
通信プロトコル処理を実行する各処理部専用のプロセッ
サを配置し、上位計算機インタフェース部および回線制
御部とバッファメモリ部とを結ぶデータバスとは別に前
記各プロセッサとバッファメモリ部とを結ぶプロトコル
処理部バスを設け、バッファメモリ部への上位計算機イ
ンタフェース部および回線制御部のデータ入出力のため
のアクセスと、バッファメモリ部への各プロセッサの通
信プロトコル処理のためのアクセスとがバス獲得競合を
起こさないようにしたことを特徴とする通信制御装置を
提供する。
回線の間に位置し、計算機とのインタフェースを制御す
る上位計算機インタフェース部と，通信回線を介したデ
ータの送受信を行う回線制御部と，送受信データを格納
するバッファメモリ部と、バッファメモリ部に格納され
たデータに対してプロトコル処理を実行するプロトコル
処理部とを含む通信制御装置において、上位計算機イン
タフェース部，回線制御部，プロトコル処理部の各々に
通信プロトコル処理を実行する各処理部専用のプロセッ
サを配置し、上位計算機インタフェース部および回線制
御部とバッファメモリ部とを結ぶデータバスとは別に前
記各プロセッサとバッファメモリ部とを結ぶプロトコル
処理部バスを設け、バッファメモリ部への上位計算機イ
ンタフェース部および回線制御部のデータ入出力のため
のアクセスと、バッファメモリ部への各プロセッサの通
信プロトコル処理のためのアクセスとがバス獲得競合を
起こさないようにしたことを特徴とする通信制御装置を
提供する。
【００１１】第３の観点では、本発明は、上記構成にお
いて、上位計算機インタフェース部のプロセッサとプロ
トコル処理部のプロセッサの間およびプロトコル処理部
のプロセッサと回線制御部のプロセッサの間に送信用お
よび受信用のＦＩＦＯを設け、これらＦＩＦＯを介して
プロセッサ間でインタフェース情報を受け渡しするよう
にしたことを特徴とする通信制御装置を提供する。
いて、上位計算機インタフェース部のプロセッサとプロ
トコル処理部のプロセッサの間およびプロトコル処理部
のプロセッサと回線制御部のプロセッサの間に送信用お
よび受信用のＦＩＦＯを設け、これらＦＩＦＯを介して
プロセッサ間でインタフェース情報を受け渡しするよう
にしたことを特徴とする通信制御装置を提供する。
【００１２】第４の観点では、本発明は、上記構成にお
いて、送受信データを格納するバッファメモリとは別に
コマンドメモリを設け、インタフェース情報により示さ
れたコマンドメモリ上のロケーションに、各プロセッサ
の動作を指示するコマンドディスクリプタを定義するこ
とを特徴とする通信制御装置を提供する。
いて、送受信データを格納するバッファメモリとは別に
コマンドメモリを設け、インタフェース情報により示さ
れたコマンドメモリ上のロケーションに、各プロセッサ
の動作を指示するコマンドディスクリプタを定義するこ
とを特徴とする通信制御装置を提供する。
【００１３】
【作用】上記第１の観点による通信制御装置では、デー
タ入出力用のデータバスと，通信プロトコル処理用のプ
ロトコル処理部バスを別個に設けたので、バッファメモ
リ部への回線制御部のアクセスとバッファメモリ部への
プロトコル処理部のアクセスがバス獲得競合を起こさな
い。
タ入出力用のデータバスと，通信プロトコル処理用のプ
ロトコル処理部バスを別個に設けたので、バッファメモ
リ部への回線制御部のアクセスとバッファメモリ部への
プロトコル処理部のアクセスがバス獲得競合を起こさな
い。
【００１４】上記第２の観点による通信制御装置では、
上位計算機インタフェース部，プロトコル処理部，回線
制御部の各部にプロセッサを配置し、これらプロセッサ
を、データ入出力用のデータバスとは異なるプロトコル
処理部バスに接続したので、バッファメモリ部への上位
計算機インタフェース部および回線制御部のデータ入出
力のためのアクセスとバッファメモリ部への各プロセッ
サの通信プロトコル処理のためのアクセスがバス獲得競
合を起こさない。
上位計算機インタフェース部，プロトコル処理部，回線
制御部の各部にプロセッサを配置し、これらプロセッサ
を、データ入出力用のデータバスとは異なるプロトコル
処理部バスに接続したので、バッファメモリ部への上位
計算機インタフェース部および回線制御部のデータ入出
力のためのアクセスとバッファメモリ部への各プロセッ
サの通信プロトコル処理のためのアクセスがバス獲得競
合を起こさない。
【００１５】上記第３の観点による通信制御装置では、
プロトコル処理部バスを使わずに、ＦＩＦＯを用いてプ
ロセッサ間通信を行うため、プロセッサ間通信のための
オーバヘッドが一層軽減される。
プロトコル処理部バスを使わずに、ＦＩＦＯを用いてプ
ロセッサ間通信を行うため、プロセッサ間通信のための
オーバヘッドが一層軽減される。
【００１６】上記第４の観点による通信制御装置では、
バッファメモリとは別にコマンドメモリを設けたため、
データ入出力処理と通信プロトコル処理の間でメモリ競
合が起こらず、これらの処理を一層並列に進めることが
出来る。
バッファメモリとは別にコマンドメモリを設けたため、
データ入出力処理と通信プロトコル処理の間でメモリ競
合が起こらず、これらの処理を一層並列に進めることが
出来る。
【００１７】
【実施例】以下、本発明の一実施例を図面を参照しなが
ら説明する。なお、これにより本発明が限定されるもの
ではない。
ら説明する。なお、これにより本発明が限定されるもの
ではない。
【００１８】（第１実施例） 図２は、情報通信ネットワークシステム１００を示す構
成図である。この情報通信ネットワークシステム１００
は、計算機１０１Ａと通信制御装置１０２Ａとからなる
エンドシステムと，計算機１０１Ｂと通信制御装置１０
２Ｂとからなるエンドシステムと，計算機１０１Ｃと通
信制御装置１０２Ｃとからなるエンドシステムとが、ネ
ットワーク１０３に接続されたものである。計算機１０
１Ａ，１０１Ｂ，１０１Ｃはそれぞれ同じ構成であり、
以下では参照符号を１０１とする。通信制御装置１０２
Ａ，１０２Ｂ，１０２Ｃはそれぞれ同じ構成であり、以
下では参照符号を１０２とする。
成図である。この情報通信ネットワークシステム１００
は、計算機１０１Ａと通信制御装置１０２Ａとからなる
エンドシステムと，計算機１０１Ｂと通信制御装置１０
２Ｂとからなるエンドシステムと，計算機１０１Ｃと通
信制御装置１０２Ｃとからなるエンドシステムとが、ネ
ットワーク１０３に接続されたものである。計算機１０
１Ａ，１０１Ｂ，１０１Ｃはそれぞれ同じ構成であり、
以下では参照符号を１０１とする。通信制御装置１０２
Ａ，１０２Ｂ，１０２Ｃはそれぞれ同じ構成であり、以
下では参照符号を１０２とする。
【００１９】図３は、情報通信ネットワーク１００にお
ける階層化プロトコルを示したものである。階層化プロ
トコルの構成をＯＳＩの場合を例にとって示すと、フィ
ジカルレイヤＬ１，ＬＬＣ副層とＭＡＣ副層とを含むデ
ータリンクレイヤＬ２，ネットワークレイヤＬ３，トラ
ンスポートレイヤＬ４，セションレイヤＬ５，プレゼン
テーションレイヤＬ６，アプリケーションレイヤＬ７の
７層構造となっている。このうちフィジカルレイヤＬ１
からトランスポートレイヤＬ４までの４層を通信制御装
置１０２が受け持ち、セションレイヤＬ５からアプリケ
ーションレイヤＬ７までの３層を計算機１０１が受け持
つ。
ける階層化プロトコルを示したものである。階層化プロ
トコルの構成をＯＳＩの場合を例にとって示すと、フィ
ジカルレイヤＬ１，ＬＬＣ副層とＭＡＣ副層とを含むデ
ータリンクレイヤＬ２，ネットワークレイヤＬ３，トラ
ンスポートレイヤＬ４，セションレイヤＬ５，プレゼン
テーションレイヤＬ６，アプリケーションレイヤＬ７の
７層構造となっている。このうちフィジカルレイヤＬ１
からトランスポートレイヤＬ４までの４層を通信制御装
置１０２が受け持ち、セションレイヤＬ５からアプリケ
ーションレイヤＬ７までの３層を計算機１０１が受け持
つ。
【００２０】図１は、計算機１０１と通信制御装置１０
２の内部構成を示すブロック図である。計算機１０１
は、主メモリ２０１と，主プロセッサ２０２と，システ
ムバス２０３とを含んでいる。
２の内部構成を示すブロック図である。計算機１０１
は、主メモリ２０１と，主プロセッサ２０２と，システ
ムバス２０３とを含んでいる。
【００２１】通信制御装置１０２は、計算機１０１との
インタフェースをとるための上位計算機インタフェース
部２０４と，ネットワーク１０３とのインタフェースを
とるための回線制御部２０６と，通信プロトコル処理を
実行するプロトコル処理部２０５と，送受信データを格
納するバッファメモリ部２０７とから構成される。
インタフェースをとるための上位計算機インタフェース
部２０４と，ネットワーク１０３とのインタフェースを
とるための回線制御部２０６と，通信プロトコル処理を
実行するプロトコル処理部２０５と，送受信データを格
納するバッファメモリ部２０７とから構成される。
【００２２】上位計算機インタフェース部２０４とバッ
ファメモリ部２０７とは、送受信データの入出力のため
のデータバス２０８−１で接続されている。回線制御部
２０６とバッファメモリ部２０７とは、送受信データの
入出力のためのデータバス２０８−２で接続されてい
る。
ファメモリ部２０７とは、送受信データの入出力のため
のデータバス２０８−１で接続されている。回線制御部
２０６とバッファメモリ部２０７とは、送受信データの
入出力のためのデータバス２０８−２で接続されてい
る。
【００２３】上位計算機インタフェース部２０４とプロ
トコル処理部２０５とは、通信プロトコル処理のための
プロトコル処理部バス２１０−１で接続されている。ま
た、上位計算機インタフェース部２０４とプロトコル処
理部２０５は、送信要求や受信通知等（以下、これらを
プリミティブと記す）を入出力するためのプロセッサ間
情報伝達手段２０９−１を有している。
トコル処理部２０５とは、通信プロトコル処理のための
プロトコル処理部バス２１０−１で接続されている。ま
た、上位計算機インタフェース部２０４とプロトコル処
理部２０５は、送信要求や受信通知等（以下、これらを
プリミティブと記す）を入出力するためのプロセッサ間
情報伝達手段２０９−１を有している。
【００２４】回線制御部２０６とプロトコル処理部２０
５とは、通信プロトコル処理のためのプロトコル処理部
バス２１０−２で接続されている。また、回線制御部２
０６とプロトコル処理部２０５は、プリミティブを入出
力するためのプロセッサ間情報伝達手段２０９−２を有
している。
５とは、通信プロトコル処理のためのプロトコル処理部
バス２１０−２で接続されている。また、回線制御部２
０６とプロトコル処理部２０５は、プリミティブを入出
力するためのプロセッサ間情報伝達手段２０９−２を有
している。
【００２５】プロトコル処理部２０５とバッファメモリ
部２０７とは、通信プロトコル処理のためのプロトコル
処理部バス２１０−３で接続されている。
部２０７とは、通信プロトコル処理のためのプロトコル
処理部バス２１０−３で接続されている。
【００２６】図４は、通信制御装置１０２をさらに詳細
に示すブロック図である。上位計算機インタフェース部
２０４は、上位インタフェースプロセッサ４０１と，ロ
ーカルメモリ４０２と，コマンドメモリ４０６と，コマ
ンドメモリポート制御回路４０７と，ＤＭＡＣ４０３
と，ＦＩＦＯ４０４と４０５と，上位インタフェース部
バス４２０と，プロトコル処理部バス２１０−４とから
なる。ＤＭＡＣ４０３は、計算機１０１の主メモリ２０
１とバッファメモリ部２０７の間のデータ転送を行う。
ＦＩＦＯ４０４，４０５は、計算機１０１の主プロセッ
サ２０２から通信制御装置１０２を起動したり，通信制
御装置１０２から計算機１０１の主プロセッサ２０２に
処理終了を通知するのに用いる。
に示すブロック図である。上位計算機インタフェース部
２０４は、上位インタフェースプロセッサ４０１と，ロ
ーカルメモリ４０２と，コマンドメモリ４０６と，コマ
ンドメモリポート制御回路４０７と，ＤＭＡＣ４０３
と，ＦＩＦＯ４０４と４０５と，上位インタフェース部
バス４２０と，プロトコル処理部バス２１０−４とから
なる。ＤＭＡＣ４０３は、計算機１０１の主メモリ２０
１とバッファメモリ部２０７の間のデータ転送を行う。
ＦＩＦＯ４０４，４０５は、計算機１０１の主プロセッ
サ２０２から通信制御装置１０２を起動したり，通信制
御装置１０２から計算機１０１の主プロセッサ２０２に
処理終了を通知するのに用いる。
【００２７】回線制御部２０６は、通信コントローラ４
１５と，ＭＡＣプロセッサ４１３と，ローカルメモリ４
１４とから成る。通信コントローラ４１５は、ネットワ
ーク１０３の伝送路に対してデータ送受信を行う。プロ
トコル処理部２０５は、プロトコル処理装置４１０から
なる。
１５と，ＭＡＣプロセッサ４１３と，ローカルメモリ４
１４とから成る。通信コントローラ４１５は、ネットワ
ーク１０３の伝送路に対してデータ送受信を行う。プロ
トコル処理部２０５は、プロトコル処理装置４１０から
なる。
【００２８】バッファメモリ部２０７は、バッファメモ
リ４１６と，バッファメモリアクセス制御部４１７とか
らなる。
リ４１６と，バッファメモリアクセス制御部４１７とか
らなる。
【００２９】図５は、プロトコル処理装置４１０の内部
を示したブロック図である。プロトコル処理装置４１０
は、トランスポートレイヤＬ４の処理を受け持つデータ
転送処理ユニット５０１Ａと，データリンクレイヤＬ２
およびネットワークレイヤＬ３の処理を受け持つデータ
転送処理ユニット５０１Ｂと，バックエンドプロセッサ
５０９を含んでいる。
を示したブロック図である。プロトコル処理装置４１０
は、トランスポートレイヤＬ４の処理を受け持つデータ
転送処理ユニット５０１Ａと，データリンクレイヤＬ２
およびネットワークレイヤＬ３の処理を受け持つデータ
転送処理ユニット５０１Ｂと，バックエンドプロセッサ
５０９を含んでいる。
【００３０】データ転送処理ユニット５０１Ａは、プロ
トコル処理回路５０２Ａと，受信出力ＦＩＦＯ５０３Ａ
と，送信入力ＦＩＦＯ５０４Ａと，受信入力ＦＩＦＯ５
０５Ａと，送信出力ＦＩＦＯ５０６Ａと，バックエンド
プロセッサ（ＢＥＰ）出力ＦＩＦＯ５０７Ａと，ＢＥＰ
入力ＦＩＦＯ５０８Ａとから成る。受信出力ＦＩＦＯ５
０３Ａおよび送信入力ＦＩＦＯ５０４Ａが、プロセッサ
間情報伝達手段２０９−１を構成する。
トコル処理回路５０２Ａと，受信出力ＦＩＦＯ５０３Ａ
と，送信入力ＦＩＦＯ５０４Ａと，受信入力ＦＩＦＯ５
０５Ａと，送信出力ＦＩＦＯ５０６Ａと，バックエンド
プロセッサ（ＢＥＰ）出力ＦＩＦＯ５０７Ａと，ＢＥＰ
入力ＦＩＦＯ５０８Ａとから成る。受信出力ＦＩＦＯ５
０３Ａおよび送信入力ＦＩＦＯ５０４Ａが、プロセッサ
間情報伝達手段２０９−１を構成する。
【００３１】データ転送処理ユニット５０１Ｂは、デー
タ転送処理ユニット５０１Ａと同様の構成である。受信
入力ＦＩＦＯ５０５Ｂおよび送信出力ＦＩＦＯ５０６Ｂ
が、プロセッサ間情報伝達手段２０９−２を構成する。
バックエンドプロセッサ５０９には、ローカルメモリ５
１０と，タイマ５１１とが接続されている。
タ転送処理ユニット５０１Ａと同様の構成である。受信
入力ＦＩＦＯ５０５Ｂおよび送信出力ＦＩＦＯ５０６Ｂ
が、プロセッサ間情報伝達手段２０９−２を構成する。
バックエンドプロセッサ５０９には、ローカルメモリ５
１０と，タイマ５１１とが接続されている。
【００３２】図６は、バッファメモリ部２０７のバッフ
ァメモリアクセス制御部４１７を展開した図である。バ
ッファメモリアクセス制御部４１７は、バス選択回路６
０１と，バッファメモリポート制御回路６０２とからな
る。
ァメモリアクセス制御部４１７を展開した図である。バ
ッファメモリアクセス制御部４１７は、バス選択回路６
０１と，バッファメモリポート制御回路６０２とからな
る。
【００３３】バス選択回路６０１は、データバス２０８
−１と，データバス２０８−２と，データバス２０８−
３に接続されている。バッファメモリポート制御回路６
０２は、データバス２０８−３と，プロトコル処理部バ
ス２１０−３と，バッファメモリ４１６とに接続されて
いる。
−１と，データバス２０８−２と，データバス２０８−
３に接続されている。バッファメモリポート制御回路６
０２は、データバス２０８−３と，プロトコル処理部バ
ス２１０−３と，バッファメモリ４１６とに接続されて
いる。
【００３４】バス選択回路６０１は、データバス２０８
−１を介してのバッファメモリ４１６へのデータ入出力
のためのアクセス要求と，データバス２０８−２を介し
てのバッファメモリ４１６へのデータ入出力のためのア
クセス要求の調停を行う。
−１を介してのバッファメモリ４１６へのデータ入出力
のためのアクセス要求と，データバス２０８−２を介し
てのバッファメモリ４１６へのデータ入出力のためのア
クセス要求の調停を行う。
【００３５】バッファメモリポート制御回路６０２は、
データバス２０８−３を介してのバッファメモリ４１６
へのデータ入出力のためのアクセス要求と，プロトコル
処理部バス２１０−３を介してのバッファメモリ４１６
への通信プロトコル処理のためのアクセス要求の調停を
行う。通信コントローラ４１５の内部には、バスインタ
フェース６０３と，バスアービタ６０４と，ＭＡＣ制御
回路６０５がある。
データバス２０８−３を介してのバッファメモリ４１６
へのデータ入出力のためのアクセス要求と，プロトコル
処理部バス２１０−３を介してのバッファメモリ４１６
への通信プロトコル処理のためのアクセス要求の調停を
行う。通信コントローラ４１５の内部には、バスインタ
フェース６０３と，バスアービタ６０４と，ＭＡＣ制御
回路６０５がある。
【００３６】図７は、上位インタフェースプロセッサ４
０１，ＭＡＣプロセッサ４１３，バックエンドプロセッ
サ５０９への動作を指示するコマンドやそれに関連する
情報を格納するコマンドディスクリプタと，送信デー
タ，受信データが格納されるバッファの概念図である。
コマンドディスクリプタは、コマンドメモリ４０６上に
定義される。バッファは、バッファメモリ４１６上に定
義される。
０１，ＭＡＣプロセッサ４１３，バックエンドプロセッ
サ５０９への動作を指示するコマンドやそれに関連する
情報を格納するコマンドディスクリプタと，送信デー
タ，受信データが格納されるバッファの概念図である。
コマンドディスクリプタは、コマンドメモリ４０６上に
定義される。バッファは、バッファメモリ４１６上に定
義される。
【００３７】コマンドディスクリプタは、３つのエント
リＥ１，Ｅ２，Ｅ３を持つ。エントリＥ１は、上位イン
タフェースプロセッサ４０１とデータ転送処理ユニット
５０１Ａ間のインタフェースに使用する。エントリＥ２
は、データ転送処理ユニット５０１Ａとデータ転送処理
ユニット５０１Ｂ間のインタフェースに使用する。エン
トリＥ３は、データ転送処理ユニット５０１ＢとＭＡＣ
プロセッサ４１３間のインタフェースに使用する。
リＥ１，Ｅ２，Ｅ３を持つ。エントリＥ１は、上位イン
タフェースプロセッサ４０１とデータ転送処理ユニット
５０１Ａ間のインタフェースに使用する。エントリＥ２
は、データ転送処理ユニット５０１Ａとデータ転送処理
ユニット５０１Ｂ間のインタフェースに使用する。エン
トリＥ３は、データ転送処理ユニット５０１ＢとＭＡＣ
プロセッサ４１３間のインタフェースに使用する。
【００３８】各エントリＥ１，Ｅ２，Ｅ３は、コマンド
フィールドＦ１，コネクション識別フィールドＦ２，デ
ータ長フィールドＦ３，バッファアドレスフィールドＦ
４からなる。コマンドフィールドＦ１には、レイヤ間で
のプリミティブを示すコマンドが設定される。例えばコ
ネクション設定要求，コネクション確立応答，データ送
信要求，コネクション解放指示等のプリミティブを示す
コマンドが設定される。コネクション識別フィールドＦ
２には、 ？ トランスポート・クラス４ ？のような
コネクション型プロトコルを使用する場合のコネクショ
ン識別子を格納する。データ長フィールドＦ３には、各
レイヤＬ２，Ｌ３，Ｌ４におけるデータ長を格納する。
バッファアドレスフィールドＦ４には、各レイヤＬ２，
Ｌ３，Ｌ４におけるデータの先頭アドレスを格納する。
フィールドＦ１，コネクション識別フィールドＦ２，デ
ータ長フィールドＦ３，バッファアドレスフィールドＦ
４からなる。コマンドフィールドＦ１には、レイヤ間で
のプリミティブを示すコマンドが設定される。例えばコ
ネクション設定要求，コネクション確立応答，データ送
信要求，コネクション解放指示等のプリミティブを示す
コマンドが設定される。コネクション識別フィールドＦ
２には、 ？ トランスポート・クラス４ ？のような
コネクション型プロトコルを使用する場合のコネクショ
ン識別子を格納する。データ長フィールドＦ３には、各
レイヤＬ２，Ｌ３，Ｌ４におけるデータ長を格納する。
バッファアドレスフィールドＦ４には、各レイヤＬ２，
Ｌ３，Ｌ４におけるデータの先頭アドレスを格納する。
【００３９】次に、通信制御装置１０２の送信動作およ
び受信動作の概略を、図４，図５を参照して、説明す
る。
び受信動作の概略を、図４，図５を参照して、説明す
る。
【００４０】送信の場合、計算機１０１（の主プロセッ
サ２０２）は、ＦＩＦＯ４０４を通して、上位インタフ
ェースプロセッサ４０１を起動する（ＦＩＦＯ４０４に
起動を登録する）。
サ２０２）は、ＦＩＦＯ４０４を通して、上位インタフ
ェースプロセッサ４０１を起動する（ＦＩＦＯ４０４に
起動を登録する）。
【００４１】上位インタフェースプロセッサ４０１は、
ＤＭＡＣ４０３を起動して、計算機１０１（の主プロセ
ッサ２０２）からのコマンドをコマンドメモリ４０６に
転送し、解析を行う。コマンドがデータ送信であれば、
再びＤＭＡＣ４０３を起動する。
ＤＭＡＣ４０３を起動して、計算機１０１（の主プロセ
ッサ２０２）からのコマンドをコマンドメモリ４０６に
転送し、解析を行う。コマンドがデータ送信であれば、
再びＤＭＡＣ４０３を起動する。
【００４２】ＤＭＡＣ４０３は、計算機１０１（の主メ
モリ２０１）から、データバス４１９−１およびバッフ
ァメモリアクセス制御部４１７を介して、送信データ
を、バッファメモリ４１６に転送する。
モリ２０１）から、データバス４１９−１およびバッフ
ァメモリアクセス制御部４１７を介して、送信データ
を、バッファメモリ４１６に転送する。
【００４３】上位インタフェースプロセッサ４０１は、
コマンドメモリ４０６からコマンドディスクリプタをゲ
ットし、それに必要な情報を書き込み、そのＩＤを送信
入力ＦＩＦＯ５０４Ａに登録する。
コマンドメモリ４０６からコマンドディスクリプタをゲ
ットし、それに必要な情報を書き込み、そのＩＤを送信
入力ＦＩＦＯ５０４Ａに登録する。
【００４４】プロトコル処理装置４１０は、送信入力Ｆ
ＩＦＯ５０４ＡからＩＤを取り出し、そのＩＤに基づい
て、プロトコル処理部バス２１０−１，２１０−４およ
びコマンドメモリポート制御回路４０７を介して、コマ
ンドメモリ４０６にアクセスする。また、上位インタフ
ェース部バス４２０およびデータバス２０８−１および
バッファメモリアクセス制御部４１７を通して、バッフ
ァメモリ４１６にアクセスし、フレームヘッダの作成等
を行う。
ＩＦＯ５０４ＡからＩＤを取り出し、そのＩＤに基づい
て、プロトコル処理部バス２１０−１，２１０−４およ
びコマンドメモリポート制御回路４０７を介して、コマ
ンドメモリ４０６にアクセスする。また、上位インタフ
ェース部バス４２０およびデータバス２０８−１および
バッファメモリアクセス制御部４１７を通して、バッフ
ァメモリ４１６にアクセスし、フレームヘッダの作成等
を行う。
【００４５】送信プロトコル処理が終了すると、プロト
コル処理装置４１０は、コマンドディスクリプタのＩＤ
を送信出力ＦＩＦＯ５０６Ｂに登録する。
コル処理装置４１０は、コマンドディスクリプタのＩＤ
を送信出力ＦＩＦＯ５０６Ｂに登録する。
【００４６】ＭＡＣプロセッサ４１３は、送信出力ＦＩ
ＦＯ５０６Ｂに登録されたＩＤに基づいて、通信コント
ローラ４１５を起動する。
ＦＯ５０６Ｂに登録されたＩＤに基づいて、通信コント
ローラ４１５を起動する。
【００４７】通信コントローラ４１５は、データバス２
０８−２およびバッファメモリアクセス制御部４１７を
介して、バッファメモリ４１６から送信データを取り出
し、ネットワーク１０３上に送出する。
０８−２およびバッファメモリアクセス制御部４１７を
介して、バッファメモリ４１６から送信データを取り出
し、ネットワーク１０３上に送出する。
【００４８】受信の場合、通信コントローラ４１５は、
ネットワーク１０３上のフレームを受信し、データバス
２０８−２およびバッファメモリアクセス制御部４１７
を介して、バッファメモリ４１６に格納する。そして、
ＭＡＣプロセッサ４１３を起動する。
ネットワーク１０３上のフレームを受信し、データバス
２０８−２およびバッファメモリアクセス制御部４１７
を介して、バッファメモリ４１６に格納する。そして、
ＭＡＣプロセッサ４１３を起動する。
【００４９】ＭＡＣプロセッサ４１３は、プロトコル処
理部バス２１０−２および２１０−３およびバッファメ
モリアクセス制御部４１７を介して、バッファメモリ４
１６にアクセスして、フレームの処理を行う。また、プ
ロトコル処理部バス２１０−２および２１０−４および
コマンドメモリポート制御回路４０７を介して、コマン
ドメモリ４０６にアクセスして、フレーム受信のコマン
ドディスクリプタを作成する。さらに、プロトコル処理
装置４１０の受信入力ＦＩＦＯ５０５Ｂにコマンドディ
スクリプタのＩＤを登録する。
理部バス２１０−２および２１０−３およびバッファメ
モリアクセス制御部４１７を介して、バッファメモリ４
１６にアクセスして、フレームの処理を行う。また、プ
ロトコル処理部バス２１０−２および２１０−４および
コマンドメモリポート制御回路４０７を介して、コマン
ドメモリ４０６にアクセスして、フレーム受信のコマン
ドディスクリプタを作成する。さらに、プロトコル処理
装置４１０の受信入力ＦＩＦＯ５０５Ｂにコマンドディ
スクリプタのＩＤを登録する。
【００５０】プロトコル処理装置４１０は、プロトコル
処理部バス２１０−２および２１０−３およびバッファ
メモリアクセス制御部４１７を介して、バッファメモリ
４１６にアクセスし、また、プロトコル処理部バス２１
０−２および２１０−４およびコマンドメモリポート制
御回路４０７を介して、コマンドメモリ４０６にアクセ
スして、プロトコル処理を実行する。このプロトコル処
理の間にも、通信コントローラ４１５は、ネットワーク
１０３上のフレームを受信し、データバス２０８−２お
よびバッファメモリアクセス制御部４１７を介して、バ
ッファメモリ４１６に格納することが出来る。これは、
使用する内部バスが異なり、プロトコル処理とフレーム
の入力処理の間でバス獲得競合が起こらないためであ
る。
処理部バス２１０−２および２１０−３およびバッファ
メモリアクセス制御部４１７を介して、バッファメモリ
４１６にアクセスし、また、プロトコル処理部バス２１
０−２および２１０−４およびコマンドメモリポート制
御回路４０７を介して、コマンドメモリ４０６にアクセ
スして、プロトコル処理を実行する。このプロトコル処
理の間にも、通信コントローラ４１５は、ネットワーク
１０３上のフレームを受信し、データバス２０８−２お
よびバッファメモリアクセス制御部４１７を介して、バ
ッファメモリ４１６に格納することが出来る。これは、
使用する内部バスが異なり、プロトコル処理とフレーム
の入力処理の間でバス獲得競合が起こらないためであ
る。
【００５１】プロトコル処理を終了したプロトコル処理
装置４１０は、受信出力ＦＩＦＯ５０３Ａにコマンドデ
ィスクリプタのＩＤを登録する。
装置４１０は、受信出力ＦＩＦＯ５０３Ａにコマンドデ
ィスクリプタのＩＤを登録する。
【００５２】上位インタフェースプロセッサ４０１は、
上位インタフェース部バス４２０およびコマンドメモリ
ポート制御回路４０７を介して、コマンドメモリ４０６
にアクセスする。また、ＤＭＡＣ４０３を起動する。さ
らに、ＦＩＦＯ４０５に計算機１０１への受信通知を登
録する。ＤＭＡＣ４０３は、バッファメモリ４１６か
ら、バッファメモリアクセス制御部４１７およびデータ
バス４１９−１を介して、受信データを取り出し、計算
機１０１（の主メモリ２０１）に転送する。
上位インタフェース部バス４２０およびコマンドメモリ
ポート制御回路４０７を介して、コマンドメモリ４０６
にアクセスする。また、ＤＭＡＣ４０３を起動する。さ
らに、ＦＩＦＯ４０５に計算機１０１への受信通知を登
録する。ＤＭＡＣ４０３は、バッファメモリ４１６か
ら、バッファメモリアクセス制御部４１７およびデータ
バス４１９−１を介して、受信データを取り出し、計算
機１０１（の主メモリ２０１）に転送する。
【００５３】図８は、データ送信時の各プロセッサの動
作の関連を示した送信タイムチャートである。計算機１
０１でデータ送信要求が発生すると、主プロセッサ２０
２がコマンドブロックを作成し、通信制御装置１０２内
の上位計算機インタフェース部２０４にデータ送信要求
を発行する（８０１）。
作の関連を示した送信タイムチャートである。計算機１
０１でデータ送信要求が発生すると、主プロセッサ２０
２がコマンドブロックを作成し、通信制御装置１０２内
の上位計算機インタフェース部２０４にデータ送信要求
を発行する（８０１）。
【００５４】データ送信要求を受けた上位インタフェー
スプロセッサ４０１は、コマンドブロックのコマンドに
応じた処理を実行する（この中にＤＭＡＣ４０３を用い
たデータコピ−や、分割／組立等の処理も含まれる）。
更に、上位インタフェースプロセッサ４０１は、コマン
ドをデータ転送処理ユニット５０１Ａ起動用のコマンド
ディスクリプタ形式にし、データ転送処理ユニット５０
１Ａを起動する（８０２）。
スプロセッサ４０１は、コマンドブロックのコマンドに
応じた処理を実行する（この中にＤＭＡＣ４０３を用い
たデータコピ−や、分割／組立等の処理も含まれる）。
更に、上位インタフェースプロセッサ４０１は、コマン
ドをデータ転送処理ユニット５０１Ａ起動用のコマンド
ディスクリプタ形式にし、データ転送処理ユニット５０
１Ａを起動する（８０２）。
【００５５】データ転送処理ユニット５０１Ａは、コマ
ンドディスクリプタ７０１を用いてデータ送信処理を実
行し、タイマ処理をバックエンドプロセッサ５０９に依
頼しつつ、データ転送処理ユニット５０１Ｂを起動する
（８０３）。
ンドディスクリプタ７０１を用いてデータ送信処理を実
行し、タイマ処理をバックエンドプロセッサ５０９に依
頼しつつ、データ転送処理ユニット５０１Ｂを起動する
（８０３）。
【００５６】バックエンドプロセッサ５０９は、依頼さ
れたタイマ処理を実行する（８０４）。データ転送処理
ユニット５０１Ｂは、データ送信のための処理を実行す
る（８０５）。ＭＡＣプロセッサ４１３は、通信コント
ローラ４１５を用いて（８０６）、送信データを、ネッ
トワーク１０３の伝送路上に送出する（８０７）。
れたタイマ処理を実行する（８０４）。データ転送処理
ユニット５０１Ｂは、データ送信のための処理を実行す
る（８０５）。ＭＡＣプロセッサ４１３は、通信コント
ローラ４１５を用いて（８０６）、送信データを、ネッ
トワーク１０３の伝送路上に送出する（８０７）。
【００５７】次いで、ＭＡＣプロセッサ４１３は、後処
理を行う（８０８）。すなわち、送信バッファとコマン
ドディスクリプタを解放するため、コマンドディスクリ
プタがデータ転送処理ユニット５０１Ｂに入力される
（８０９）。バックエンドプロセッサ５０９は、送信バ
ッファとコマンドディスクリプタを解放する（８１
０）。
理を行う（８０８）。すなわち、送信バッファとコマン
ドディスクリプタを解放するため、コマンドディスクリ
プタがデータ転送処理ユニット５０１Ｂに入力される
（８０９）。バックエンドプロセッサ５０９は、送信バ
ッファとコマンドディスクリプタを解放する（８１
０）。
【００５８】相手からのＡＫパケットがネットワーク１
０３の伝送路で送られてくると（８１１）、その受信処
理が順に実行される（８１２〜８１５）。
０３の伝送路で送られてくると（８１１）、その受信処
理が順に実行される（８１２〜８１５）。
【００５９】図９は、データ受信時の各プロセッサの動
作の関連を示した受信タイムチャートである。ネットワ
ーク１０３の伝送路でデータが送られてくると（９０
１）、ＭＡＣプロセッサ４１３に通知がなされる。
作の関連を示した受信タイムチャートである。ネットワ
ーク１０３の伝送路でデータが送られてくると（９０
１）、ＭＡＣプロセッサ４１３に通知がなされる。
【００６０】ＭＡＣプロセッサ４１３は、通信コントロ
ーラ４１５のドライブや，コマンドディスクリプタと受
信バッファの関連付け等の受信処理を行った後（９０
２）、データ転送処理ユニット５０１Ｂに通知する。デ
ータ転送処理ユニット５０１Ｂは、所定の処理を行い
（９０３）、データ転送処理ユニット５０１Ａに通知す
る。
ーラ４１５のドライブや，コマンドディスクリプタと受
信バッファの関連付け等の受信処理を行った後（９０
２）、データ転送処理ユニット５０１Ｂに通知する。デ
ータ転送処理ユニット５０１Ｂは、所定の処理を行い
（９０３）、データ転送処理ユニット５０１Ａに通知す
る。
【００６１】データ転送処理ユニット５０１Ａは、所定
の処理を行い（９０４）、上位インタフェースプロセッ
サ４０１に通知する。また、バックエンドプロセッサ５
０９にタイマ関連処理を依頼する。上位インタフェース
プロセッサ４０１は、所定の処理を行う（９０５）。バ
ックエンドプロセッサ５０９は、所定の処理を行う（９
０６）。また、データ転送処理ユニット５０１Ａは、所
定の処理を行った後（９０４）、データ転送処理ユニッ
ト５０１Ｂに通知する。
の処理を行い（９０４）、上位インタフェースプロセッ
サ４０１に通知する。また、バックエンドプロセッサ５
０９にタイマ関連処理を依頼する。上位インタフェース
プロセッサ４０１は、所定の処理を行う（９０５）。バ
ックエンドプロセッサ５０９は、所定の処理を行う（９
０６）。また、データ転送処理ユニット５０１Ａは、所
定の処理を行った後（９０４）、データ転送処理ユニッ
ト５０１Ｂに通知する。
【００６２】データ転送処理ユニット５０１Ｂは、ＡＫ
パケット送信のための処理を行い（９０７）、ＭＡＣプ
ロセッサ４１３に通知する。ＭＡＣプロセッサ４１３
は、ＡＫパケットを処理し（９０８）、ネットワークシ
ステム１０３の伝送路へと送出する（９０９）。
パケット送信のための処理を行い（９０７）、ＭＡＣプ
ロセッサ４１３に通知する。ＭＡＣプロセッサ４１３
は、ＡＫパケットを処理し（９０８）、ネットワークシ
ステム１０３の伝送路へと送出する（９０９）。
【００６３】一方、上位インタフェースプロセッサ４０
１での受信処理（９０５）が終了すると、計算機１０１
内の主プロセッサ２０２によるメッセージ解読が行われ
る（９１０）。また、通信制御装置１０２内でのバッフ
ァ解放が行われる（９１１，９１２）。
１での受信処理（９０５）が終了すると、計算機１０１
内の主プロセッサ２０２によるメッセージ解読が行われ
る（９１０）。また、通信制御装置１０２内でのバッフ
ァ解放が行われる（９１１，９１２）。
【００６４】次に、各プロセッサの動作を図１０〜図２
０のフローチャートで説明する。
０のフローチャートで説明する。
【００６５】図１０は、上位インタフェースプロセッサ
４０１の送信処理の概要を示す。計算機１０１から送信
要求のあったメッセージが長い場合には、トランスポー
トレイヤＬ４で扱える大きさに分割しなければならな
い。そこで、先ずメッセージ長とメッセージ先頭アドレ
スをストアする（１００１，１００２）。
４０１の送信処理の概要を示す。計算機１０１から送信
要求のあったメッセージが長い場合には、トランスポー
トレイヤＬ４で扱える大きさに分割しなければならな
い。そこで、先ずメッセージ長とメッセージ先頭アドレ
スをストアする（１００１，１００２）。
【００６６】次に、コマンドディスクリプタ（ＣＤ）を
ゲットする（１００３）。そして、コマンドディスクリ
プタにコマンドやデータ長，バッファアドレス等の情報
を設定する（１００４）。次に、ＤＭＡＣ４０３を用い
て、計算機１０１（の主メモリ２０１）からバッファメ
モリ４１６へとデータを転送する（１００５）。また、
送信入力ＦＩＦＯ５０４Ａにコマンドディスクリプタの
ＩＤ（ＣＤ＿ＩＤ）を登録する（１００６）。
ゲットする（１００３）。そして、コマンドディスクリ
プタにコマンドやデータ長，バッファアドレス等の情報
を設定する（１００４）。次に、ＤＭＡＣ４０３を用い
て、計算機１０１（の主メモリ２０１）からバッファメ
モリ４１６へとデータを転送する（１００５）。また、
送信入力ＦＩＦＯ５０４Ａにコマンドディスクリプタの
ＩＤ（ＣＤ＿ＩＤ）を登録する（１００６）。
【００６７】次に、メッセージ長を判定する（１００
７）。もし、メッセージ長が４Ｋバイトを超える場合、
メッセージ長とメッセージ先頭アドレスを更新する（１
００８，１００９）。そして、前記ステップ１００３に
戻る。メッセージ長が４Ｋバイトを超えない場合、計算
機１０１との情報のやり取りに使用するコマンドブロッ
ク（ＣＢ）に終了情報を設定し（１０１０）、コマンド
ブロックをＦＩＦＯ４０５に登録する（１０１１）。
７）。もし、メッセージ長が４Ｋバイトを超える場合、
メッセージ長とメッセージ先頭アドレスを更新する（１
００８，１００９）。そして、前記ステップ１００３に
戻る。メッセージ長が４Ｋバイトを超えない場合、計算
機１０１との情報のやり取りに使用するコマンドブロッ
ク（ＣＢ）に終了情報を設定し（１０１０）、コマンド
ブロックをＦＩＦＯ４０５に登録する（１０１１）。
【００６８】図１１は、上位インタフェースプロセッサ
４０１の受信処理の概要を示す。データ転送処理ユニッ
ト５０１Ａで受信処理された受信データがメッセージの
先頭かどうかを判定する（１１０１）。先頭である場合
には、メッセージ長（ＲＭ＿ＬＥＮ），メッセージ先頭
ポインタ（ＲＭ＿ＡＤＲ）を初期設定する（１１０２、
１１０３）。先頭である場合または上記初期設定が終る
と、受信データを計算機１０１（の主メモリ２０１のメ
ッセージ先頭ポインタで指される場所）に、ＤＭＡＣ４
０３を用いて、転送する（１１０４）。次に、メッセー
ジ長，メッセージ先頭アドレスを更新する（１１０５，
１１０６）。
４０１の受信処理の概要を示す。データ転送処理ユニッ
ト５０１Ａで受信処理された受信データがメッセージの
先頭かどうかを判定する（１１０１）。先頭である場合
には、メッセージ長（ＲＭ＿ＬＥＮ），メッセージ先頭
ポインタ（ＲＭ＿ＡＤＲ）を初期設定する（１１０２、
１１０３）。先頭である場合または上記初期設定が終る
と、受信データを計算機１０１（の主メモリ２０１のメ
ッセージ先頭ポインタで指される場所）に、ＤＭＡＣ４
０３を用いて、転送する（１１０４）。次に、メッセー
ジ長，メッセージ先頭アドレスを更新する（１１０５，
１１０６）。
【００６９】次に、メッセージの最終データかどうかを
判定する（１１０７）。最終データであれば、コマンド
ブロックをゲットし（１１０８）、コマンドブロックに
必要事項を設定し（１１０９）、コマンドブロックをＦ
ＩＦＯ４０５に登録する（１１１０）。最終データでな
いかまたは上記ステップ１１０８〜１１１０の処理が主
迂りょすれば、コマンドディスクリプタにバッファ解放
要求を設定し（１１１１）、受信出力ＦＩＦＯ５０３Ａ
にコマンドディスクリプタのＩＤを登録する（１１１
２）。
判定する（１１０７）。最終データであれば、コマンド
ブロックをゲットし（１１０８）、コマンドブロックに
必要事項を設定し（１１０９）、コマンドブロックをＦ
ＩＦＯ４０５に登録する（１１１０）。最終データでな
いかまたは上記ステップ１１０８〜１１１０の処理が主
迂りょすれば、コマンドディスクリプタにバッファ解放
要求を設定し（１１１１）、受信出力ＦＩＦＯ５０３Ａ
にコマンドディスクリプタのＩＤを登録する（１１１
２）。
【００７０】図１２は、データ転送処理ユニット５０１
Ａの送信処理の概要を示す。送信入力ＦＩＦＯ５０４Ａ
からコマンドディスクリプタのＩＤを取り出す（１２０
１）。
Ａの送信処理の概要を示す。送信入力ＦＩＦＯ５０４Ａ
からコマンドディスクリプタのＩＤを取り出す（１２０
１）。
【００７１】次に、コマンドディスクリプタのコマンド
フィールドＦ１を見ることによりデータ送信かどうかを
判定する（１２０２）。データ送信以外の処理であれ
ば、バックエンドプロセッサ５０９にその処理を依頼す
る（１２０６）。データ送信であれば、送信バッファの
ヘッダを作成し（１２０３）、コマンドディスクリプタ
に必要な情報を設定し（１２０４）、下位のデータ転送
処理ユニット５０１Ｂに向けて送信出力ＦＩＦＯ５０６
ＡにコマンドディスクリプタのＩＤを登録する（１２０
５）。
フィールドＦ１を見ることによりデータ送信かどうかを
判定する（１２０２）。データ送信以外の処理であれ
ば、バックエンドプロセッサ５０９にその処理を依頼す
る（１２０６）。データ送信であれば、送信バッファの
ヘッダを作成し（１２０３）、コマンドディスクリプタ
に必要な情報を設定し（１２０４）、下位のデータ転送
処理ユニット５０１Ｂに向けて送信出力ＦＩＦＯ５０６
ＡにコマンドディスクリプタのＩＤを登録する（１２０
５）。
【００７２】また、タイマ関連の処理をバックエンドプ
ロセッサ５０９に依頼する（１２０６）。
ロセッサ５０９に依頼する（１２０６）。
【００７３】図１３は、データ転送処理ユニット５０１
Ａの受信処理の概要を示す。受信入力ＦＩＦＯ５０５Ａ
からコマンドディスクリプタのＩＤを取り出す（１３０
１）。
Ａの受信処理の概要を示す。受信入力ＦＩＦＯ５０５Ａ
からコマンドディスクリプタのＩＤを取り出す（１３０
１）。
【００７４】次に、コマンドディスクリプタにチェイン
された受信バッファを見ることにより、パケットの種別
を判定する（１３０２）。ＡＫパケットであれば、コマ
ンドディスクリプタと受信バッファを用いて、ＡＫの受
信処理を行う（１３０３）。データ（ＤＴ）パケット受
信であれば、コマンドディスクリプタと受信バッファを
用いてＤＴの受信処理を行い（１３０４）、上位計算機
インタフェース部２０４に向けて受信出力ＦＩＦＯ５０
３ＡにコマンドディスクリプタのＩＤを登録する（１３
０５）。また、ＡＫ返送のために、下位のデータ転送処
理ユニット５０１Ｂに向けて送信出力ＦＩＦＯ５０６Ａ
にコマンドディスクリプタのＩＤを登録する（１３０
６）。ＡＫパケット，ＤＴパケット以外はデータ転送処
理ユニット５０１Ａでは処理しないので、バックエンド
プロセッサ５０９に処理を依頼する（１３０７）。
された受信バッファを見ることにより、パケットの種別
を判定する（１３０２）。ＡＫパケットであれば、コマ
ンドディスクリプタと受信バッファを用いて、ＡＫの受
信処理を行う（１３０３）。データ（ＤＴ）パケット受
信であれば、コマンドディスクリプタと受信バッファを
用いてＤＴの受信処理を行い（１３０４）、上位計算機
インタフェース部２０４に向けて受信出力ＦＩＦＯ５０
３ＡにコマンドディスクリプタのＩＤを登録する（１３
０５）。また、ＡＫ返送のために、下位のデータ転送処
理ユニット５０１Ｂに向けて送信出力ＦＩＦＯ５０６Ａ
にコマンドディスクリプタのＩＤを登録する（１３０
６）。ＡＫパケット，ＤＴパケット以外はデータ転送処
理ユニット５０１Ａでは処理しないので、バックエンド
プロセッサ５０９に処理を依頼する（１３０７）。
【００７５】ＡＫパケット，ＤＴパケットの処理後は、
タイマ，キュー操作等の処理をバックエンドプロセッサ
５０９に依頼する（１３０７）。
タイマ，キュー操作等の処理をバックエンドプロセッサ
５０９に依頼する（１３０７）。
【００７６】図１４は、データ転送処理ユニット５０１
Ｂの送信処理の概要を示す。送信入力ＦＩＦＯ５０４Ｂ
からコマンドディスクリプタのＩＤを取りだし（１４０
１）、コマンドディスクリプタにチェインされた送信バ
ッファのヘッダを作成し（１４０２）、コマンドディス
クリプタに必要な情報を設定し（１４０３）、下位のＭ
ＡＣプロセッサ４１３に向けてコマンドディスクリプタ
のＩＤを送信出力ＦＩＦＯ５０６Ｂに登録する（１４０
４）。
Ｂの送信処理の概要を示す。送信入力ＦＩＦＯ５０４Ｂ
からコマンドディスクリプタのＩＤを取りだし（１４０
１）、コマンドディスクリプタにチェインされた送信バ
ッファのヘッダを作成し（１４０２）、コマンドディス
クリプタに必要な情報を設定し（１４０３）、下位のＭ
ＡＣプロセッサ４１３に向けてコマンドディスクリプタ
のＩＤを送信出力ＦＩＦＯ５０６Ｂに登録する（１４０
４）。
【００７７】図１５は、データ転送処理ユニット５０１
Ｂの受信処理の概要を示す。受信入力ＦＩＦＯ５０５Ｂ
からコマンドディスクリプタのＩＤを取り出す（１５０
１）。
Ｂの受信処理の概要を示す。受信入力ＦＩＦＯ５０５Ｂ
からコマンドディスクリプタのＩＤを取り出す（１５０
１）。
【００７８】コマンドディスクリプタにチェインされた
受信バッファを見ることにより、パケットがデータ受信
かどうかを判定する（１５０２）。データ受信であれ
ば、コマンドディスクリプタと受信バッファでデータ受
信処理を行い（１５０３）、上位のデータ転送処理ユニ
ット５０１Ａに向けて受信出力ＦＩＦＯ５０３Ｂにコマ
ンドディスクリプタのＩＤを登録する（１５０４）。デ
ータ受信以外の場合は、それに対する処理をバックエン
ドプロセッサ５０９に依頼する（１５０５）。
受信バッファを見ることにより、パケットがデータ受信
かどうかを判定する（１５０２）。データ受信であれ
ば、コマンドディスクリプタと受信バッファでデータ受
信処理を行い（１５０３）、上位のデータ転送処理ユニ
ット５０１Ａに向けて受信出力ＦＩＦＯ５０３Ｂにコマ
ンドディスクリプタのＩＤを登録する（１５０４）。デ
ータ受信以外の場合は、それに対する処理をバックエン
ドプロセッサ５０９に依頼する（１５０５）。
【００７９】図１６は、バックエンドプロセッサ５０９
がデータ転送処理ユニット５０１Ａから依頼を受けた場
合の処理の概要を示す。ＢＥＰ入力ＦＩＦＯ５０８Ａか
らコマンドディスクリプタのＩＤを取り出す（１６０
１）。
がデータ転送処理ユニット５０１Ａから依頼を受けた場
合の処理の概要を示す。ＢＥＰ入力ＦＩＦＯ５０８Ａか
らコマンドディスクリプタのＩＤを取り出す（１６０
１）。
【００８０】そして、データ転送正常処理としての依頼
かどうかを判定する（１６０２）。
かどうかを判定する（１６０２）。
【００８１】データ転送正常処理の依頼でない場合は、
バッファ解放要求かどうかを判定し（１６０３）、解放
要求であればその処理を行い（１６０４）、解放要求で
なければトランスポート異常処理を実行する（１６０
５）。
バッファ解放要求かどうかを判定し（１６０３）、解放
要求であればその処理を行い（１６０４）、解放要求で
なければトランスポート異常処理を実行する（１６０
５）。
【００８２】データ転送正常処理の依頼なら、ＤＴ送信
かどうかを判定する（１６０６）。ＤＴ送信であれば、
ＤＴを応答待ちキューに登録し（１６０７）、ＤＴ送信
によるタイマ処理を行う（１６０８）。
かどうかを判定する（１６０６）。ＤＴ送信であれば、
ＤＴを応答待ちキューに登録し（１６０７）、ＤＴ送信
によるタイマ処理を行う（１６０８）。
【００８３】ＤＴ送信でなければ、ＡＫ受信かどうかを
判定する（１６０９）。ＡＫ受信であれば、応答待ちキ
ューに登録されているＤＴを解放し（１６１０）、ＡＫ
受信によるタイマ処理を行う（１６１１）。ＡＫ受信で
なければ、ＤＴ受信であるから、その処理を行う（１６
１２）。
判定する（１６０９）。ＡＫ受信であれば、応答待ちキ
ューに登録されているＤＴを解放し（１６１０）、ＡＫ
受信によるタイマ処理を行う（１６１１）。ＡＫ受信で
なければ、ＤＴ受信であるから、その処理を行う（１６
１２）。
【００８４】図１７は、バックエンドプロセッサ５０９
がデータ転送処理ユニット５０１Ｂから依頼を受けた場
合の処理の概要を示す。ＢＥＰ入力ＦＩＦＯ５０８Ｂか
らコマンドディスクリプタのＩＤを取り出し（１７０
１）、コマンドディスクリプタのコマンドフィールドＦ
１を見てバッファ解放要求かどうかを判定する（１７０
２）。バッファ解放要求であれば、その処理を実行し
（１７０３）する。バッファ解放要求でなければ、レイ
ヤＬ２，Ｌ３の異常処理を行う（１７０４）。
がデータ転送処理ユニット５０１Ｂから依頼を受けた場
合の処理の概要を示す。ＢＥＰ入力ＦＩＦＯ５０８Ｂか
らコマンドディスクリプタのＩＤを取り出し（１７０
１）、コマンドディスクリプタのコマンドフィールドＦ
１を見てバッファ解放要求かどうかを判定する（１７０
２）。バッファ解放要求であれば、その処理を実行し
（１７０３）する。バッファ解放要求でなければ、レイ
ヤＬ２，Ｌ３の異常処理を行う（１７０４）。
【００８５】図１８は、ＭＡＣプロセッサ４１３の送信
起動処理の概要を示す。送信出力ＦＩＦＯ５０６Ｂから
コマンドディスクリプタのＩＤを取り出し（１８０
１）、コマンドディスクリプタからチェインされた送信
バッファ内のデイスクリプタを作成する（１８０２）。
起動処理の概要を示す。送信出力ＦＩＦＯ５０６Ｂから
コマンドディスクリプタのＩＤを取り出し（１８０
１）、コマンドディスクリプタからチェインされた送信
バッファ内のデイスクリプタを作成する（１８０２）。
【００８６】次に、送信出力ＦＩＦＯ５０６Ｂが空かど
うかの判定を行う（１８０３）。空でない場合、送信バ
ッファをチェインに作り込み（１８０４）、上記ステッ
プ１８０１に戻る。空であれば、通信コントローラ４１
５に必要な情報セットし（１８０５）、送信要求を発行
し（１８０６）、送信完了待ちポインタに先頭のコマン
ドディスクリプタアドレスをセットする（１８０７）。
うかの判定を行う（１８０３）。空でない場合、送信バ
ッファをチェインに作り込み（１８０４）、上記ステッ
プ１８０１に戻る。空であれば、通信コントローラ４１
５に必要な情報セットし（１８０５）、送信要求を発行
し（１８０６）、送信完了待ちポインタに先頭のコマン
ドディスクリプタアドレスをセットする（１８０７）。
【００８７】図１９は、ＭＡＣプロセッサ４１３の送信
完了処理の概要を示す。通信コントローラ４１５の送信
が完了すると割込みが入り、割込みルーチンの中で送信
完了処理フラグをＯＮにする（１９０１）。
完了処理の概要を示す。通信コントローラ４１５の送信
が完了すると割込みが入り、割込みルーチンの中で送信
完了処理フラグをＯＮにする（１９０１）。
【００８８】送信完了処理では、送信完了待ちをしてい
るコマンドディスクリプタの中に送信完了のパラメータ
をセットし（１９０２）、コマンドディスクリプタを受
信入力ＦＩＦＯ５０５Ｂに登録し（１９０３）、送信完
了処理フラグをＯＦＦにする（１９０４）。
るコマンドディスクリプタの中に送信完了のパラメータ
をセットし（１９０２）、コマンドディスクリプタを受
信入力ＦＩＦＯ５０５Ｂに登録し（１９０３）、送信完
了処理フラグをＯＦＦにする（１９０４）。
【００８９】図２０は、ＭＡＣプロセッサ４１３の受信
処理の概要を示す。通信コントローラ４１５がデータを
受信すると割込みが入り、割込みルーチンの中で受信処
理フラグをＯＮする（２００１）。
処理の概要を示す。通信コントローラ４１５がデータを
受信すると割込みが入り、割込みルーチンの中で受信処
理フラグをＯＮする（２００１）。
【００９０】受信処理では、受信データがあるかどうか
を判定する（２００２）。受信データがなければ、受信
処理フラグをＯＦＦにして処理を終了する（２００
８）。受信データがある場合には、受信エラーが起こっ
ていないかを判定する（２００３）。受信エラーが起こ
っている場合は、下記ステップ２００７に移行する。受
信エラーが起こっていなければ、コマンドディスクリプ
タプールから空のコマンドディスクリプタをゲットし
（２００４）、コマンドディスクリプタ内に必要な情報
をセットしてバッファとチェインし（２００５）、コマ
ンドディスクリプタのＩＤを受信入力ＦＩＦＯ５０５Ｂ
に登録する（２００６）。
を判定する（２００２）。受信データがなければ、受信
処理フラグをＯＦＦにして処理を終了する（２００
８）。受信データがある場合には、受信エラーが起こっ
ていないかを判定する（２００３）。受信エラーが起こ
っている場合は、下記ステップ２００７に移行する。受
信エラーが起こっていなければ、コマンドディスクリプ
タプールから空のコマンドディスクリプタをゲットし
（２００４）、コマンドディスクリプタ内に必要な情報
をセットしてバッファとチェインし（２００５）、コマ
ンドディスクリプタのＩＤを受信入力ＦＩＦＯ５０５Ｂ
に登録する（２００６）。
【００９１】１つの受信データを処理したら、次の受信
データのために受信バッファアドレスを更新する（２０
０７）。
データのために受信バッファアドレスを更新する（２０
０７）。
【００９２】以上の第１実施例によれば、通信制御装置
１０２内の処理負荷を、上位インタフェースプロセッサ
４０１と、プロトコル処理装置４１０と、ＭＡＣプロセ
ッサ４１３とに分散することが出来る。また、通信制御
装置１０２内のバス負荷を、各プロセッサ間のプロセッ
サ間情報伝達手段２０９−１，２０９−２と、プロトコ
ル処理部バス２１０−１，２１０−２，２１０−３，２
１０−４と、データバス２０８−１ね２０８−２とに分
散することが出来る。このため、高性能な通信性能を得
ることが出来る。
１０２内の処理負荷を、上位インタフェースプロセッサ
４０１と、プロトコル処理装置４１０と、ＭＡＣプロセ
ッサ４１３とに分散することが出来る。また、通信制御
装置１０２内のバス負荷を、各プロセッサ間のプロセッ
サ間情報伝達手段２０９−１，２０９−２と、プロトコ
ル処理部バス２１０−１，２１０−２，２１０−３，２
１０−４と、データバス２０８−１ね２０８−２とに分
散することが出来る。このため、高性能な通信性能を得
ることが出来る。
【００９３】（第２実施例） 第１実施例では、プロトコル処理装置４１０を、プロト
コル処理専用ハードウェアであるデータ転送処理ユニッ
ト５０１Ａ，５０１Ｂとバックエンドプロセッサ５０９
とから構成したが、第２実施例では、マイクロプロセッ
サを用いて構成する。
コル処理専用ハードウェアであるデータ転送処理ユニッ
ト５０１Ａ，５０１Ｂとバックエンドプロセッサ５０９
とから構成したが、第２実施例では、マイクロプロセッ
サを用いて構成する。
【００９４】図２１は、マイクロプロセッサを用いて構
成したプロトコル処理装置４１０のブロック図である。
すなわち、プロトコル処理装置４１０は、プロトコル処
理を実行する高速のマイクロプロセッサ２１０１と，プ
ログラム格納用のローカルメモリ２１０２と，タイマ回
路２１０３と，上位インタフェースプロセッサ４０１と
の情報伝達用ＦＩＦＯ２１０４および２１０５と、ＭＡ
Ｃプロセッサ４１３との情報伝達用ＦＩＦＯ２１０６お
よび２１０７から構成される。
成したプロトコル処理装置４１０のブロック図である。
すなわち、プロトコル処理装置４１０は、プロトコル処
理を実行する高速のマイクロプロセッサ２１０１と，プ
ログラム格納用のローカルメモリ２１０２と，タイマ回
路２１０３と，上位インタフェースプロセッサ４０１と
の情報伝達用ＦＩＦＯ２１０４および２１０５と、ＭＡ
Ｃプロセッサ４１３との情報伝達用ＦＩＦＯ２１０６お
よび２１０７から構成される。
【００９５】図２１のプロトコル処理装置４１０は、Ａ
ＳＩＣの技術を用いてこれを１チップにするのが好まし
い。
ＳＩＣの技術を用いてこれを１チップにするのが好まし
い。
【００９６】（実施例３） 第１実施例および第２実施例では、上位計算機インタフ
ェース部２０４，プロトコル処理部２０５，回線制御部
２０６に各々プロセッサを配置していたが、第３実施例
では、通信制御装置１０２内にのみプロセッサを配置す
る。
ェース部２０４，プロトコル処理部２０５，回線制御部
２０６に各々プロセッサを配置していたが、第３実施例
では、通信制御装置１０２内にのみプロセッサを配置す
る。
【００９７】図２２は、通信制御装置１０２内にのみプ
ロセッサを配置した場合のデータバス２２０６と，プロ
トコル処理部バス２３０１の分離を示したものである。
ロセッサを配置した場合のデータバス２２０６と，プロ
トコル処理部バス２３０１の分離を示したものである。
【００９８】計算機１０１とバッファメモリ部２２０３
の間のデータ入出力の経路は、ＤＭＡＣ２２０５とデー
タバス２２０６である。ネットワーク１０３とバッファ
メモリ部２２０３の間のデータ入出力の経路は、通信コ
ントローラ２２０４とデータバス２２０６である。
の間のデータ入出力の経路は、ＤＭＡＣ２２０５とデー
タバス２２０６である。ネットワーク１０３とバッファ
メモリ部２２０３の間のデータ入出力の経路は、通信コ
ントローラ２２０４とデータバス２２０６である。
【００９９】一方、プロトコル処理部２２０１とバッフ
ァメモリ部２２０３の間のプロトコル処理のための経路
は、プロトコル処理部バス２３０１である。
ァメモリ部２２０３の間のプロトコル処理のための経路
は、プロトコル処理部バス２３０１である。
【０１００】第３実施例の構成によれば、データ入出力
とプロトコル処理の間でバス獲得競合が発生しないの
で、高性能な通信性能を得ることが出来る。
とプロトコル処理の間でバス獲得競合が発生しないの
で、高性能な通信性能を得ることが出来る。
【０１０１】第３実施例は、通信制御装置内に複数のプ
ロセッサを配置することがハードウェア的に不可能であ
る場合や、プロセッサの処理速度が十分高速であり，１
プロセッサでも十分にネットワーク伝送速度に対応でき
る場合において有効である。
ロセッサを配置することがハードウェア的に不可能であ
る場合や、プロセッサの処理速度が十分高速であり，１
プロセッサでも十分にネットワーク伝送速度に対応でき
る場合において有効である。
【０１０２】
【発明の効果】本発明の通信制御装置によれば、データ
入出力処理のためのバス獲得と通信プロトコル処理のた
めのバス獲得の競合がなくなるため、これらの処理を一
層並列に進めることが出来る。
入出力処理のためのバス獲得と通信プロトコル処理のた
めのバス獲得の競合がなくなるため、これらの処理を一
層並列に進めることが出来る。
【０１０３】また、複数のプロセッサで通信プロトコル
処理を分担するため、処理の並列性が一層高くなる。
処理を分担するため、処理の並列性が一層高くなる。
【０１０４】また、プロセッサ間通信でプロトコル処理
部バスを使用しないため、この点でも処理の並列性が一
層高くなる。
部バスを使用しないため、この点でも処理の並列性が一
層高くなる。
【０１０５】以上により、通信プロトコル処理を高速に
実行し、ネットワーク伝送速度に見合った高スループッ
トの通信制御装置を提供できる。
実行し、ネットワーク伝送速度に見合った高スループッ
トの通信制御装置を提供できる。
【図１】本発明の通信制御装置の概略ブロック図。
【図２】情報通信ネットワークシステムの一例を示す構
成図。
成図。
【図３】情報通信ネットワークにおける階層化プロトコ
ルの概念図。
ルの概念図。
【図４】本発明の通信制御装置の詳細ブロック図。
【図５】図４に示すプロトコル処理装置の内部のブロッ
ク図。
ク図。
【図６】図４のバッファメモリアクセス制御部を展開し
たブロック図。
たブロック図。
【図７】コマンドディスクリプタとバッファの概念図。
【図８】データ送信時の各プロセッサの動作関連を示す
タイムチャート。
タイムチャート。
【図９】データ受信時の各プロセッサの動作関連を示す
タイムチャート。
タイムチャート。
【図１０】上位インタフェースプロセッサの送信処理フ
ローチャート。
ローチャート。
【図１１】上位インタフェースプロセッサの受信処理フ
ローチャート。
ローチャート。
【図１２】データ転送処理ユニット５０１Ａの送信処理
フローチャート。
フローチャート。
【図１３】データ転送処理ユニット５０１Ａの受信処理
フローチャート。
フローチャート。
【図１４】データ転送処理ユニット５０１Ｂの送信処理
フローチャート。
フローチャート。
【図１５】データ転送処理ユニット５０１Ｂの受信処理
フローチャート。
フローチャート。
【図１６】バックエンドプロセッサのレイヤＬ４処理フ
ローチャート。
ローチャート。
【図１７】バックエンドプロセッサのレイヤＬ２，Ｌ３
処理フローチャート。
処理フローチャート。
【図１８】ＭＡＣプロセッサの送信起動処理フローチャ
ート。
ート。
【図１９】ＭＡＣプロセッサの送信完了処理フローチャ
ート。
ート。
【図２０】ＭＡＣプロセッサの受信処理フローチャー
ト。
ト。
【図２１】本発明の第２実施例にかかるプロトコル処理
装置のブロック図。
装置のブロック図。
【図２２】本発明の第３実施例の通信制御装置のブロッ
ク図。
ク図。
１０１ 計算機 １０２ 通信制御装置 １０３ ネットワーク ２０４ 上位計算機インタフェース部 ２０７ バッファメモリ部 ２０５ プロトコル処理部 ２０６ 回線制御部 ２０８−１，２０８−２ データバス ２０９−１，２０９−２ プロセッサ間情報伝達手段 ２１０−１〜２１０−４ プロトコル処理部バス ４０１ 上位インタフェースプロセッサ ４０６ コマンドメモリ ４１０ プロトコル処理装置 ４１３ ＭＡＣプロセッサ ４１６ バッファメモリ ４２０ 上位インタフェース部バス ５０１Ａ，５０１Ｂ データ転送処理ユニット ５０２Ａ，５０２Ｂ プロトコル処理回路 ５０３Ａ，５０３Ｂ 受信出力ＦＩＦＯ ５０４Ａ，５０４Ｂ 送信入力ＦＩＦＯ ５０６Ａ 受信入力ＦＩＦＯ ５０６Ｂ 送信出力ＦＩＦＯ ５０７Ａ，５０７Ｂ ＢＥＰ出力ＦＩＦＯ ５０８Ａ，５０８Ｂ ＢＥＰ入力ＦＩＦＯ ５０９ バックエンドプロセッサ ６０１ バス選択回路 ６０２ バッファメモリポート制御回路 ７０１ コマンドディスクリプタ ７０２ バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水谷 美加 神奈川県川崎市麻生区王禅寺1099番地 株式会社 日立製作所 システム開発研 究所内 (72)発明者 寺田 松昭 神奈川県川崎市麻生区王禅寺1099番地 株式会社 日立製作所 システム開発研 究所内 (56)参考文献 特開 平３−34661（ＪＰ，Ａ) 特開 平１−260555（ＪＰ，Ａ) 特開 平１−131945（ＪＰ，Ａ) 特開 昭61−232747（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/00 H04L 29/00 - 29/12 G06F 13/20 - 13/378
Claims (5)
- 【請求項１】 計算機と通信回線の間に位置し、計算機
とのインタフェースを制御する上位計算機インタフェー
ス部と，通信回線を介したデータの送受信を行う回線制
御部と，送受信データを格納するバッファメモリ部と、
バッファメモリ部に格納されたデータに対してプロトコ
ル処理を実行するプロトコル処理部とを含む通信制御装
置において、上位計算機インタフェース部および 回線制御部とバッフ
ァメモリ部とを結ぶデータバスとは別にプロトコル処理
部とバッファメモリ部とを結ぶプロトコル処理部バスを
設け、バ ッファメモリ部への上位計算機インタフェース部若し
くは回線制御部のアクセスと、バッファメモリ部へのプ
ロトコル処理部のアクセスとがバス獲得競合を起こさな
いようにしたことを特徴とする通信制御装置。 - 【請求項２】 計算機と通信回線の間に位置し、計算機
とのインタフェースを制御する上位計算機インタフェー
ス部と，通信回線を介したデータの送受信を行う回線制
御部と，送受信データを格納するバッファメモリ部と、
バッファメモリ部に格納されたデータに対してプロトコ
ル処理を実行するプロトコル処理部とを含む通信制御装
置において、 上位計算機インタフェース部，回線制御部，プロトコル
処理部の各々に通信プロトコル処理を実行する各処理部
専用のプロセッサを配置し、上 位計算機インタフェース部および回線制御部とバッフ
ァメモリ部とを結ぶデータバスとは別に前記各プロセッ
サとバッファメモリ部とを結ぶプロトコル処理部バスを
設け、バ ッファメモリ部への上位計算機インタフェース部およ
び回線制御部のデータ入出力のためのアクセスと、バッ
ファメモリ部への各プロセッサの通信プロトコル処理の
ためのアクセスとがバス獲得競合を起こさないようにし
たことを特徴とする通信制御装置。 - 【請求項３】 上位計算機インタフェース部のプロセッ
サとプロトコル処理部のプロセッサの間およびプロトコ
ル処理部のプロセッサと回線制御部のプロセッサの間に
送信用および受信用のＦＩＦＯを設け、これらＦＩＦＯ
を介してプロセッサ間でインタフェース情報を受け渡し
するようにしたことを特徴とする請求項２の通信制御装
置。 - 【請求項４】 送受信データを格納するバッファメモリ
とは別にコマンドメモリを設け、インタフェース情報に
より示されたコマンドメモリ上のロケーションに、各プ
ロセッサの動作を指示するコマンドディスクリプタを定
義することを特徴とする請求項２または請求項３の通信
制御装置。 - 【請求項５】 上位計算機インタフェース部側のデータ
バスと回線制御部側のデータバスとをバス選択回路を介
してバッファメモリ側のデータバスに接続し、そのバッ
ファメモリ側のデータバスとプロトコル処理部バスとを
バッファメモリポート制御回路を介してバッファメモリ
に接続し、前記バス選択回路は、上位計算機インタフェ
ース部のバッファメモリへのデータ入出力のためのアク
セス要求および回線制御部のバッファメモリへのデータ
入出力のためのアクセス要求の調停を行い、前記バッフ
ァメモリポート制御回路は、前記バッファメモリ側のデ
ータバスを介してのバッファメモリへのデータ入出力の
ためのアクセス要求およびプロトコル処理部バスを介し
てのバッファメモリへの通信プロトコル処理のためのア
クセス要求の調停を行うことを特徴とする請求項２から
請求項４のいずれかの通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00353491A JP3360138B2 (ja) | 1991-01-17 | 1991-01-17 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00353491A JP3360138B2 (ja) | 1991-01-17 | 1991-01-17 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04242460A JPH04242460A (ja) | 1992-08-31 |
| JP3360138B2 true JP3360138B2 (ja) | 2002-12-24 |
Family
ID=11560065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00353491A Expired - Fee Related JP3360138B2 (ja) | 1991-01-17 | 1991-01-17 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3360138B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6968369B2 (en) * | 2001-09-27 | 2005-11-22 | Emc Corporation | Remote data facility over an IP network |
| JP6217060B2 (ja) * | 2012-07-17 | 2017-10-25 | 沖電気工業株式会社 | 通信装置及び通信プログラム |
-
1991
- 1991-01-17 JP JP00353491A patent/JP3360138B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04242460A (ja) | 1992-08-31 |
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Legal Events
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