JP3362689B2

JP3362689B2 - 多結晶半導体の製造方法及び液晶表示装置の製造方法

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Publication number: JP3362689B2
Application number: JP3421499A
Authority: JP
Inventors: 久雄林; 芳男鈴木; 哲夫占部; 明士河村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-02-12
Filing date: 1999-02-12
Publication date: 2003-01-07
Anticipated expiration: 2018-01-07
Also published as: JPH11288882A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多結晶半導体の製
造方法、及び薄膜トランジスタが接続された液晶表示装
置の製造方法に関する。

【０００２】

【従来の技術】従来から液晶表示装置に使用されるスイ
ッチング素子（ＴＦＴ）のパッシベーション膜としてＰ
ＳＧ（phospho-silicate glass）又はプラズマ窒化膜
（Ｐ−ＳｉＮ膜）が用いられている。

【０００３】特にＰ−ＳｉＮ膜をパッシベーション膜と
して用いた場合、その機械的強度が高いため、スイッチ
ング素子をキズから守ることができると共に、スイッチ
ング素子ヘの水分の侵入を防止することができる。ま
た、水素Ｈ₂を多く含むため、水素Ｈ₂がスイッチング
素子のチャンネル領域に供給され、特性の向上につなが
るという利点を有する。

【０００４】次に、パッシベーション膜としてＰ−Ｓｉ
Ｎ膜を用いた従来の液晶表示装置の製造方法を図１７〜
図１９に基いて説明する。

【０００５】まず、図１７Ａに示すように、ガラス等か
らなる絶縁性基板４１上の所要箇所にゲートセルアライ
ン型ＴＦＴによるスイッチング素子Ｑを形成する。ここ
で、４２は活性層、４３はゲート絶縁膜、４４はゲート
電極選択線である。その後、スイッチング素子Ｑを含む
全面に層間絶縁膜（例えばＰＳＧ）４５を形成する。

【０００６】次に、図１７Ｂに示すように、層間絶縁膜
４５における活性層４２のソース領域４２ｓ及びドレイ
ン領域４２ｄと対応する箇所に窓４６ｓ及び４６ｄを形
成する。

【０００７】次に、図１７Ｃに示すように、全面にＡｌ
層を形成したのち、パターニングして信号線４７を形成
する。この信号線４７は、窓４６ｄを介してドレイン領
域４２ｄと電気的に接続される。

【０００８】次に、図１８Ｄに示すように、全面にバッ
ファ用の層間絶縁膜（例えばＰＳＧ）４８を形成したの
ち、該層間絶縁膜４８の上面にパッシベーション用のプ
ラズマ窒化膜（Ｐ−ＳｉＮ膜）４９を形成する。

【０００９】次に、図１８Ｅに示すように、ソース領域
４２ｓと対応する箇所に、Ｐ−ＳｉＮ膜４９、層間絶縁
膜４８及び４５を夫々貫通する窓５０を形成したのち、
全面に透明導電膜５１を形成する。その後、該透明導電
膜５１をパターニングして透明電極５２を形成する。こ
のとき、透明電極５２はパターニングによって各絵素毎
に分離されたかたちとなる。

【００１０】次に、図１８Ｆに示すように、もう一方の
絶縁性基板５３上に、該基板５３と上記基板４１を対向
させたとき、配線部分（選択線４４、信号線４７等が存
在する部分）及びスイッチング素子Ｑと対応する箇所に
光遮蔽層５４を形成する。その後、光遮蔽層５４を含む
全面に対向電極５５を形成する。尚、基板４１の透明電
極５２及び基板５３上の対向電極５５に対し分子配向処
理が施される。

【００１１】次に、図１９Ｇに示すように、基板４１と
基板５３とを夫々透明電極５２及び対向電極５５を対向
させ、かつ図示しないスペーサを介して封着し、更に基
板４１と基板５３間に液晶層５６を注入したのちその注
入口を封止して従来例に係る液晶表示装置Ｂを得る。

【００１２】

【発明が解決しようとする課題】上述の従来例に係る液
晶表示装置Ｂにおいて、スイッチング素子Ｑの活性層４
２は、多結晶シリコン薄膜により構成される。

【００１３】この活性層４２の形成方法として、ＣＶＤ
（化学気相成長）法があるが、この方法の場合、グレイ
ンサイズが不均一でしかも表面が凹凸になるという不都
合がある。

【００１４】また、この活性層４２の形成方法として、
非晶質シリコン薄膜を形成して、これを熱処理する方法
がある。通常は、非晶質シリコン薄膜に対して１回の熱
処理（例えば６００℃，３０時間）を施して、非晶質シ
リコン薄膜中のグレインを成長させて多結晶シリコン薄
膜４２にしている。

【００１５】ところが、この場合、図５に示すように、
核の発生に時間依存性があり、最初は少しだけの核しか
発生しないが、時間とともに急激に増加してくる。この
ため、最初に発生した核のグレイン成長がそれよりも後
に発生した核よりも、その時間差分だけ大きく成長し、
図６の曲線Ｉに示すように、多結晶シリコン薄膜中のグ
レインの大きさに大きなばらつきが生じる。

【００１６】この薄膜をスイッチング素子Ｑの活性層４
２として用いると、１個のグレインでチャンネルができ
てしまったり、何個かのグレインでチャンネルができて
しまったりして特性にばらつきが生じてしまう。

【００１７】本発明は、このような点に鑑み成されたも
ので、その目的とするところは、グレインサイズのばら
つきを防止することができると共に、熱処理時間を大幅
に短縮させることができる多結晶半導体の製造方法を提
供すること、さらに液晶表示装置の高品質化を実現する
ことができる液晶表示装置の製造方法を提供することに
ある。

【００１８】

【課題を解決するための手段】本発明は、多結晶半導体
２の製造方法であって、基板１上に半導体を形成する工
程と、半導体の主成分からなるイオン種をイオンインプ
ランテーションによって半導体に導入して非晶質半導体
を形成する工程と、この非晶質半導体を熱処理する第１
の熱処理工程と、非晶質半導体を第１の熱処理工程より
低い温度で、かつ第１の熱処理工程より長時間熱処理す
る第２の熱処理工程とを有する多結晶半導体の製造方法
である。

【００１９】また本発明は、上記多結晶半導体の製造方
法において、多結晶半導体２がシリコンであるものであ
る。

【００２０】本発明は、薄膜トランジスタＱが接続され
てなる液晶表示装置Ａの製造方法であって、その薄膜ト
ランジスタＱは、基板１上に半導体を形成する工程と、
半導体の主成分からなるイオン種をイオンインプランテ
ーションによって半導体に導入して非晶質半導体を形成
する工程と、非晶質半導体を熱処理する第１の熱処理工
程と、非晶質半導体を第１の熱処理工程より低い温度
で、かつ第１の熱処理工程より長時間熱処理する第２の
熱処理工程とによって形成された液晶表示装置の製造方
法である。

【００２１】また本発明は、上記液晶表示装置の製造方
法において、非晶質半導体がシリコンであるものであ
る。

【００２２】上述の本発明の多結晶半導体の製造方法に
よれば、非晶質半導体に対して、熱処理する第１の熱処
理工程と、第１の熱処理工程より温度が低く時間の長い
第２の熱処理工程とを行うことにより、第１の熱処理工
程では多結晶半導体を成長させるための種結晶（マイク
ログレイン）を発生させ、第２の熱処理工程では温度が
低いので種結晶の発生率が下がる一方で第１の熱処理工
程より時間をかけて種結晶を徐々に固相成長させること
ができる。これにより、グレインサイズが均一な多結晶
半導体が得られる。

【００２３】上述の本発明の液晶表示装置の製造方法に
よれば、上述のように製造した多結晶半導体を液晶表示
装置Ａの薄膜トランジスタＱに用いることにより、薄膜
トランジスタＱを構成する多結晶半導体２が均一なグレ
インサイズとなり、チャンネルを形成するグレインの数
量のばらつきを少なくすることができるので、薄膜トラ
ンジスタＱの特性のばらつきを低減することができる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を説明
する。図１〜図４は、本実施の形態に係るアクティブマ
トリクス駆動方式における液晶表示装置の製造方法を示
す工程図である。以下、順にその工程を説明する。

【００２５】まず、図１Ａに示すように、ガラス等から
なる透明の絶縁性基板１上の所要箇所にゲートセルアラ
イン型ＴＦＴによるスイッチング素子Ｑを形成する。こ
こで、図中２は多結晶シリコン薄膜からなる活性層、３
はＳｉＯ₂等からなるゲート絶縁膜、４はＮ型の不純物
がドープされた多結晶シリコン層からなるゲート電極選
択線である。その後、スイッチング素子Ｑを含む全面に
層間絶縁膜（例えばＰＳＧ）５を形成する。

【００２６】そして、本実施の形態では、前述した活性
層のグレインの不均一によるスイッチング素子の特性の
ばらつきの問題を解決するために、まず基板１上の膜厚
が約８００Åの非晶質シリコン薄膜（多結晶シリコン薄
膜を形成したのち、Ｓｉイオンを打込んで非晶質化す
る）に熱処理（例えば７００℃，５〜１０分）を施して
１０⁸個／ｃｍ³・ｓｅｃ以上の密度で核（多結晶シリ
コンを成長させるための核、所謂種結晶、マイクログレ
イン）を発生させたのち、１０⁶個／ｃｍ³・ｓｅｃ以
下の密度で核が発生する速度に相当する温度で熱処理
（例えば６００℃，５〜１０時間）を行って固相成長さ
せてグレインサイズが均一な多結晶シリコン薄膜２にす
る。

【００２７】即ち、本実施の形態では、上述の如く熱処
理を２段階に分けて行ない、最初の比較的高温の熱処理
で均等に核を発生させ、次の低温熱処理で徐々にグレイ
ン成長させることによって、図６の曲線IIに示すよう
に、ほぼ中位のサイズを有するグレインが薄膜２全体に
わたって均一に存するようにする。

【００２８】従って、本実施の形態においては、スイッ
チング素子Ｑの特性にばらつきが生じなくなる。また、
熱処理時間を見てもわかるとおり、通常は３０時間であ
ったところ、本実施の形態では長くても１０時間程度で
終了させることができる。

【００２９】尚、非晶質シリコン薄膜の膜厚が８００Å
よりも厚い場合、核の発生率が高くなるため、１回目の
熱処理時間を短縮させることが可能となる。また、この
熱処理でレーザアニールを用いてもよい。この場合、更
に熱処理の時間を短縮できる。

【００３０】また、最終的なグレインサイズとしては、
チャンネル長よりも小さい例えば５μｍ以下にするを可
とする。

【００３１】また、２回目の熱処理後、粒界のトラップ
密度を低減化させるために、多結晶シリコン薄膜２が溶
融しない程度のエネルギをもって短波長を可とするレー
ザ（例えばエキシマレーザ）を照射するようにしてもよ
い。この場合、１０００℃以上でシリコンの融点以下の
温度で行なう。このレーザアニールでは、粒界のトラッ
プ密度が減少するだけでグレインの粒径は変化しないで
そのままの状態で保持される。

【００３２】次に、図１Ｂに示すように、層間絶縁膜５
における活性層２のソース領域２ｓ及びドレイン領域２
ｄと対応する箇所に窓６ｓ及び６ｄを形成する。

【００３３】次に、図１Ｃに示すように、全面にＡｌ層
を蒸着したのち、パターニングして信号線７を形成す
る。この信号線７は、窓６ｄを介してドレイン領域２ｄ
に電気的に接続される。

【００３４】次に、図２Ｄに示すように、全面にバッフ
ァ用の層間絶縁膜（例えばＰＳＧ）８を例えばＣＶＤ法
等で形成したのち、該層間絶縁膜８上にパッシベーショ
ン用のプラズマ窒化膜（Ｐ−ＳｉＮ膜）９を例えばＣＶ
Ｄ法等で形成する。

【００３５】次に、図２Ｅに示すように、通常、後に形
成される透明電極１２を分離すべき部分にフォトレジス
ト１０を形成したのち、図２Ｆに示すように、該フォト
レジスト１０をマスクとしてＰ−ＳｉＮ膜９と層間絶縁
膜８をエッチング除去する。即ち、Ｐ−ＳｉＮ膜９をプ
ラズマエッチング（ＣＦ₄ガス）によりエッチング除去
したのち、層間絶縁膜８を希フッ酸によるウェットエッ
チングでエッチング除去する。このとき、Ｐ−ＳｉＮ膜
９は、希フッ酸ではエッチング除去されないことと、層
間絶縁膜８がウエットエッチング特有の等方性エッチン
グによって除去されることから、残存するＰ−ＳｉＮ膜
９の側端部下方に存する層間絶縁膜８が除去され、Ｐ−
ＳｉＮ膜９の側端部９ａが所謂オーバーハング形状とな
る。

【００３６】次に、図３Ｇに示すように、全面に透明導
電膜（本実施の形態ではＩＴＯ膜を使用）１１をスパッ
タ蒸着により形成する。このとき、透明導電膜１１は窓
６ｓを介してソース領域２ｓに電気的に接続される。ま
た、透明導電膜１１は、Ｐ−ＳｉＮ膜９のオーバーハン
グ部９ａで切断されるため、蒸着と同時に各絵素毎に分
離されたかたちとなり、膜１１中、ソース領域２ｓに接
続した部分が透明電極１２となる。このときの基板温度
は、透明導電膜１１の遷移温度以下に設定してある。透
明導電膜（ＩＴＯ膜）１１の遷移温度が１９０℃〜２０
０℃であるため、本実施の形態では上記基板温度を１９
０℃以下に設定（アニール処理）して透明導電膜１１の
蒸着を行なう。

【００３７】次に、図３Ｈに示すように、透明導電膜１
１をパターニング処理して各絵素毎の完全なる分離を図
る。即ち、透明導電膜１１中、信号線７上に形成されて
いる一部分を塩酸溶液等によるウエットエッチングでエ
ッチング除去する。このとき、上述の如く、基板温度を
透明導電膜１１の遷移温度以下に設定して該透明導電膜
１１を蒸着するようにしているため、透明導電膜１１
は、図７ＡのＸ線回折強度特性からもわかるとおり、結
晶性を示すピークがないことから、膜１１自体がアモル
ファス状となっており、この状態でのエッチング特性
は、下記表１に示すように、エッチングレートが高い
（エッチング液としてＨＣｌ２５％水溶液を使用）。従
って、透明導電膜１１に対するパターニング処理を容易
に行なうことができる。

【００３８】

【表１】

【００３９】しかし、透明導電膜１１の光透過率は図８
の分光透過特性の曲線Ｉ及びIIからわかるとおり、遷移
温度以上でアニール処理したもの（曲線III ，IV）と比
して劣化すると共に、そのシート抵抗も図９のシート抵
抗特性からわかるとおり劣化する（高くなる）。

【００４０】そこで本実施の形態では透明導電膜１１の
パターニング処理後、透明導電膜１１がその遷移温度以
上（即ち、２００℃以上）になるまでアニール処理す
る。このアニール処理によって、透明導電膜１１の光透
過率は、図８の曲線III 及び曲線IVで示すレベルまで向
上し、シート抵抗も図９に示すように低下して膜質が向
上する。これは、図７ＢのＸ線回折強度特性からもわか
るとおり、透明導電膜１１の結晶化を示すピークＰ₁，
Ｐ₂及びＰ₃が存在しており、基板温度を始めから遷移
温度以上（ここでは２００℃）に設定して透明導電膜１
１を蒸着したときの特性（図７Ｃ参照）と同じ結晶化状
態を示しているからである。

【００４１】但し、基板温度を始めから遷移温度以上に
して透明導電膜１１を形成した場合、確かに膜質は向上
するが、その後のパターニング特性が悪くなる。尚、パ
ターニング後のアニール処理の温度としては、２００℃
〜４５０℃が好ましい。これは、４５０℃以上の場合、
スイッチング素子Ｑに影響を与えるおそれがあるからで
ある。

【００４２】次に、図３Ｉに示すように、もう一方の絶
縁性基板１３上の所要箇所に光遮蔽層１４を形成する。
この光遮蔽層１４は、この基板１３と上記基板１とを対
向させたとき、配線部分（選択線４、信号線７等の部
分）及びスイッチング素子Ｑの部分と対応する箇所に形
成される（図４Ｊ参照）。その後、光遮蔽層１４を含む
全面に対向電極１５を形成する。尚、基板１上の透明電
極１２及び基板１３上の対向電極１５に対し分子配向処
理が施される。

【００４３】次に図４Ｊに示すように、基板１と基板１
３とを夫々透明電極１２と対向電極１５を対向させ、か
つ図示しないスペーサを介して基板１と基板１３間に液
晶層１６を封入して本実施の形態に係る液晶表示装置Ａ
を得る。

【００４４】上述の如く、本実施の形態によれば、透明
導電膜１１の形成において、まず基板温度を、後に透明
電極１２となる透明導電膜１１の遷移温度以下に設定し
て透明導電膜１１を蒸着するようにしたので、そのパタ
ーニング特性が向上し、その後のパターニング処理が容
易になり、工数削減を図ることができる。

【００４５】また、透明導電膜１１へのパターニング処
理後、透明導電膜１１がその遷移温度以上になるように
熱処理を施すようにしたので、透明導電膜１１、即ち、
透明電極１２の光透過率が向上し、そのシート抵抗も良
好低減化となって膜質が向上し、液晶表示装置Ａの高品
質化を図ることができる。

【００４６】尚、本実施の形態は、通常の場合、即ち図
１８Ｅに示すように、ソース領域４２ｓ上にＰ−ＳｉＮ
膜４９、層間絶縁膜４８及び４５を貫通する窓５０を形
成したのち、透明導電膜５１をパターニング形成する過
程においても適用することができる。

【００４７】また、スイッチング素子Ｑ、特にその活性
層２の形成において、非晶質シリコン薄膜に対し２段階
の熱処理、即ち１回目は比較的高温、２回目はそれより
も低温で行なうようにしたので、グレインサイズがほぼ
均等化した多結晶シリコン薄膜２となり、グレインサイ
ズのばらつきによる特性のばらつきを防止することがで
きると共に、熱処理時間を大幅に短縮させることができ
る。

【００４８】また、パッシベーション用のＰ−ＳｉＮ膜
９及びバッファ用の層間絶縁膜８を配線部分を残してエ
ッチング除去することによって、Ｐ−ＳｉＮ膜９の側端
部９ａをオーバーハング形状にし、更にその上面に透明
導電膜１１を形成して該透明導電膜１１をオーバーハン
グ部９ａで分離するようにしたので、配線、特にスイッ
チング素子Ｑ上にＰ−ＳｉＮ膜９を残すことができ、Ｐ
−ＳｉＮ膜９中の水素Ｈ₂をスイッチング素子Ｑに供給
することができる。従って、スイッチング素子Ｑのスイ
ッチング特性を向上させることができ、液晶表示装置Ａ
の高品質化を図ることができる。

【００４９】また、本実施の形態では、ソース領域２ｓ
から透明電極１２が形成される領域にかけて層間絶縁層
８とＰ−ＳｉＮ膜９を除去するため、ソース領域２ｓ上
の段差が低くなってステップカバレージが良好となる。
従って、透明導電膜１１を形成したとき、ソース領域２
ｓ上での断切れは生じなくなり、液晶表示装置Ａの高信
頼性を図ることができる。

【００５０】また、図２Ｆにおいて残存するＰ−ＳｉＮ
膜９の側端部をオーバーハング形状としたため、その後
の透明導電膜１１の蒸着時、その蒸着と同時に透明導電
膜１１を各絵素毎に分離することができる。

【００５１】上述の実施の形態は、マトリクス状に多数
の絵素を配列し、各絵素を外部からの信号で制御して、
即ち各絵素毎に分離されて形成された透明電極１２と該
透明電極１２と対向して形成された対向電極１５とで液
晶をＯＮ／ＯＦＦして画像を表示する。

【００５２】ところで、透明電極１２は、上述の如く、
各絵素毎に区切られており、必ず透明電極１２のない部
分が存在する。この部分は常に光が透過するため、コン
トラストの低下を引起こす。

【００５３】そこで上述の実施の形態では、透明電極１
２のない部分に対応して基板１３内面に光遮蔽層１４を
形成している（図４Ｊ参照）。特に、上述の実施の形態
は、アクティブマトリクス駆動方式であるため、スイッ
チング素子Ｑを各絵素毎に形成して構成している。その
ため、スイッチング素子Ｑと対応する箇所にも光遮蔽層
１４を形成するようにしている。

【００５４】ところが、この光遮蔽層１４は、光を透過
しないので、透明電極１２側に到達する光量が下がって
しまう。特に、光遮蔽層１４のない部分の面積の割合
（開口率）は、５０％前後でしかないため、光利用率が
悪くなる。

【００５５】そこで、本発明の他の実施の形態として、
以下に示す手段により光の利用率を向上させる。即ち、
図１０に示すように、光入射側の基板１３上に透明材
（例えばフォトレジスト等）２１を形成したのち、透明
材２１の所要箇所に溝２２を形成する。この溝２２は、
２つの対向するテーパ部（曲面も含む）２２ａで構成さ
れ、基板１３内面に形成された光遮蔽層１４と対応する
箇所に連続的に形成されてなる。この溝２２を設けるこ
とによって、基板１３の光遮蔽層１４と対応する箇所に
入射した光は、溝２２のテーパ部２２ａによって屈折さ
れて透明電極１２側に入射することとなる。従って、上
記溝２２は光を屈折させる所謂レンズの機能を果たし、
基板１３に入射した光を全て透明電極１２側に供給する
ため、光の利用率が向上する。

【００５６】具体的には、例えば図１１に示すように、
厚さＴ＝１．１ｍｍのガラス基板１３内面に幅ｄ＝１０
μｍの光遮蔽層１４が形成されている場合、その基板１
３の上面に厚さｔ＝１〜５μｍの透明材２１を形成した
のち、該透明材２１のちょうど光遮蔽層１４と対応する
位置に溝２２を形成する。ここで、基板１３の上方から
完全なる平行光が入射した場合を考えると、この溝２２
のテーパ部２２ａで光を屈折させるべき角度θは０．２
６°で十分であり、溝２２を設けることによって生じる
光の散乱は無視できるものと考えてよい。

【００５７】従って、上述のように溝２２を設けること
によって、透明電極１２側に到達する光量の損失を低減
化でき、開口率を見かけ上、向上させることができる。
しかも本実施の形態に係る液晶表示装置Ａにおいて、溝
２２が形成されている面を常に光源側に向けることによ
って、画像のぼけも全く生じなくなる。また、高解像度
化も可能となる。

【００５８】次に、上記溝２２の形成方法を図１２〜図
１４に基いて説明する。まず第１の方法は、図１２Ａに
示すように、基板１３上に可視光を透過するフォトレジ
スト２１Ａを形成したのち、図１２Ｂに示すように、後
に光遮蔽層が形成される部分に対応する箇所をフォトマ
スク等を使用してパターニング除去（露光、現像）す
る。このとき、開口側端部２１Ａａ間の距離ｍが後に形
成される光遮蔽層１４の幅（二点鎖線で示す）よりも小
さくなるようにパターニングする。

【００５９】次いで、図１２Ｃに示すように、１５０℃
〜２００℃で熱処理する。このとき、レジスト２１Ａの
開口側端部２１Ａａが熱溶融による変形によって図示の
如くほぼテーパ状又は曲面状となって溝２２が形成され
る。尚、テーパ部２２ａ間の距離が広くなってしまった
場合は、図１３に示すように、更にＳｉＯ₂膜２３をＣ
ＶＤ法又はスパッタ法で形成すれば、ＳｉＯ₂膜２３上
に形成された溝２４のテーパ部２４ａ間の距離を狭める
ことができる。

【００６０】次に、溝２２の形成方法の第２の方法は、
図１４Ａに示すように、予め内面に光遮蔽層１４を形成
した基板１３の上面にネガレジスト２１Ｂを形成したの
ち、基板１３の内面側（光遮蔽層１４が形成されている
面）から光を照射してネガレジスト２１Ｂを感光させ
る。このとき、光遮蔽層１４に対応する部分にも光の回
折現象によって、弱い光が照射され、結果的に、図１４
Ｂに示すように、レジスト２１Ｂの光遮蔽層１４と対応
する箇所がテーパあるいは曲面をもつ凹状に現像されて
溝２２が形成される。この場合、光の回折効果を利用す
るため、非常に幅の狭い溝２２を得ることができる。

【００６１】上述した２つの形成方法において、レジス
ト２１Ａ又は２１Ｂと基板１３とのエッチングレートを
同じにしてスパッタエッチングすれば、即ちレジスト２
１Ａ又は２１Ｂがなくなるまでエッチバックすれば、基
板１３上面がレジスト２１Ａ又は２１Ｂの形状を踏襲す
るため、基板１３自体に溝２２を形成することが可能と
なる。

【００６２】尚、レジスト２１Ａ又は２１Ｂとしては、
可視光領域を透過する例えば透明のＤｅｅｐＵＶ用レジ
ストが好ましい。

【００６３】また、図１２の第１の方法において、レジ
スト２１Ａの代わりに低融点軟化材を使用し、該低融点
軟化材をフォトレジスト法でパターニングしたのち、上
記低融点軟化材上のフォトレジストを剥離し、更に低融
点軟化材を軟化させて溝２２を形成するようにしてもよ
い。

【００６４】上記の実施の形態では、基板１３上に溝２
２を形成して光の利用率を向上させるようにしたが、さ
らに他の実施の形態として、図１５に示すように、基板
１３上に両側にテーパ部３１ａを有する突起３１を設け
るようにしてもよい。

【００６５】この場合、図面上、左側に存するテーパ部
３１ａｌに入射した光ｌ１は、右方向に屈折されて、光
遮蔽層１４を隔てた右側の透明電極１２ｒ側に入射し、
反対に右側に存するテーパ部３１ａｒに入射した光ｌ２
は、左側の透明電極１２ｌに入射するため、上記図１０
で示す溝２２の例と同様に光の利用率が向上する。

【００６６】この突起３１の形成方法としては、まず図
１６Ａに示すように、基板１３上に該基板１３のエッチ
ングレートとそのレートが異なる例えばＰ−ＳｉＮ膜３
２を形成したのち、Ｐ−ＳｉＮ膜３２の光遮蔽層１４
（図１６では図示せず）と対応する箇所にフォトレジス
ト３３を形成する。その後、フォトレジスト３３をマス
クとしてＰ−ＳｉＮ膜３２に対しプラズマエッチングを
行なう。このとき、Ｐ−ＳｉＮ膜３２の方が基板１３よ
りもエッチングレートが高いため、早くエッチングさ
れ、基板１３へのエッチングが開始されたと同時にフォ
トレジスト３３下方に存する部分にもエッチングが進
み、最終的に図１６Ｂに示すように、基板１３上に両面
がテーパ状となされた突起３１が形成される。尚、この
突起３１の大きさは非常に小さく、例えば高さｈが約
０．３μｍ、横幅Ｄが約１０μｍのレベルである。

【００６７】そして、図１５に示すように、上記突起３
１と共に光遮蔽層１４上に頂角ψがやや鋭角となされた
断面ほぼ二等辺三角形状の光反射層３４を設ければ、突
起３１近傍から斜め方向に入射した光ｌ３を透明電極１
２側に反射させることができ、光の利用率をより向上さ
せることができる。

【００６８】尚、上述の各実施の形態では、透明電極膜
１１としてＩＴＯ膜を使用したが、その他、ＳｎＯ₂膜
（ネサ膜）、ＺｎＯ膜を使用することも可能である。

【００６９】本発明の多結晶半導体の製造方法及び液晶
表示装置の製造方法は、上述の実施の形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲でその他
様々な構成が取り得る。

【００７０】

【発明の効果】上述の本発明に係る多結晶半導体の製造
方法によれば、グレインサイズがほぼ均等化した多結晶
半導体を製造することができる。また、熱処理時間を大
幅に短縮させることができる。

【００７１】上述の本発明による液晶表示装置の製造方
法によれば、薄膜トランジスタをグレインサイズがほぼ
均質化した多結晶半導体により形成することにより、ト
ランジスタ特性のばらつきを防止して、液晶表示装置の
高品質化を実現することができる。

【図面の簡単な説明】

【図１】Ａ〜Ｃ本発明の実施の形態に係る液晶表示装
置の製造方法を示す工程図である。

【図２】Ｄ〜Ｆ本発明の実施の形態に係る液晶表示装
置の製造方法を示す工程図である。

【図３】Ｇ〜Ｉ本発明の実施の形態に係る液晶表示装
置の製造方法を示す工程図である。

【図４】Ｊ本発明の実施の形態に係る液晶表示装置の
製造方法を示す工程図である。

【図５】グレイン発生速度のアニール時間依存性を示す
特性図である。

【図６】サイズ毎における単位面積当たりのグレインの
個数を示す特性図である。

【図７】透明導電膜の結晶状態をＸ線回折により示す特
性図である。Ａ基板温度を遷移温度以下に設定して透明導電膜を蒸
着した場合である。Ｂ蒸着後遷移温度以上でアニール処理した場合であ
る。Ｃ基板温度を遷移温度以上に設定して透明導電膜を蒸
着した場合である。

【図８】透明導電膜の分光透過特性を示す特性図であ
る。

【図９】シート抵抗のアニール温度依存性を示す特性図
である。

【図１０】光の利用率を向上させた実施の形態を示す構
成図である。

【図１１】図１０の要部を示す拡大図である。

【図１２】溝の形成方法の第１の方法を示す工程図であ
る。

【図１３】テーパ部間の距離を狭める方法を示す構成図
である。

【図１４】溝の形成方法の第２の方法を示す工程図であ
る。

【図１５】光の利用率を向上させた場合を示す構成図で
ある。

【図１６】突起の形成方法を示す工程図である。

【図１７】Ａ〜Ｃ従来例を示す工程図である。

【図１８】Ｄ〜Ｆ従来例を示す工程図である。

【図１９】Ｇ従来例を示す工程図である。

【符号の説明】

１，１３絶縁性基板、２活性層、２ｓソース領
域、２ｄドレイン領域、３ゲート絶縁膜、４ゲー
ト電極、５，８層間絶縁膜、７信号線、９Ｐ−Ｓ
ｉＮ膜、１１透明導電膜、１２透明電極、１４光
遮蔽層、１５対向電極、１６液晶層、２１透明
材、２２溝、３１突起、Ａ液晶表示装置、Ｑス
イッチング素子

───────────────────────────────────────────────────── フロントページの続き (72)発明者河村明士東京都品川区北品川６丁目７番35号ソニー株式会社内 (56)参考文献特開昭63−21818（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/20

Claims

(57)【特許請求の範囲】

【請求項１】多結晶半導体の製造方法であって、基板上に半導体を形成する工程と、上記半導体の主成分からなるイオン種をイオンインプラ
ンテーションによって上記半導体に導入して非晶質半導
体を形成する工程と、上記非晶質半導体を熱処理する第１の熱処理工程と、上記非晶質半導体を上記第１の熱処理工程より低い温度
で、かつ上記第１の熱処理工程より長時間熱処理する第
２の熱処理工程とを有することを特徴とする多結晶半導
体の製造方法。
【請求項２】上記多結晶半導体がシリコンであること
を特徴とする請求項１に記載の多結晶半導体の製造方
法。
【請求項３】薄膜トランジスタが接続されてなる液晶
表示装置の製造方法であって、上記薄膜トランジスタは、基板上に半導体を形成する工
程と、上記半導体の主成分からなるイオン種をイオンインプラ
ンテーションによって上記半導体に導入して非晶質半導
体を形成する工程と、上記非晶質半導体を熱処理する第１の熱処理工程と、上記非晶質半導体を上記第１の熱処理工程より低い温度
で、かつ上記第１の熱処理工程より長時間熱処理する第
２の熱処理工程とによって形成されたことを特徴とする
液晶表示装置の製造方法。
【請求項４】上記非晶質半導体がシリコンであること
を特徴とする請求項３に記載の液晶表示装置の製造方
法。