JP3362775B2 - Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法 - Google Patents
Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法Info
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
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- Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random access memory）及びＤＲＡＭのデータ・アク
セス（読み出し／書き込み）方法に関する。
c Random access memory）及びＤＲＡＭのデータ・アク
セス（読み出し／書き込み）方法に関する。
【０００２】
【従来の技術】大容量ＲＡＭとしてダイナミックＲＡＭ
（ＤＲＡＭ）が一般に用いられている。ＤＲＡＭでは、
図３に示すように、ロウ・アドレス（ワード線８２）と
カラム・アドレス（ビット線８４）でメモリ・セルを指
定し、指定されたメモリ・セルからデータを読み出す、
又はメモリ・セルにデータを書き込む。データの読み出
しタイミングの概略は、ほぼ図４（ａ）のように表すこ
とができる。まず、ロウ・デコーダ７２にアドレス信号
が入力されてロウ・アドレスが指定される。すると、指
定されたロウ・アドレスに対応するワード線８０上の全
データが、ビット線８４を通してセンス・アンプ７４に
読み出される。次に、カラム・デコーダ７６にアドレス
信号が入力されてカラム・アドレスが指定される。する
と、センス・アンプ７４に読み出されたデータの中か
ら、指定されたカラム・アドレスに対応するビット線上
のデータが特定され、出力される。このように、ロウ・
アドレスとカラム・アドレスを指定してデータを読み出
す、又は書き込む。
（ＤＲＡＭ）が一般に用いられている。ＤＲＡＭでは、
図３に示すように、ロウ・アドレス（ワード線８２）と
カラム・アドレス（ビット線８４）でメモリ・セルを指
定し、指定されたメモリ・セルからデータを読み出す、
又はメモリ・セルにデータを書き込む。データの読み出
しタイミングの概略は、ほぼ図４（ａ）のように表すこ
とができる。まず、ロウ・デコーダ７２にアドレス信号
が入力されてロウ・アドレスが指定される。すると、指
定されたロウ・アドレスに対応するワード線８０上の全
データが、ビット線８４を通してセンス・アンプ７４に
読み出される。次に、カラム・デコーダ７６にアドレス
信号が入力されてカラム・アドレスが指定される。する
と、センス・アンプ７４に読み出されたデータの中か
ら、指定されたカラム・アドレスに対応するビット線上
のデータが特定され、出力される。このように、ロウ・
アドレスとカラム・アドレスを指定してデータを読み出
す、又は書き込む。
【０００３】ただし、同一ワード線上（同一ロウ・アド
レス）のデータを続けて読み出す場合は、既にセンス・
アンプに目的のデータが読み出されているので、ワード
線上のデータを新たにセンス・アンプ７４に読み出す必
要はない。そのため、データの読み出しタイミングの概
略は、ほぼ図４（ｂ）のように表すことができる。この
ように同一ワード線上のデータを連続して読み出す場合
は、カラム・アドレスを指定するだけでよいので、図４
（ａ）よりも高速にデータを出力することができる。
レス）のデータを続けて読み出す場合は、既にセンス・
アンプに目的のデータが読み出されているので、ワード
線上のデータを新たにセンス・アンプ７４に読み出す必
要はない。そのため、データの読み出しタイミングの概
略は、ほぼ図４（ｂ）のように表すことができる。この
ように同一ワード線上のデータを連続して読み出す場合
は、カラム・アドレスを指定するだけでよいので、図４
（ａ）よりも高速にデータを出力することができる。
【０００４】さらに、シンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）では、図４（ｂ）のようなカラム・アドレスの指定
は行わずに、アドレスを内部で自動生成して、クロック
に同期してデータを出力する。データの読み出しタイミ
ングの概略は、ほぼ図５のように表すことができる。こ
の場合は、読み出し開始アドレス（ロウ・アドレス，カ
ラム・アドレス）及びバンクを指定すると、後はクロッ
クに同期して所定のバースト長のデータが連続して出力
される。このように、ＳＤＲＡＭは１クロック毎にデー
タを出力するため、図４（ｂ）のページ・モードよりも
更に高速にデータを出力することができる。
Ｍ）では、図４（ｂ）のようなカラム・アドレスの指定
は行わずに、アドレスを内部で自動生成して、クロック
に同期してデータを出力する。データの読み出しタイミ
ングの概略は、ほぼ図５のように表すことができる。こ
の場合は、読み出し開始アドレス（ロウ・アドレス，カ
ラム・アドレス）及びバンクを指定すると、後はクロッ
クに同期して所定のバースト長のデータが連続して出力
される。このように、ＳＤＲＡＭは１クロック毎にデー
タを出力するため、図４（ｂ）のページ・モードよりも
更に高速にデータを出力することができる。
【０００５】近年では、ＭＰＵの動作速度の向上に対す
るＤＲＡＭの動作速度の向上は大幅に遅れており、ＤＲ
ＡＭの動作速度の向上が重要な課題となっている。その
ため、バンド巾の大きなＳＤＲＡＭがメモリの主流にな
ってきている。ＳＤＲＡＭは、同一ワード線上（同一ロ
ウ・アドレス）のデータがラッチされたセンス・アンプ
から、バースト長が２，４又は８ビット等の連続したア
ドレスのデータを高速クロックに同期して読み書きする
バースト・モードを用いてバンド巾を向上させている。
しかし、ここで新たな部分はデータをクロックに同期し
て連続出力している方式だけであり、メモリとしての基
本的構成は通常のＤＲＡＭとほとんど変わらない。つま
り、センス・アンプに読み出されたデータの扱いについ
ては、図４（ｂ）に示したぺージ・モードの場合とほと
んど同じ方法を用いており、それをパイプ・ライン等の
新しい方法で連続的にアクセスできるようにしているだ
けである。
るＤＲＡＭの動作速度の向上は大幅に遅れており、ＤＲ
ＡＭの動作速度の向上が重要な課題となっている。その
ため、バンド巾の大きなＳＤＲＡＭがメモリの主流にな
ってきている。ＳＤＲＡＭは、同一ワード線上（同一ロ
ウ・アドレス）のデータがラッチされたセンス・アンプ
から、バースト長が２，４又は８ビット等の連続したア
ドレスのデータを高速クロックに同期して読み書きする
バースト・モードを用いてバンド巾を向上させている。
しかし、ここで新たな部分はデータをクロックに同期し
て連続出力している方式だけであり、メモリとしての基
本的構成は通常のＤＲＡＭとほとんど変わらない。つま
り、センス・アンプに読み出されたデータの扱いについ
ては、図４（ｂ）に示したぺージ・モードの場合とほと
んど同じ方法を用いており、それをパイプ・ライン等の
新しい方法で連続的にアクセスできるようにしているだ
けである。
【０００６】したがって、クロックに同期して連続でデ
ータを扱う以外の通常のＤＲＡＭの問題点は、全て欠点
として残している。例えば、ロウ・アドレスを指定して
からのアクセス・タイムやカラム・アドレスを指定して
からのアクセス・タイムは、通常のＤＲＡＭとほとんど
同じである。また、サイクル・タイムもなんら速くでき
る要素はない。さらに、最初のアクセス・タイムが遅い
ことやサイクル・タイムが長いと言うことは、単にそれ
らのレイテンシ（Ｌａｔｅｎｃｙ）が長いことはもちろ
んだが、異なったロウ・アドレスに連続してアクセスし
た場合は、データをバースト・モードで処理している区
間と区間の間に長い空き時間が生じてしまい、実質的な
データ転送レートが上がらないという大きな問題が生じ
る。
ータを扱う以外の通常のＤＲＡＭの問題点は、全て欠点
として残している。例えば、ロウ・アドレスを指定して
からのアクセス・タイムやカラム・アドレスを指定して
からのアクセス・タイムは、通常のＤＲＡＭとほとんど
同じである。また、サイクル・タイムもなんら速くでき
る要素はない。さらに、最初のアクセス・タイムが遅い
ことやサイクル・タイムが長いと言うことは、単にそれ
らのレイテンシ（Ｌａｔｅｎｃｙ）が長いことはもちろ
んだが、異なったロウ・アドレスに連続してアクセスし
た場合は、データをバースト・モードで処理している区
間と区間の間に長い空き時間が生じてしまい、実質的な
データ転送レートが上がらないという大きな問題が生じ
る。
【０００７】また、これらＤＲＡＭおよびＳＤＲＡＭで
は、センス・アンプにラッチされたデータに対してカラ
ム・アドレスのみを指定することにより、高速なアクセ
スを実現している。そのため、活性化されたワード線上
のデータをできるだけ有効に利用するために、非常に大
きなぺージ長が通常用いられている。例えば、６４Ｍビ
ットＤＲＡＭでのぺージ長は、５１２ビットから１０２
４ビットあり、チップ全体では８ｋ個から１６ｋ個（１
ｋ＝１０２４）ものセンス・アンプが同時に活性化され
る。しかし，ＳＤＲＡＭでは、バースト・モードを繰り
返した場合でも、使用されているのはせいぜい２５６ビ
ットであり、ＤＲＡＭでは更にこれより少なくなる。こ
れは必要のない多数のセンス・アンプを活性化させてお
り、非常に利用効率の悪い使い方である。
は、センス・アンプにラッチされたデータに対してカラ
ム・アドレスのみを指定することにより、高速なアクセ
スを実現している。そのため、活性化されたワード線上
のデータをできるだけ有効に利用するために、非常に大
きなぺージ長が通常用いられている。例えば、６４Ｍビ
ットＤＲＡＭでのぺージ長は、５１２ビットから１０２
４ビットあり、チップ全体では８ｋ個から１６ｋ個（１
ｋ＝１０２４）ものセンス・アンプが同時に活性化され
る。しかし，ＳＤＲＡＭでは、バースト・モードを繰り
返した場合でも、使用されているのはせいぜい２５６ビ
ットであり、ＤＲＡＭでは更にこれより少なくなる。こ
れは必要のない多数のセンス・アンプを活性化させてお
り、非常に利用効率の悪い使い方である。
【０００８】この同時に活性化するセンス・アンプの数
は、ＤＲＡＭの世代が進歩していくと増える傾向にあ
る。このような大量の数のセンスアンプの活性化は、リ
ストアやプリチャージの時間があまり短くならず、アク
セス・タイムとサイクル・タイムが向上しない原因の一
つになっている。このことはＳＤＲＡＭやＲＡＭＢＵＳ
でも同じで、５０〜６０ｎｓのＲＡＳ(Row address str
obe)アクセス・タイム（ＲＡＳ Ｌａｔｅｎｃｙ），２
５〜３０ｎｓのアドレス・アクセス・タイム（ＣＡＳ(C
olumn address strobe) Ｌａｔｅｎｃｙ），８０〜９
０ｎｓのサイクル・タイムが６４Ｍビット・クラスの現
状である。これらの時間が長いと、異なったロウ・アド
レス間に連続でアクセスする場合に、バーストとバース
トとの間に長い空き時間が生じてしまい、実質的なデー
タ転送レートを上げることが困難になる。このことは、
これから益々多くなるマルチ・タスク環境では、ランダ
ムにロウ・アドレスが変化するメモリの使い方が主にな
ることから、大きな問題となる。
は、ＤＲＡＭの世代が進歩していくと増える傾向にあ
る。このような大量の数のセンスアンプの活性化は、リ
ストアやプリチャージの時間があまり短くならず、アク
セス・タイムとサイクル・タイムが向上しない原因の一
つになっている。このことはＳＤＲＡＭやＲＡＭＢＵＳ
でも同じで、５０〜６０ｎｓのＲＡＳ(Row address str
obe)アクセス・タイム（ＲＡＳ Ｌａｔｅｎｃｙ），２
５〜３０ｎｓのアドレス・アクセス・タイム（ＣＡＳ(C
olumn address strobe) Ｌａｔｅｎｃｙ），８０〜９
０ｎｓのサイクル・タイムが６４Ｍビット・クラスの現
状である。これらの時間が長いと、異なったロウ・アド
レス間に連続でアクセスする場合に、バーストとバース
トとの間に長い空き時間が生じてしまい、実質的なデー
タ転送レートを上げることが困難になる。このことは、
これから益々多くなるマルチ・タスク環境では、ランダ
ムにロウ・アドレスが変化するメモリの使い方が主にな
ることから、大きな問題となる。
【０００９】
【発明が解決しようとする課題】本発明の目的は、ＤＲ
ＡＭのロウ・アドレスが毎回変わる連続したランダム・
ロウ・アクセスの場合でも、バースト間の空き時間を最
小化又は全く無くし、実質的なデータ転送レートをクロ
ック周波数で与えられる最大値に近づける又はそれと同
一にすることである。
ＡＭのロウ・アドレスが毎回変わる連続したランダム・
ロウ・アクセスの場合でも、バースト間の空き時間を最
小化又は全く無くし、実質的なデータ転送レートをクロ
ック周波数で与えられる最大値に近づける又はそれと同
一にすることである。
【００１０】
【課題を解決するための手段】本発明のＤＲＡＭの要旨
とするところは、複数のＤＲＡＭセルと、該複数のＤＲ
ＡＭセルの各々に対応付けられた複数のセンス・アンプ
と、前記複数のＤＲＡＭセルのうちで、アクセスされる
セルに対応付けられた該複数のうちのバースト長に対応
付けられている数のセンス・アンプのみを同時に活性化
するドライバ回路とを含むことにある。
とするところは、複数のＤＲＡＭセルと、該複数のＤＲ
ＡＭセルの各々に対応付けられた複数のセンス・アンプ
と、前記複数のＤＲＡＭセルのうちで、アクセスされる
セルに対応付けられた該複数のうちのバースト長に対応
付けられている数のセンス・アンプのみを同時に活性化
するドライバ回路とを含むことにある。
【００１１】本発明のＤＲＡＭのデータ・アクセス（読
み出し／書き込み）方法の要旨とするところは、複数の
ＤＲＡＭセルと、該複数のＤＲＡＭセルの各々に対応付
けられた複数のセンス・アンプとを有するＤＲＡＭセル
のアクセス方法であって、該複数のＤＲＡＭセルの中か
らアクセスするＤＲＡＭセルを選択するステップと、前
記選択されたＤＲＡＭセルに対応する前記複数のセンス
・アンプのうちのバースト長に対応するセンス・アンプ
のみを活性化するステップとを含むことにある。
み出し／書き込み）方法の要旨とするところは、複数の
ＤＲＡＭセルと、該複数のＤＲＡＭセルの各々に対応付
けられた複数のセンス・アンプとを有するＤＲＡＭセル
のアクセス方法であって、該複数のＤＲＡＭセルの中か
らアクセスするＤＲＡＭセルを選択するステップと、前
記選択されたＤＲＡＭセルに対応する前記複数のセンス
・アンプのうちのバースト長に対応するセンス・アンプ
のみを活性化するステップとを含むことにある。
【００１２】
【発明の実施の形態】次に、本発明に係るＤＲＡＭ及び
ＤＲＡＭのデータ処理方法の実施の形態について、図面
に基づいて詳しく説明する。図１は本発明に係るＤＲＡ
Ｍチップの１／８を示したものである。このＤＲＡＭは
３２個の入出力（Ｉ／Ｏ）を備えており、図１のＤＲＡ
Ｍ１０には全体の１／８、すなわち４個のＩ／Ｏが含ま
れる。ワード線２２には１ｋ（１０２４）個のメモリ・
セルが含まれる。また、この全体の１／８のＤＲＡＭ１
０は、４つのＩ／Ｏの各々に８ビットのバースト転送を
行う。そのため、同時に活性化するセンス・アンプの数
は、一回のバースト長８の４Ｉ／Ｏ分、すなわち３２個
に限定する。
ＤＲＡＭのデータ処理方法の実施の形態について、図面
に基づいて詳しく説明する。図１は本発明に係るＤＲＡ
Ｍチップの１／８を示したものである。このＤＲＡＭは
３２個の入出力（Ｉ／Ｏ）を備えており、図１のＤＲＡ
Ｍ１０には全体の１／８、すなわち４個のＩ／Ｏが含ま
れる。ワード線２２には１ｋ（１０２４）個のメモリ・
セルが含まれる。また、この全体の１／８のＤＲＡＭ１
０は、４つのＩ／Ｏの各々に８ビットのバースト転送を
行う。そのため、同時に活性化するセンス・アンプの数
は、一回のバースト長８の４Ｉ／Ｏ分、すなわち３２個
に限定する。
【００１３】本実施例では、１ｋ個のメモリ・セルに渡
るワード線２２に対して、セグメント・ワード・ライン
等の手法により３２個のメモリ・セル２０のみを指定
し、センス・アンプ部２６内のメモリ・セル２０に対応
するセンス・アンプのみを活性化させる。図２は図１の
ＤＲＡＭ１０の要部拡大図であり、セグメント・ワード
・ラインの一例を示している。図２では、全カラムにわ
たるワード線２２に対して、例えば４本の短いセグメン
ト・ワード線（３０１，３０２，・・・，３３２）が設
けられている。各セグメント・ワード線（３０１，３０
２，・・・，３３２）には、３２個のメモリ・セルが含
まれる。また、同一カラムにわたるセグメント・ワード
線（３０１，３０２，・・・，３３２）ごとに、アクセ
スするセグメント・ワード線を指定するＳＤ（セグメン
ト・デコーダ）ドライバ（４０１，４０２，・・・，４
３２）が設けられている。
るワード線２２に対して、セグメント・ワード・ライン
等の手法により３２個のメモリ・セル２０のみを指定
し、センス・アンプ部２６内のメモリ・セル２０に対応
するセンス・アンプのみを活性化させる。図２は図１の
ＤＲＡＭ１０の要部拡大図であり、セグメント・ワード
・ラインの一例を示している。図２では、全カラムにわ
たるワード線２２に対して、例えば４本の短いセグメン
ト・ワード線（３０１，３０２，・・・，３３２）が設
けられている。各セグメント・ワード線（３０１，３０
２，・・・，３３２）には、３２個のメモリ・セルが含
まれる。また、同一カラムにわたるセグメント・ワード
線（３０１，３０２，・・・，３３２）ごとに、アクセ
スするセグメント・ワード線を指定するＳＤ（セグメン
ト・デコーダ）ドライバ（４０１，４０２，・・・，４
３２）が設けられている。
【００１４】また、各セグメント・ワード線（３０１，
３０２，・・・，３３２）に対応するセンス・アンプ群
（１０１，１０２，・・・，１３２）が設けられてい
る。各センス・アンプ群（１０１，１０２，・・・，１
３２）は、３２個のセンス・アンプを含む。また、各セ
ンス・アンプ群（１０１，１０２，・・・，１３２）ご
とに、各群の３２個のセンス・アンプを活性化させるＤ
ＳＮ（ｄｉｓｔｒｉｂｕｔｅｄ ｓｅｔ‐ｎｏｄｅ ｄ
ｒｉｖｅｒ）ドライバ（２０１，２０２，・・・，２３
２）が設けられている。
３０２，・・・，３３２）に対応するセンス・アンプ群
（１０１，１０２，・・・，１３２）が設けられてい
る。各センス・アンプ群（１０１，１０２，・・・，１
３２）は、３２個のセンス・アンプを含む。また、各セ
ンス・アンプ群（１０１，１０２，・・・，１３２）ご
とに、各群の３２個のセンス・アンプを活性化させるＤ
ＳＮ（ｄｉｓｔｒｉｂｕｔｅｄ ｓｅｔ‐ｎｏｄｅ ｄ
ｒｉｖｅｒ）ドライバ（２０１，２０２，・・・，２３
２）が設けられている。
【００１５】そのため、例えば、ＳＤドライバ４０１で
セグメント・ワード線３０１のいずれか１つを指定し、
この指定されたワード線に対応するセンス・アンプ群１
０１のセンス・アンプを、ＤＳＮドライバ２０１で活性
化することができる。また、ＤＲＡＭ１０は、ＤＳＮド
ライバで活性化されたセンス・アンプのデータ出力信号
を受け取るプリフェッチ・ラッチ回路１４と、プリフェ
ッチ・ラッチ回路１４に接続された出力バッファ１８
と、センス・アンプ部２６に接続されたプリロード・ラ
ッチ回路１６とを含む。
セグメント・ワード線３０１のいずれか１つを指定し、
この指定されたワード線に対応するセンス・アンプ群１
０１のセンス・アンプを、ＤＳＮドライバ２０１で活性
化することができる。また、ＤＲＡＭ１０は、ＤＳＮド
ライバで活性化されたセンス・アンプのデータ出力信号
を受け取るプリフェッチ・ラッチ回路１４と、プリフェ
ッチ・ラッチ回路１４に接続された出力バッファ１８
と、センス・アンプ部２６に接続されたプリロード・ラ
ッチ回路１６とを含む。
【００１６】従って、ＳＤドライバ（４０１，４０２，
・・・，４３２）及びＤＳＮドライバ（２０１，２０
２，・・・，２３２）を用いて、３２個だけのセンス・
アンプを駆動し、ワード線２２上の３２個のメモリ・セ
ル２０のデータをプリフェッチ・ラッチ回路１４に収
め、出力バッファ１８から４つの各出力に８ビット・バ
ーストでデータを読み出す。また、プリフェッチ・ラッ
チ回路１４にデータをプリフェッチしたすぐ後に、自動
的にプリチャージを行う。
・・・，４３２）及びＤＳＮドライバ（２０１，２０
２，・・・，２３２）を用いて、３２個だけのセンス・
アンプを駆動し、ワード線２２上の３２個のメモリ・セ
ル２０のデータをプリフェッチ・ラッチ回路１４に収
め、出力バッファ１８から４つの各出力に８ビット・バ
ーストでデータを読み出す。また、プリフェッチ・ラッ
チ回路１４にデータをプリフェッチしたすぐ後に、自動
的にプリチャージを行う。
【００１７】一方、書き込み時は、４つの各入力に８ビ
ット・バーストで入力されたデータは、プリロード・ラ
ッチ回路１６に一旦収納され、３２データが全て入力さ
れた時点で３２個のメモリ・セル２０に同時に書き込ま
れる。また、データがプリロード・ラッチ回路１６にプ
リロードされ、一括でライト・バックされた後に、自動
的にプリチャージが行われる。
ット・バーストで入力されたデータは、プリロード・ラ
ッチ回路１６に一旦収納され、３２データが全て入力さ
れた時点で３２個のメモリ・セル２０に同時に書き込ま
れる。また、データがプリロード・ラッチ回路１６にプ
リロードされ、一括でライト・バックされた後に、自動
的にプリチャージが行われる。
【００１８】このように、データのプリフェッチ後ある
いはライト・バック後には、自動的にプリチャージが行
われる。図１に示したＤＲＡＭ１０は全体の８分の１で
あるので、チップ全体では３２×８＝２５６個のセンス
・アンプが活性化される。なお、リフレッシュ時には、
コマンドで１ｋのワード線に含まれる全てのセグメント
・ワード・ラインとセンス・アンプのセット・ノード・
ドライバを駆動して、１ｋ（チップ全体では８ｋ）個の
センス・アンプを活性化する従来と同じ方法をとること
もできる。
いはライト・バック後には、自動的にプリチャージが行
われる。図１に示したＤＲＡＭ１０は全体の８分の１で
あるので、チップ全体では３２×８＝２５６個のセンス
・アンプが活性化される。なお、リフレッシュ時には、
コマンドで１ｋのワード線に含まれる全てのセグメント
・ワード・ラインとセンス・アンプのセット・ノード・
ドライバを駆動して、１ｋ（チップ全体では８ｋ）個の
センス・アンプを活性化する従来と同じ方法をとること
もできる。
【００１９】本実施例では全体で３２の入出力構成をし
ており、最大で８ビットのバースト長であれば、チップ
全体で２５６個だけのセンス・アンプしか同時に活性化
しない。チップ全体でわずか２５６個のセンス・アンプ
しか活性化しないので、ワード線の負荷容量およびセン
ス・アンプのセット・ノードの負荷容量を大幅に低減す
ることができる。これにより、アクセス・タイムおよび
リストア・タイムが短くなり、プリチャージ時間を大幅
に短縮することができる。
ており、最大で８ビットのバースト長であれば、チップ
全体で２５６個だけのセンス・アンプしか同時に活性化
しない。チップ全体でわずか２５６個のセンス・アンプ
しか活性化しないので、ワード線の負荷容量およびセン
ス・アンプのセット・ノードの負荷容量を大幅に低減す
ることができる。これにより、アクセス・タイムおよび
リストア・タイムが短くなり、プリチャージ時間を大幅
に短縮することができる。
【００２０】また、プリフェッチおよびプリロードと自
動プリチャージの組み合わせにより、プリチャージやロ
ウ・アドレスの活性化はデータのバースト転送中に行わ
れる。メモリ・セル・アレイの理論的な最小サイクル・
タイムは、ワード線の立ち上がりからビット線のイコラ
イズまでの時間になるが、これらは前述のように少ない
センス・アンプの同時活性化で更に短くなる。そのた
め、従来では８０ｎｓ位のサイクル・タイムが、本発明
のＤＲＡＭでは３０ｎｓ以下になる。これは、３０ｎｓ
以下の時間で次々に異なるロウ・アドレスにアクセスで
きることを示しており、バースト長が短くても、バース
トとバーストの間に空き時間が全くない完全なシームレ
スのアクセスを実現できる。すなわち、従来のぺージ・
モードを全く排してそれより高速の実質的なデータ転送
レートをロウ−ロウ間で得ることができる。
動プリチャージの組み合わせにより、プリチャージやロ
ウ・アドレスの活性化はデータのバースト転送中に行わ
れる。メモリ・セル・アレイの理論的な最小サイクル・
タイムは、ワード線の立ち上がりからビット線のイコラ
イズまでの時間になるが、これらは前述のように少ない
センス・アンプの同時活性化で更に短くなる。そのた
め、従来では８０ｎｓ位のサイクル・タイムが、本発明
のＤＲＡＭでは３０ｎｓ以下になる。これは、３０ｎｓ
以下の時間で次々に異なるロウ・アドレスにアクセスで
きることを示しており、バースト長が短くても、バース
トとバーストの間に空き時間が全くない完全なシームレ
スのアクセスを実現できる。すなわち、従来のぺージ・
モードを全く排してそれより高速の実質的なデータ転送
レートをロウ−ロウ間で得ることができる。
【００２１】また、従来からロウ・アクセス・タイムｔ
ＲＡＣとページ・モードでのアドレス・アクセス・タイ
ムｔＡＡ（ＳＤＲＡＭではＲＡＣ ＬａｔｅｎｃｙとＣ
ＡＳＬａｔｅｎｃｙ）との関係は、ほとんど全てｔＲＡ
ＣがｔＡＡの２倍になっている。そして、ＤＲＡＭが進
歩することによって、この差は大幅ではないが縮まって
きている。本発明は、ＤＲＡＭ，ＳＤＲＡＭ，ＲＡＭＢ
ＵＳ等全ての既存の方式に共通なページ・モードを用い
ていない。そのため、従来のように８ｋ個〜１６ｋ個に
もなる同時に活性化するセンス・アンプの数を大幅に減
らすことができ、アクセス・タイムやサイクル・タイム
を短くすることができる。よって、本発明のＤＲＡＭで
は、ｔＲＡＣ（ＲＡＳ Ｌａｔｅｎｃｙ）をｔＡＡ（Ｃ
ＡＳＬａｔｅｎｃｙ）にさらに近づけることができる。
そのため、大量のセンス・アンプにラッチしたデータに
頼らずに、どのロウ・アドレスにアクセスする場合でも
短いレイテンシでデータを処理出来ることになり、実質
的なデータ転送レートを常に高く保つことができる。
ＲＡＣとページ・モードでのアドレス・アクセス・タイ
ムｔＡＡ（ＳＤＲＡＭではＲＡＣ ＬａｔｅｎｃｙとＣ
ＡＳＬａｔｅｎｃｙ）との関係は、ほとんど全てｔＲＡ
ＣがｔＡＡの２倍になっている。そして、ＤＲＡＭが進
歩することによって、この差は大幅ではないが縮まって
きている。本発明は、ＤＲＡＭ，ＳＤＲＡＭ，ＲＡＭＢ
ＵＳ等全ての既存の方式に共通なページ・モードを用い
ていない。そのため、従来のように８ｋ個〜１６ｋ個に
もなる同時に活性化するセンス・アンプの数を大幅に減
らすことができ、アクセス・タイムやサイクル・タイム
を短くすることができる。よって、本発明のＤＲＡＭで
は、ｔＲＡＣ（ＲＡＳ Ｌａｔｅｎｃｙ）をｔＡＡ（Ｃ
ＡＳＬａｔｅｎｃｙ）にさらに近づけることができる。
そのため、大量のセンス・アンプにラッチしたデータに
頼らずに、どのロウ・アドレスにアクセスする場合でも
短いレイテンシでデータを処理出来ることになり、実質
的なデータ転送レートを常に高く保つことができる。
【００２２】また、本発明では活性化するセンス・アン
プが限定されているので、動作電流を低減させることが
できる。従来の８ｋ個〜１６ｋ個のセンス・アンプと比
較して、本発明では２５６個のセンス・アンプしか活性
化しないので、ビット・ラインの充放電電流が１／６４
〜１／３２になる。そのため、８０ｎｓで８ｋ個〜１６
ｋ個のセンス・アンプを活性化させる場合に比べて、３
０ｎｓの様な高速のサイクル・タイムで動作させても、
本発明のＤＲＡＭは動作電流をはるかに低く抑えること
ができる。
プが限定されているので、動作電流を低減させることが
できる。従来の８ｋ個〜１６ｋ個のセンス・アンプと比
較して、本発明では２５６個のセンス・アンプしか活性
化しないので、ビット・ラインの充放電電流が１／６４
〜１／３２になる。そのため、８０ｎｓで８ｋ個〜１６
ｋ個のセンス・アンプを活性化させる場合に比べて、３
０ｎｓの様な高速のサイクル・タイムで動作させても、
本発明のＤＲＡＭは動作電流をはるかに低く抑えること
ができる。
【００２３】以上、本発明に係るＤＲＡＭ及びＤＲＡＭ
のデータ読み出し／書き込み方法の実施例について、図
面に基づいて種々説明したが、本発明は図示したＤＲＡ
Ｍ及びＤＲＡＭのデータ読み出し／書き込み方法に限定
されるものではない。例えば、限定して活性化するセン
ス・アンプは特に限定はされず、バースト長や入出力数
等に合わせて任意数のセンス・アンプを活性化すること
ができる。その他、本発明はその趣旨を逸脱しない範囲
で当業者の知識に基づき種々なる改良，修正，変形を加
えた態様で実施できるものである。
のデータ読み出し／書き込み方法の実施例について、図
面に基づいて種々説明したが、本発明は図示したＤＲＡ
Ｍ及びＤＲＡＭのデータ読み出し／書き込み方法に限定
されるものではない。例えば、限定して活性化するセン
ス・アンプは特に限定はされず、バースト長や入出力数
等に合わせて任意数のセンス・アンプを活性化すること
ができる。その他、本発明はその趣旨を逸脱しない範囲
で当業者の知識に基づき種々なる改良，修正，変形を加
えた態様で実施できるものである。
【００２４】
【発明の効果】本発明のＤＲＡＭ及びＤＲＡＭのデータ
・アクセス（読み出し／書き込み）方法によれば、同時
に活性化するセンス・アンプ数をバースト長分に限定し
ている。同時に活性化するセンス・アンプ数を限定する
ことにより、プリチャージ時間等が短縮され、サイクル
・タイムを短くすることができる。その結果、異なるロ
ウ・アドレス間のアクセスも高速に行うことができる。
・アクセス（読み出し／書き込み）方法によれば、同時
に活性化するセンス・アンプ数をバースト長分に限定し
ている。同時に活性化するセンス・アンプ数を限定する
ことにより、プリチャージ時間等が短縮され、サイクル
・タイムを短くすることができる。その結果、異なるロ
ウ・アドレス間のアクセスも高速に行うことができる。
【図１】本発明のＤＲＡＭの一実施例を示す要部拡大構
成図である。
成図である。
【図２】図１に示すＤＲＡＭの要部拡大構成図である。
【図３】従来のＤＲＡＭの一例を示す要部拡大構成図で
ある。
ある。
【図４】ＤＲＡＭのデータ読み出しの概要を示すタイミ
ング図である。
ング図である。
【図５】ＳＤＲＡＭのデータ読み出しの概要を示すタイ
ミング図である。
ミング図である。
１０：ＤＲＡＭ
１４：プリフェッチ・ラッチ回路
１６：プリロード・ラッチ回路
１８：出力バッファ
２０：ワード線（３２個のメモリ・セル部分）
２２，８２：ワード線
２４，７２：ロウ・デコーダ
２６：センス・アンプ部
２８，７６：カラム・デコーダ
７０：ＤＲＡＭ（従来）
７４：センス・アンプ
８０：ワード線
８４：ビット線
１０１，１０２，１３２：センス・アンプ群
２０１，２０２，２３１，２３２：ＤＳＮドライバ
３０１，３０２，３３２：セグメント・ワード線
４０１，４０２，４３１，４３２：セグメント・デコー
ダ・ドライバ（ＳＤドライバ）
ダ・ドライバ（ＳＤドライバ）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 渡辺 晋平
神奈川県大和市下鶴間1623番地14 日本
アイ・ビー・エム株式会社 大和事業所
内
(56)参考文献 特開 平２−3147（ＪＰ，Ａ)
特開 平９−91955（ＪＰ，Ａ)
特開 昭63−247995（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/40 - 11/409
Claims (6)
- 【請求項１】 複数のＤＲＡＭセルと、 該複数のＤＲＡＭセルの各々に対応付けられた複数のセ
ンス・アンプと、 前記複数のＤＲＡＭセルのうちで、アクセスされるセル
に対応付けられた該複数のうちのバースト長に対応付け
られている数のセンス・アンプのみを同時に活性化する
ドライバ回路とを含むＤＲＡＭ。 - 【請求項２】 前記ドライバ回路により活性化されたセ
ンス・アンプからデータ出力信号を受け取るプリフェッ
チ回路と、該プリフェッチ回路に接続された出力バッフ
ァ回路を含むことを特徴とする請求項１に記載のＤＲＡ
Ｍ。 - 【請求項３】 前記センス・アンプに接続されたプリロ
ード回路を含むことを特徴とする請求項２に記載のＤＲ
ＡＭ。 - 【請求項４】 複数のＤＲＡＭセルと、該複数のＤＲＡ
Ｍセルの各々に対応付けられた複数のセンス・アンプと
を有するＤＲＡＭセルのアクセス方法であって、 該複数のＤＲＡＭセルの中からアクセスするＤＲＡＭセ
ルを選択するステップと、 前記選択されたＤＲＡＭセルに対応する前記複数のセン
ス・アンプのうちのバースト長に対応するセンス・アン
プのみを活性化するステップとを含むことを特徴とする
ＤＲＡＭのデータ・アクセス方法。 - 【請求項５】 前記ＤＲＡＭセルを選択するステップ
が、バースト・モードを含む請求項４に記載のＤＲＡＭ
のアクセス方法。 - 【請求項６】 前記バースト・モードが８ビット・バー
ストである請求項５に記載のＤＲＡＭのアクセス方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37035898A JP3362775B2 (ja) | 1998-12-25 | 1998-12-25 | Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法 |
| TW088117187A TW437071B (en) | 1998-12-25 | 1999-10-05 | DRAM and data access method for DRAM |
| KR1019990050507A KR100323966B1 (ko) | 1998-12-25 | 1999-11-15 | Ｄｒａｍ 및 ｄｒａｍ의 데이타 액세스 방법 |
| US09/464,912 US6252794B1 (en) | 1998-12-25 | 1999-12-16 | DRAM and data access method for DRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37035898A JP3362775B2 (ja) | 1998-12-25 | 1998-12-25 | Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000195253A JP2000195253A (ja) | 2000-07-14 |
| JP3362775B2 true JP3362775B2 (ja) | 2003-01-07 |
Family
ID=18496709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37035898A Expired - Fee Related JP3362775B2 (ja) | 1998-12-25 | 1998-12-25 | Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6252794B1 (ja) |
| JP (1) | JP3362775B2 (ja) |
| KR (1) | KR100323966B1 (ja) |
| TW (1) | TW437071B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007013491A1 (ja) | 2005-07-29 | 2007-02-01 | International Business Machines Corporation | メモリの制御方法、メモリ・システム |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2003071550A1 (ja) * | 2002-02-25 | 2005-06-16 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6754134B1 (en) * | 2003-09-25 | 2004-06-22 | International Business Machines Corporation | Semiconductor storage device having multiple interrupt feature for continuous burst read and write operation |
| WO2005045846A1 (ja) * | 2003-11-06 | 2005-05-19 | International Business Machines Corporation | 半導体記憶装置及びそのバースト動作方法 |
| US7793037B2 (en) * | 2005-05-31 | 2010-09-07 | Intel Corporation | Partial page scheme for memory technologies |
| JP4234126B2 (ja) * | 2005-09-28 | 2009-03-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | メモリ、メモリ・アクセス制御方法 |
| JP5072274B2 (ja) * | 2005-09-29 | 2012-11-14 | エスケーハイニックス株式会社 | メモリ装置の書き込み回路 |
| JP4769548B2 (ja) | 2005-11-04 | 2011-09-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体記憶装置 |
| US9240883B2 (en) | 2008-09-04 | 2016-01-19 | Intel Corporation | Multi-key cryptography for encrypting file system acceleration |
| US7957216B2 (en) * | 2008-09-30 | 2011-06-07 | Intel Corporation | Common memory device for variable device width and scalable pre-fetch and page size |
| JP5343734B2 (ja) * | 2009-06-26 | 2013-11-13 | 富士通株式会社 | 半導体記憶装置 |
| US8811110B2 (en) | 2012-06-28 | 2014-08-19 | Intel Corporation | Configuration for power reduction in DRAM |
| US20140219007A1 (en) | 2013-02-07 | 2014-08-07 | Nvidia Corporation | Dram with segmented page configuration |
| US8988946B1 (en) * | 2014-07-07 | 2015-03-24 | Sandisk Technologies Inc. | Selective sense amplifier enablement |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2739802B2 (ja) * | 1992-12-01 | 1998-04-15 | 日本電気株式会社 | ダイナミックｒａｍ装置 |
| JP2697634B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
| US5600605A (en) * | 1995-06-07 | 1997-02-04 | Micron Technology, Inc. | Auto-activate on synchronous dynamic random access memory |
| JP2904076B2 (ja) * | 1995-11-10 | 1999-06-14 | 日本電気株式会社 | 半導体記憶装置 |
| KR100253564B1 (ko) * | 1997-04-25 | 2000-05-01 | 김영환 | 고속 동작용 싱크로노스 디램 |
| TW378330B (en) * | 1997-06-03 | 2000-01-01 | Fujitsu Ltd | Semiconductor memory device |
| JPH11162174A (ja) * | 1997-11-25 | 1999-06-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
-
1998
- 1998-12-25 JP JP37035898A patent/JP3362775B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-05 TW TW088117187A patent/TW437071B/zh not_active IP Right Cessation
- 1999-11-15 KR KR1019990050507A patent/KR100323966B1/ko not_active Expired - Fee Related
- 1999-12-16 US US09/464,912 patent/US6252794B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007013491A1 (ja) | 2005-07-29 | 2007-02-01 | International Business Machines Corporation | メモリの制御方法、メモリ・システム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100323966B1 (ko) | 2002-02-16 |
| TW437071B (en) | 2001-05-28 |
| US6252794B1 (en) | 2001-06-26 |
| KR20000047637A (ko) | 2000-07-25 |
| JP2000195253A (ja) | 2000-07-14 |
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|---|---|---|---|
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