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JP4234126B2 - メモリ、メモリ・アクセス制御方法 - Google Patents
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JP4234126B2 - メモリ、メモリ・アクセス制御方法 - Google Patents

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Description

本発明は、一般的にはメモリに関し、より詳細には、メモリのデータ入力／出力（I/O）におけるデータ・レートを改善するためのメモリへのアクセス制御に関する。
DRAMをベースとする擬似SRAM（PSRAM）は、古くから携帯電話、PDA等の電池駆動の製品、特に従来のSRAMでは実現が困難な大きなメモリ容量を必要とする製品に広く使われてきている。このPSRAMには、大容量であることはもちろんのこと、他にスタンバイ時およびアクティブ時の低電流化、さらには、使用される機器の機能、性能の向上に伴って、最近は高速化が重要になってきている。例えば、従来のSRAM対応インターフェイスの非同期方式では、15ns-20nsという短いサイクル時間のページモードが導入されている。また、さらなる高速化をめざして、同期方式では、4, 8, 16ワードのバースト・モードによる書き込みおよび読み出しが、75MHzから100MHz以上のクロックで実行される製品が出始めている。その結果、PSRAMはSRAM型からむしろSDRAMに近い製品に進化している。
PSRAMの標準的な仕様書（COSMORAMまたはCellular RAM等）では、バースト・モードにおける一回毎のバースト書き込みまたは読み出しにおけるデータ・レートは高い。しかし、バースト・モードの場合、各バーストが終了してからでないと次の書き込みまたは読み出しのコマンドを入れることができない。そのため、連続して4, 8, 16ワードの書き込みまたは読み出しが来た場合、データ・バスにはバーストとバーストの間で空きが出きてしまう。その結果、連続動作でのデータ・レートは、使用しているクロックで決まる最大データ・レートよりもかなり低くなってしまう。
図1は、従来のＰＳＲＡＭにおける4ワードのバースト長の動作のタイミング・チャートである。図１は、標準的な仕様書に基づく、書き込みレイテンシが4、読み出しレイテンシが5の場合の例を示している。 図１(a)は2回連続のバースト書き込み動作を示す。チップ・イネーブル（CE）とアドレス・バリッド（ADV）とライト・イネーブル（WE）をロウに、アウトプト・イネーブル（OE）をハイにしたクロック（CLK）のタイミング（ｔ１）で、アドレス（ADR）を与えて、最初に書き込みコマンドを入れる。それから4クロック目（ｔ２）からデータI/Oに4ワードのバースト・データを与える。ATCはアレイ・タイム・コンスタント（Array Time Constant）であり、アレーのワード線が活性化（ハイ）し始めてからアレーの動作が終了する（ビット線のイコライズ）までの時間を示している。ＳＤＲＡＭの様なパイプライン方式ではバーストの間アレーはずっと活性化している。従って、4ワードの書き込みが終わってからでないと次の書き込みコマンドを入れることはできないので、次の書き込みコマンドはバーストの最後のクロックから3クロック目（ｔ３）に入る。
図1（ｂ）は2回連続のバースト読み出し動作を示す。CEとADVとOEをロウに、WEをハイにしたクロックのタイミング（ｔ４）でアドレス（ADR）を与えて、最初に読み出しコマンドを入れる。そして、5クロック目（ｔ５）から4ワードのデータがデータI/Oに出てくる。（ａ）の書き込みの場合と同様に、パイプライン動作ではアレーは最後のバースト・データが出るまで活性化している。したがって、次の読み出しコマンドはその活性化しているメモリ・アレイがリストアーされてからでないと入れられないため、次の読み出しコマンドは最後のバースト・データのクロックから2クロック目（ｔ６）に入る。図1の従来のPSRAMでは、書き込み、読み出しともデータI/Oのバーストとバーストの間（ｔｌ）は6クロック空いてしまう。つまり、データI/Oは毎回のバースト動作で4クロック分の連続するデータとして使われ、その後6クロック休むという動作を繰り返すことになる。従って、これらの連続したバーストのデータ・レートはクロックで決まる最大データ・レートの40%にしかならない。
バースト・データ・レートを上げる方法として、ＳＤＲＡＭの様な一般的に複数バンクを設けてバンク・インターリーブでバーストとバーストの間をシームレスにする方法がある。しかし、この方法では、同じバンク内にアクセスが続けてきた場合にはシームレスにはならないという問題がある。
この問題を解決する方法が、日本国の特許第3362775号公報（対応米国特許6,252,794）に開示されている。この公報には、同じバンク内を含む全てのランダム・ロウ・アクセス（Random Row Access）においてシームレス動作が出来る方法が提案されている。その方法では、書き込みでは、バースト・データーを順次ラッチして（Preload）、全てそろってから全バースト・データを一度にメモリ・アレイに書き込む。また読み出しでは、全バースト・データを最初のセンスアンプの活性化後一度にラッチに取り出す（Prefetch）。書き込み、読み出しともにアレーの活性化は一バースト分しか行わず、直ぐにプレチャージする方式である。
しかし、この特許の方法を用いても、以下の問題が残る。すなわち、標準的な仕様書では、上述した図1に示すタイミングが決められており、その中では2回目以後の書き込みや読み出しコマンドはそれぞれ、最後のバーストが終了したタイミングと決められている。したがって、この標準的なコマンド入力方式を使う限り、たとえ上記特許のプリロード（Preload）およびプリフェッチ（Prefetch）の方式を用いても、連続するバースト・データのシームレスな入出力を達成することはできない。言い換えれば、連続したバーストのデータ・レートを向上させることはできない。そこで、この標準的仕様書に沿った動作が出来る事に加えて、この仕様書に違反する事無く、シームレス動作を可能にする新しい方法が必要である。
特許第3362775号公報（対応米国特許6,252,794）
本発明の目的は、メモリにおいて、連続するバースト・データのデータI/Oでのデータ・レートを向上させることである。
本発明の目的は、メモリにおいて、シームレスなバースト動作の繰り返しを可能にすることである。
本発明の目的は、標準仕様書に矛盾しない新しい、メモリへのアクセス制御方法（アクセス・コマンド方式）を提案することである。
本発明は、メモリ・アレイと、メモリ・アレイへのアクセスを制御するためのアクセス制御回路とを備え、そのアクセス制御回路は、第１および第２の入力信号を受けて、メモリ・アクセスを知らせるためのアクセス・コマンド信号を出力するアクセス・コマンド回路と、第１および第２の入力信号と第３および第４の入力信号とクロック信号を受けて、アクセス・コマンド信号の種類を特定するためのコマンド識別信号を出力するコマンド識別回路とを含むことを特徴とするメモリである。
本発明は、メモリ・セル・アレイとカラム・デコーダとロウ・デコーダとを備え、アドレス入力とデータ入出力に接続するメモリであって、第１および第２の入力信号を受けて、メモリへ・アクセスの開始を知らせるためのアクセス・コマンド信号を出力するアクセス・コマンド回路と、第１および第２の入力信号と第３および第４の入力信号とクロック信号を受けて、アクセス・コマンド信号の種類を特定するためのコマンド識別信号を出力するコマンド識別回路と、アクセス・コマンド信号に応じて、アドレス入力から入力されるアドレス信号をラッチするアドレス・ラッチ回路と、アドレス・ラッチ回路から出力されるアドレス信号を受けて、実際にアクセスするアクセス・アドレスをカラム・デコーダとロウ・デコーダに出力するアクセス・アドレス・ラッチ回路と、メモリ・セル・アレイからリードされるリード・データをラッチするプリフェッチ・ラッチ回路と、データ入出力から入力されるライト・データをラッチするプリロード・ラッチ回路と、アクセス・コマンド信号とコマンド識別信号を受けて、アクセス・アドレスへのアクセスを開始するためのアクセス・スタート信号をメモリ・セル・アレイとアクセス・アドレス・ラッチ回路に出力する制御回路と、を備えるメモリである。
本発明は、メモリへのアクセスを制御するための方法であって、チップ・イネーブル（ＣＥ）信号とアドレス・バリッド（ＡＤＶ）信号に応じて、メモリ・アクセスを知らせるためのアクセス・コマンド（ＡＣＭＤＳ）信号を生成するステップと、ＣＥ信号とＡＤＶ信号とアウトプット・イネーブル（ＯＥ）信号とライト・イネーブル（ＷＥ）信号に応じて、アクセス・コマンド信号の種類を特定するためのコマンド識別（ＣＤＮ）信号を生成するステップと、を含む制御方法である。
本発明によれば、新しいメモリへのアクセス制御方法（アクセス・コマンド方式）の採用により、バースト・モードにおけるデータ入出力のデータ・レートを向上させることができる。
本発明によれば、標準仕様書にも矛盾しない新しい、メモリへのアクセス制御方法（アクセス・コマンド方式）の採用により、標準的なメモリ仕様書の種類に囚われることなく、より汎用的にメモリのシームレスなバースト動作の繰り返し（データ・レートの向上）を可能にすることができる。
本発明のメモリおよびメモリへのアクセスを制御するための方法について、図面を参照しながら説明する。以下の説明では、本発明の内容をより明確にするために、必要に応じて従来技術の例（図面）を参照して、比較しながら説明する。また、以下の説明では、本発明をPSRAMに適用した場合について説明しているが、本発明はPSRAMに限られず、他のメモリ・システムへも適用可能である。図2 は本発明のメモリの一例であるPSRAMのタイミング・チャートである。図２は、図1 の従来技術と同じレイテンシ（書き込み：４、読みだし：５）およびバースト長（４ワード）における、Preload/Prefetch方式を用いた場合の例を示している。図２のCLKなどの記号の意味は図１の場合と同じである。
図２（ａ）は、3回続けて書き込みをおこなう場合の例である。図２（ａ）と図１（ａ）の大きな違いは、まずアレイ・タイム・コンスタント（ATC）が図2（ａ）では図1（ａ）より3クロック分短くなっている事である。その理由は、本発明の場合、メモリ・アレイの活性化を、従来技術の様にバースト・データがI/Oに入出力される前からおこなう必要がなく、最後のバースト・データがI/Oに来る時に書き込みが可能なかなり後のタイミングでおこなえばよいからである。ATCが短くなった事で、２つめの書き込みコマンド（ADR）を、初めの4ワード（クロック）が終わった次のクロックのタイミング（ｔ２）で入れても、２つのATC（ATC―W1とATC―W2）は重ならない。その結果、データI/Oのバースト・データはシームレスとなる。
図2（ｂ）は、3回続けて読み出す場合の例である。この場合も、全てのバースト・データをプリフェッチ（Prefetch）するので、ATCは図1（ｂ）の場合に比べて3クロック分短くできる。２つめの読み出しコマンドを、最初の4ワード（クロック）のが終わった次のクロックのタイミング（ｔ６）で入れることができる。従って、この場合も、データI/Oはシームレス動作が可能となる。
ここで、標準的な仕様書では、書き込みの場合、ライト・イネーブル（WE）はアドレス信号（ADV）がロウになるクロックの時にロウで、アウトプット・イネーブル（OE）はずっとハイであることが要求される。また、読み出しの場合は、WEはADVがロウになるクロックの時にハイで、OEはずっとロウであることが要求される。すなわち、ADVがロウになる時のクロックでは、WEとOEがともにロウになることは禁止されている。禁止されているコマンドの組み合わせは、標準仕様書に準拠した動かし方では使われることが無いので、逆にその組み合わせを特殊なコマンドとして使用出来ることを意味する。本発明では、その特殊なコマンドを利用することに着目した。
図2にはその特殊なコマンドを利用する動作が示されている。図２（ａ）の書き込みの最初にコマンド（WRITE-1）は、図1と同じADV、 WE、 OEの組み合わせと同じであるが、2回、3回目のコマンド（WRITE-2、3）では、ADVがロウになるクロックでWEとOEとがともにロウである。つまり、一度書き込みに入ったら、その後にWEとOEがともにロウのアクセス・コマンドは書き込みと認識するという方式を取る。また、図２（ｂ）の読み出しの最初のコマンド（READ-1）は、図1と同じADV、 WE、 OEの組み合わせと同じであるが、2回、3回目のコマンド（READ-２、３）ではADVがロウになるクロックでWEとOEとがともにロウであれば、これらのアクセスは読み出しとする。つまり、一度読みだしに入ったら、その後にWEとOEがともにロウのアクセス・コマンドは読みだしと認識するという方式を取る。
書き込みに入って次も書き込み、あるいは読み出しに入って次も読み出しでは、最初と同じコマンドを単純に入れればよいと考えられる。しかし、最初と同じコマンドを用いた場合、以下の問題が生ずる。すなわち、別の業界標準の仕様書では、書き込みと読み出しの双方について、インターラプトというモードがある。そのモードでは、バースト中に通常の書き込みや読み出しコマンドを入れると、そこでバーストをストップし、新たなレイテンシ後にインターラプトしたアドレスのバーストを始めることが決められている。したがって、単純に最初と同じコマンドを入れる方式では、そのインターラプトというモードでは、シームレスなデータI/O動作を達成することができない。本発明の特殊コマンドを用いる方式では、かかるモードでもシームレスなデータI/O動作を達成することができる。
図２と図１を比較すると、本発明でデータ・レートの大きな改善が得られる事が分かる。図1の従来技術では書き込み、読み出しとも4ワードのバーストを何回繰り返しても、データI/Oには10クロック（ｔ１とｔ２の間）のうちの4クロックしか使われていない。したがって、データ・レートは常にクロックの周期で決まる最大データ・レートの40%にしかならない。一方、本発明の図2では、コマンド（ADR）の周期をバースト長と同じ4クロックにでき、図１の従来の場合に比べて6クロック短くできる。その結果、図１の本発明の場合では、バーストとバースト間がシームレスな書き込みあるいは読み出しとすることができる。データ・レートはクロックの周期で決まる最大データ・レートの常に100%となり、従来技術の2.5倍もの高速化となる。
書き込みから読み出しへの切り替え、およびその逆の切り替えには通常の標準仕様書のコマンドを使う。その動作を説明するために、2回の書き込み後に2回の読み出しを行う場合を想定して、本発明のタイミングを図４に示す。比較のために、図3に同じ条件での従来方式のタイミングを示す。最初のコマンド（ADR）では、WEがロウで、OEがハイの通常の書き込みコマンド（WRITE-1）である。2番目のコマンドでは、WEとOEがともにロウの新規組み合わせであり、1番目が書き込みなのでそれと同じ書き込みコマンド（WRITE-2）となる。3番目のコマンドでは、ADVがロウの時にWEがハイで、OEがロウなので、通常の読み出しコマンド（READ-1）となる。４番目のコマンドでは、またWEとOEをともにロウの新規組み合わせにすると、３番目が読み出しなので、読み出しコマンド（READ-2）となる。2回目の読み出し（READ-2）の後に、WEをロウにOEをハイにする通常コマンドを入れるとこれは書き込みコマンド（WRITE-3）となる。
この図４の動作モードを従来技術の図3と比較すると、本発明による大きなデータ・レートの改善が明らかになる。図3では、書き込みと書き込み（WRITE-1とWRITE=2）の間、読み出しと読み出し（REA=D-1とREAD-2）の間、それに書き込みと読み出しの切り替え（WRITE-2からREAD-1）の間の全ての4ワードのバースト間で、データI/Oに大きな空きが生じる。図4の本発明では、データI/Oに比較的大きな空きが出るのは、書き込みと読み出しの切り替え（WRITE-2からREAD-1）の間だけである。読み出しから書き込みへの切り替えでは(READ-2 から WRITE3)では最小の1クロックしか空かない。この１クロックの空きを設けているのは、データI/Oの読み出しと書き込みの衝突を防ぐためである。もし、オープンドレインの様な衝突が問題ない構成であれば、書き込みコマンドを1クロック前にしてもメモリ・アレイとメモリ・アレイの動作の間は大きく空いているので、データI/Oで1クロック空ける必要はなく、シームレスなデータI/Oとなる。
4ワードの短いバースト長の2回の少ない書き込みおよび読み出しの繰り返し回数でも、コマンドWRITE-1からWRITE-３の間の平均のデータ・レートは、従来技術では図1と同じクロックの周期で決まる最大データ・レートの40%(16/40)であるのに対して、本発明では76%（16/21）となる。本発明は従来技術の約2倍の高速化を得ている。バースト長が8や16の様に長い場合や、続ける書き込みや読み出しの回数が増えれば、本発明のデータ・レートはさらに高くなり、クロックの周期で決まる最大データ・レートの100%に近くなる。
図５は本発明のメモリの構成の一例を示す図である。各ブロックについて以下に説明する。
ADRBはアドレス・バッファ (Address Buffer)である。ADRBは外部からのアドレス入力信号（ADR）を受け取り、内部回路へ伝達するバッファ回路である。
ADRLTHはアドレス・ラッチ(Address Latch)である。ADRLTHは、アドレス入力信号（ADR）をアクセス・コマンドの信号であるACMDSに応じて一時的にラッチする回路である。ここではACMDSが来る度にアドレスをラッチするので、後述の様にメモリ・アレイのアクセスが開始される以前に次のアドレスが入る事がある。従ってADRLTHは２段のFIFO型が好ましい。
AALTHはアクセス・アドレス・ラッチ(Access Address Latch)である。AALTHは、実際にアクセスするアドレスをアレイ・アクセス開始の信号であるASTRTに応じてラッチして、アクセス・アドレス(Access Address)であるACADRとして、メモリ・アレイのロウ・デコーダー(RDEC)とカラム・デコーダー(CDEC)に供給し、かつアレイ・アクセス中そのACADRを保持する回路である。
ADRCTLはアドレス・コントール(Address Control)回路である。ADRCTLは、チップ・イネーブル（CE）とアドレス・バリッド（ADV）がともにロウになったタイミングをアクセスが来たと認識する。そして、ADRCTLは、アクセス・コマンド信号(Access Command Signal)であるACMDSをADRLTHに出力して、アドレスをラッチさせる。同時にADRCTLはその他の内部制御回路へもACMDSを出力することによりアクセスの開始を知らせる。
CMDDECはコマンド・デコーダ(Command Decoder)である。CMDDECは、CEとADVの他にアウトプット・イネーブル（OE）とライト・イネーブル（WE）とクロック（CLK）を受けて、アクセス・コマンド信号の種類を特定するためのコマンド識別信号を意味するWRITEを出力するコマンド識別回路として機能する。図６にCMDDECの詳細な構成を示す一例と真理値表を示す。図６の構成および真理値表から明らかなように、CMDDECは、CEとADVがロウのクロックのタイミングで、OEとWEの組み合わせに応じて、真理値表による信号（ハイまたはロウ）をWRITE信号として出力する。ここでは、WRITEがロウ（L）で書き込みを、ハイ（H）で読みだしをそれぞれ意味する。図６に示すような構成により、WE(L)とOE(H)で書き込みおよびWE(H)とOE(L)で読み出しという標準仕様書の要求を満たすことができる。同時に、WWE(L)とOE（L）の組み合わせで、その前のWRITE（LまたはH）と同じ状態（書き込みまたは読み出し）を保持するという本発明特有のコマンドを作ることができる。なお、図６の構成はあくまで一例であり、かかる機能を満たすものであればいかなる回路構成であってもよい。
CLKBはクロック・バッファ(Clock Buffer)であり、外部からのクロック信号を受けてバッファリングすると同時に他の回路へそのクロック信号を伝える回路である。
ACTLはアクセス・コントロール（Access Control）回路である。ACTLは、ACMDSとWRITE信号を受けて、もしWRITEがハイであれば、読み出しのために直ちにASTRT(Access Start)信号をアレーの制御回路（ATG）に送る。ACTLは、WRITE信号がロウ（書き込み）である場合には、ASTRTを直ぐには出力しない。その場合、ACTLは、書き込みのレイテンシ・カウンタ（WLCNT）からのBWCLK信号を受けてから、適切な遅延の後にASTRT信号をATGに出力する。また、ASTRT信号はADRLTHへも出力され、ADRLTHを構成するFIFOに２つのアドレスが入っている場合は、先に入ったアドレスをAALTHに送り、一つしかはいっていなイ場合は、そのアドレスをAALTHに転送するなどの制御にも使用されるも。
ATGは、アレイ・タイミング・ジェネレータ (Array Timing Generator) である。ATGは、ACTLからのASTRT信号を受けて、メモリ・アレイへのアクセスを開始し、選択されたワード線の活性化、センスアンプの駆動、プリチャージ等の一連のメモリ・アレイのタイミング制御信号を発生する。さらに、ATGは、ACTLへアクセス・エンド（AEND）信号（アクセス開始でロウ、その完了でハイ）を送る。
RLCNTはリード・レンテンシ・カウンタ(Read Latency Counter)である。RLCNTは、読み出しアクセス・コマンド（WRITE（L））を受けた後、予め決められたレイテンシの後から、バースト長分の外部クロック（CLK）に同期したクロック信号BRCLK(Burst Read Clock)を出力する。
WLCNTはライト・レイテンシ・カウンタ(Write Latency Counter)である。WLCNTは、書き込みコマンド（WRITE(H)）を受けた後、予め決められたレイテンシの後から、バースト長分の外部クロック（CLK）に同期したクロック信号BWCLK(Burst Write Clock)を出力する。
PFLTHはプリフェッチ・ラッチ (Prefetch Latch)である。PFLTHは、読み出し時に全バースト長分のデータRDATA(Read Data)を一度にラッチし、BRCLK信号に応じてRDATAをデータI/O回路であるRCVDR(Receiver & Driver)に送る。
PLLTH はプリロード・ラッチ(Preload Latch)である。PLLTH は、バーストでRCVDRに外部から書き込まれるデータをBWCLK信号に応じてラッチする。また、PLLTHは、BWCLK信号のクロック数をカウントして、全バースト長分の書き込みデータWDATAが全部ラッチされた後、そのWDATAを一度にメモリ・アレイに書き込むためのバッファを含む。
RCVDRはデータ・レシーバ＆ドライバ (Data Receiver and Driver)である。RCVDRは、Data入力および出力（Data I/O）からライト・データを受け取り、メモリ・セルからのリード・データをData I/Oに出力する。
次に図５の構成を用いた場合における、本発明のメモリ・アクセスの制御方法について説明する。
図７は、図２（ａ）に示した３回の連続した書き込みにおける動作タイミングを示す図である。Write-1のタイミングで、ADVとCEがともにロウで、WEがロウ、OEがハイであるので、WRITEがロウとなって書き込み動作が始まる。ACMDSのハイ信号を受けて、WLCNTはクロックをカウントし始めて、予め決められたレイテンシ（４クロック）後にBWCLKを出力し始める。これと同時に、外部から書き込みデータがバーストで４ビット分のクロックに同期してRCVDRに入力される。最初のBWCLKで、RCVDRから書き込みデータをPLLTHへ転送し始めるとともに、適切な遅延後ACLTからASTRTのパルスが出て、アレイの動作が開始される。この時、AENDはロウになる。この場合のアドレスは、Write-1のコマンドでラッチされたもので、このASTRTの時点ではもうすでに次のコマンドWrite-2のアドレスがADRLTHに入っている。ADRLTHのFIFOに最初に入ったWrite-1のアドレスはAALTHに入って使われる。Write-1の４ビットのバースト・データが入力されたBWCLKの４番目のクロックから所定の遅延後、その４ビットのデータを一度にPLLTHからメモリ・アレイに書き込む。その書き込みによりメモリ・アレイへのアクセスが終了して、AENDがハイに戻る。Write-2のコマンドは、WEとOEがともにロウなので、CMDDECではWRITEをロウにしたままで変化せず、また書き込みがWrite-1と同様に行われる。
図８は図２（ｂ）に示した３回の連続した読み出しにおける動作タイミングを示す図である。Read-1のタイミングで、ADVとCEがともにロウで、WEがハイ、OEがロウであるので、WRITEがハイとなって読み出し動作が始まる。ここでは書き込みと異なり、直ぐにASTRTにパルス（ハイ）が出て、アドレスがADRLTHからAALTHに転送される。それにより、メモリ・アレイへのアクセスが始まり、AENDがロウになる。アレイへの読み出しアクセスが進んで、４ビットのバースト・データがPFLTHにラッチされル。BRCLKは、外部アクセスの読み出しレイテンシである５クロック目の一つ前のクロックから出始める。PFLTHからRCVDRへ順次データが転送され、バースト読み出しが行われる。メモリ・アレイは４ビットのバースト・データをPFLTHへ同時に送り出した後直ちにプリチャージされる。これにより、メモリ・アレイへのアクセスが完了して、AENDがハイに戻る。Read-2のコマンドは、WEとOEがともにロウなので、CMDDECはWRITEをハイのままで変化させず、再び読み出しとなり、Read-1と同様の動作が行われる。
図９は最初に読み出し、その次に書き込みの動作のタイミング図である。最初の読み出しRead-1の動作は、図８の最初のRead-1の動作と同様である。次のWrite-1のコマンドでは、WEがロウでOEがハイであるため、CMDDECはWRITEをハイからロウにして、動作モードを書き込みに切り替える。Write-1の動作は図７の最初のWrite-1の動作と同様である。
図１０は本発明のメモリ・システムの構成を示すブロック図である。メモリ・チップは少なくとも一つあればよく、その数は必要とするメモリ容量に応じて任意に選択される。メモリ・チップは図５のメモリを内蔵する。メモリ・コントローラはメモリ・チップに各信号（CE、ADV、OE、WE、ADR）を供給する。ＣＥを供給するための信号線はメモリ・チップ毎に存在する。他の信号線（ＡＤＶなど）は各メモリ・チップに共通に用いられる。クロック発生器はメモリ・コントローラとメモリ・チップ内のメモリ（図５）にクロック信号(CLK)を供給する。各メモリ・チップはデータI/Oに接続する。
本発明について、上述した実施形態では、主にDRAMをベースとするPSRAMを想定して説明したが、本発明はこれに限定されるものではなく、原則として他の半導体メモリを含むメモリ・セル・アレイ構造を有するあらゆるメモリについて適用可能である。
従来のＰＳＲＡＭにおける動作のタイミング・チャート図である。 本発明の制御動作のタイミング・チャート図である。 従来のＰＳＲＡＭにおける動作のタイミング・チャート図である。 本発明の制御動作のタイミング・チャート図である。 本発明のメモリの構成を示すブロック図である。 図５のコマンド・デコーダ（CMDDEC）の構成を示す回路図である 本発明の図５のメモリ・システムにおける動作のタイミング・チャート図である。 本発明の図５のメモリ・システムにおける動作のタイミング・チャート図である。 本発明の図５のメモリ・システムにおける動作のタイミング・チャート図である。 本発明のメモリ・システムの構成を示すブロック図である。

Claims (10)

  1. メモリ・アレイと、
    メモリ・アレイからリードされるリード・データをラッチするプリフェッチ・ラッチ回路と、
    データ入出力から入力されるライト・データをラッチするプリロード・ラッチ回路と、
    前記メモリ・アレイへのアクセスを制御するためのアクセス制御回路とを備え、
    前記アクセス制御回路は、
    チップ・イネーブル（ＣＥ）信号とアドレス・バリッド（ＡＤＶ）信号を受けて、メモリ・アクセスを知らせるためのアクセス・コマンド信号を出力するアクセス・コマンド回路と、
    前記ＣＥ信号と、前記ＡＤＶ信号と、アウトプット・イネーブル（ＯＥ）信号と、ライト・イネーブル（ＷＥ）信号とを受けて、前記アクセス・コマンド信号の種類を特定するためのコマンド識別信号を出力するコマンド識別回路とを含み、
    前記コマンド識別回路は、
    前記ＡＤＶ信号の変化のタイミングで、前記ＯＥ信号がロウ（Ｌ）であり、かつ、前記ＷＥ信号が非活性状態（Ｈ）である場合、前記コマンド識別信号としてリード信号を出力し、前記ＯＥ信号がハイ（Ｈ）であり、かつ、前記ＷＥ信号が活性状態（Ｌ）である場合、前記コマンド識別信号としてライト信号を出力し、さらに、
    前記ＡＤＶ信号の変化のタイミングで、前記ＯＥ信号および前記ＷＥ信号がともに活性状態（Ｌ）である場合、一つ前の前記ＡＤＶ信号の変化のタイミングにおけるコマンド識別信号と同じ種類のコマンド識別信号を出力することを特徴とする、メモリ。
  2. メモリ・セル・アレイとカラム・デコーダとロウ・デコーダとを備え、アドレス入力とデータ入出力に接続するメモリであって、
    チップ・イネーブル（ＣＥ）信号とアドレス・バリッド（ＡＤＶ）信号を受けて、メモリ・アクセスを知らせるためのアクセス・コマンド信号を出力するアクセス・コマンド回路と、
    前記ＣＥ信号と、前記ＡＤＶ信号と、アウトプット・イネーブル（ＯＥ）信号と、ライト・イネーブル（ＷＥ）信号とを受けて、前記アクセス・コマンド信号の種類を特定するためのコマンド識別信号を出力するコマンド識別回路と、
    前記アクセス・コマンド信号に応じて、アドレス入力から入力されるアドレス信号をラ
    ッチするアドレス・ラッチ回路と、
    アドレス・ラッチ回路から出力されるアドレス信号を受けて、実際にアクセスするアクセス・アドレスをカラム・デコーダとロウ・デコーダに出力するアクセス・アドレス・ラッチ回路と、
    メモリ・アレイからリードされるリード・データをラッチするプリフェッチ・ラッチ回路と、
    データ入出力から入力されるライト・データをラッチするプリロード・ラッチ回路と、
    前記アクセス・コマンド信号と前記コマンド識別信号を受けて、前記アクセス・アドレスへのアクセスを開始するためのアクセス・スタート信号を前記メモリ・セル・アレイと前記アクセス・アドレス・ラッチ回路に出力する制御回路とを備え、
    前記コマンド識別回路は、
    前記ＡＤＶ信号の変化のタイミングで、前記ＯＥ信号がロウ（Ｌ）であり、かつ、前記ＷＥ信号が非活性状態（Ｈ）である場合、前記コマンド識別信号としてリード信号を出力し、前記ＯＥ信号がハイ（Ｈ）であり、かつ、前記ＷＥ信号が活性状態（Ｌ）である場合、前記コマンド識別信号としてライト信号を出力し、さらに、
    前記ＡＤＶ信号の変化のタイミングで、前記ＯＥ信号および前記ＷＥ信号がともに活性状態（Ｌ）である場合、一つ前の前記ＡＤＶ信号の変化のタイミングにおけるコマンド識別信号と同じ種類のコマンド識別信号を出力することを特徴とする、メモリ。
  3. さらに、前記アクセス・スタート信号を受けて、前記アクセス・アドレスに対応するメモリ・セルを活性化するためのタイミングを制御するタイミング回路を含むことを特徴とする、請求項２のメモリ。
  4. さらに、クロック信号と前記アクセス・コマンド信号と前記コマンド識別信号を受けて、前記クロック信号に同期した所定の長さのリード・クロック信号を前記プリフェッチ・ラッチ回路へ出力するためのリード・レイテンシ・カウンタを含むことを特徴とする、請求項３のメモリ。
  5. さらに、クロック信号と前記アクセス・コマンド信号と前記コマンド識別信号を受けて、前記クロック信号に同期した所定の長さのライト・クロック信号を前記プリロード・ラッチ回路へ出力するためのライト・レイテンシ・カウンタを含むことを特徴とする、請求項４のメモリ。
  6. 前記所定の長さは、バースト・リードまたはバースト・ライトのデータ長さに相当することを特徴とする、請求項４または５のメモリ。
  7. さらに、前記プリフェッチ・ラッチ回路からリード・データを受け取り、前記リード・クロック信号に応じて当該リード・データを前記データ入出力に出力し、さらに前記データ入出力からライト・データを受け取り、前記ライト・クロック信号に応じて当該ライト・データを前記プリロード・ラッチ回路へ出力する、レシーバ／ドライバ回路を含むことを特徴とする、請求項６のメモリ。
  8. 少なくとも一つの、請求項１に記載のメモリと、
    前記ＣＥ信号と、前記ＡＤＶ信号と、前記ＯＥ信号と、前記ＷＥ信号を生成して前記メモリへ出力するメモリ・コントローラと、
    前記クロック信号を生成して前記メモリへ出力するクロック発生器と、
    を備える、メモリ・システム。
  9. 少なくとも一つの、請求項２に記載のメモリと、
    前記ＣＥ信号と、前記ＡＤＶ信号と、前記ＯＥ信号と、前記ＷＥ信号を生成して前記メモリへ出力するメモリ・コントローラと、
    前記クロック信号を生成して前記メモリへ出力するクロック発生器と、
    を備える、メモリ・システム。
  10. メモリ・アレイと、メモリ・アレイからリードされるリード・データをラッチするプリフェッチ・ラッチ回路と、データ入出力から入力されるライト・データをラッチするプリロード・ラッチ回路とを備えるメモリへのアクセスを制御するための方法であって、
    チップ・イネーブル（ＣＥ）信号とアドレス・バリッド（ＡＤＶ）信号に応じて、メモリ・アクセスを知らせるためのアクセス・コマンド（ＡＣＭＤＳ）信号を生成するステップと、
    前記ＣＥ信号と前記ＡＤＶ信号とアウトプット・イネーブル（ＯＥ）信号とライト・イネーブル（ＷＥ）信号に応じて、前記アクセス・コマンド信号の種類を特定するためのコマンド識別（ＣＤＮ）信号を生成するステップとを含み、
    前記ＣＤＮ信号を生成するステップは、
    前記ＡＤＶ信号の変化のタイミングで、前記ＯＥ信号がロウ（Ｌ）であり、かつ、前記ＷＥ信号が非活性状態（Ｈ）である場合、前記ＣＤＮ識別信号としてリード信号を生成し、前記ＯＥ信号がハイ（Ｈ）であり、かつ、前記ＷＥ信号が活性状態（Ｌ）である場合、前記ＣＤＮ識別信号としてライト信号を生成し、さらに、
    前記ＡＤＶ信号の変化のタイミングで、前記ＯＥ信号および前記ＷＥ信号がともに活性状態（Ｌ）である場合、一つ前の前記ＡＤＶ信号の変化のタイミングにおけるＣＤＮ信号と同じ種類のＣＤＮ信号を生成することを特徴とする、メモリへのアクセス制御方法。
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