JP3363066B2 - 論理回路検証装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、電子回路の設計を
支援するためのＣＡＤ装置等に用いられ、作成された電
子回路における論理回路が規約に従った正しい接続を行
なっているか否かを検証する論理回路検証装置に関する
ものである。 【０００２】 【従来の技術】近年、半導体のチップ規模は飛躍的に上
昇しそれらを開発するに当たってはＣＡＤ装置を用いて
行なうのが主流となっている。更に、それらの接続規約
を人手でチェックするのは非常に困難であり、自動で検
証を行なうＣＡＤ装置を用いた手法が提唱されている。 【０００３】図３は従来の論理回路検証装置の概略構成
を示すブロック図である。図３において、１はＣＡＤ装
置本体からなる論理回路図作成装置、２は論理回路相互
間の接続情報を示すネットリストを入力するネットリス
ト入力部、５は検証結果を出力するエラー／ワーニング
出力部、６は論理回路の検証ルールを記憶した検証ルー
ル記憶領域、９は検証部、１０は論理回路の回路情報を
示すライブラリを入力するライブラリ入力部である。 【０００４】この従来の論理回路検証装置は、論理回路
図作成装置１で作成された回路図から論理回路の接続状
態を示したネットリストを抽出し、それをネットリスト
入力部２に入力して検証部９へ論理回路の接続情報を伝
えていた。また、ハイインピーダンス制御の情報を持た
ないライブラリをライブラリ入力部１０に入力し、各論
理回路ごとの情報を検証部９へ伝えていた。それらをも
とに検証部４では、検証ルール記憶領域６に保存されて
いる検証ルールに基づき、回路図中の論理回路の接続状
態が規約に従ったものかどうかを判定し、その結果をエ
ラー／ワーニング出力部５から出力していた。 【０００５】 【発明が解決しようとする課題】しかし、このような従
来のチェック方法では、フローティング及びショートチ
ェックを行なう場合に、ライブラリ中にはハイインピー
ダンス値が出力される可能性のあるピン、とだけしか記
入されておらず、そのピンからハイインピーダンス値を
出力する場合のコントロール端子の状態がわからないた
め、以下のような不具合が生じていた。 【０００６】フローティングチェックに関しては、コン
トロール端子を直接接地あるいは直接電源に接続し、ト
ライステート出力ピンからハイインピーダンス値を出力
しないようにしている場合には、トライステート出力ピ
ンをバス構成しないで単独で使用しなければならない
が、単独で使用しているにも関わらず、フローティング
の疑似的エラーメッセージが出力されていた。例えば図
４に示す回路図のように、トライステート出力ピン１２
をチェック対象ピンとし、そのトライステート出力ピン
１２とそれを制御するコントロール端子１３とを有した
論理回路１１と、次段の論理回路１４とが図のように接
続されていた場合には、コントロール端子１３を直接接
地して、トライステート出力ピン１２からハイインピー
ダンス値を出力しないように制御しているため、トライ
ステート出力ピン１２をバス構成しないで、単独で次段
の論理回路１４の１つの入力に接続しているにも関わら
ず、フローティングの疑似的エラーメッセージが出力さ
れていた。 【０００７】更にショートエラーに関しては、ピンのタ
イプがトライステート出力ピンであった場合には、コン
トロール端子の状態如何を問わず、常にピンからハイイ
ンピーダンス値が出力されるものとみなしていたため、
ショートチェックの対象から外すようにしていた。その
ため、コントロール端子を直接接地あるいは直接電源に
接続し、トライステート出力ピンからハイインピーダン
ス値を出力しないようにしている場合には、本来トライ
ステート出力ピンをバス構成しないで単独で使用しなけ
ればならないにも関わらず、バス構成して使用していて
も、ショートエラーを表示せず、ショートエラーを拾う
ことができないといった問題があった。例えば図５に示
す回路図のように、トライステート出力ピン１６をチェ
ック対象ピンとし、そのトライステート出力ピン１６と
コントロール端子１７とを有した論理回路１５と、次段
の論理回路１８とが図のように接続されていた場合に
は、コントロール端子１７が接地されて、ハイインピー
ダンス値を出力しないように制御されているトライステ
ート出力ピン１６と他のピン１９とが結線されて、次段
の論理回路１８へ接続されているため、ショートエラー
であるが、上述のようにこのようなショートエラーを拾
うことができなかった。 【０００８】以上のようにピンのタイプがトライステー
ト出力ピンの場合には、論理回路検証装置によるフロー
ティング及びショートチェックが不可能であり、目視で
チェックしなければならず、そのため、設計期間の長期
化，作業効率の低下を招いていた。本発明は、従来目視
でチェックせざるを得なかったトライステート出力ピン
の接続チェックを自動で行なうことができ、設計期間の
短縮及び効率化が図れ、作業効率の向上を実現できる論
理回路検証装置を提供することを目的とする。 【０００９】 【課題を解決するための手段】本発明の論理回路検証装
置は、論理回路相互間の接続情報を示すネットリストを
入力するネットリスト入力部と、論理回路の回路情報を
示すライブラリを入力するライブラリ入力部と、検証ル
ールを記憶する検証ルール記憶領域と、ネットリスト入
力部に入力されたネットリストとライブラリ入力部に入
力されたライブラリとを用いて検証ルール記憶領域に記
憶された検証ルールに基づいて論理回路の接続状態が正
しいか否かを判定する検証部と、検証部の検証結果を出
力するエラー／ワーニング出力部とを備えた論理回路検
証装置であって、検証部が、ライブラリ入力部に入力さ
れ、トライステート出力ピンについてハイインピーダン
ス状態、ハイレベル状態またはローレベル状態となるそ
れぞれの出力状態に応じたコントロール端子の接続状態
および極性を示すレベル状態が記述されたライブラリを
基に、チェック対象ピンがトライステート出力ピンであ
るかどうかを判断する第１のステップと、第１のステッ
プでチェック対象ピンがトライステート出力ピンである
と判断された場合、トライステート出力ピンのコントロ
ール端子の接続状態および極性をチェックし、このチェ
ック結果のコントロール端子の接続状態および極性に基
づいてトライステート出力ピンの出力状態がハイインピ
ーダンス状態であるか、ハイインピーダンス状態でない
かを判断する第２のステップと、トライステート出力ピ
ンが単独で次段の論理回路へ接続されているかどうかを
判断する第３のステップと、第２のステップでトライス
テート出力ピンの出力状態がハイインピーダンス状態で
あると判断され、かつ第３のステップで単独で次段の論
理回路へ接続されていると判断された場合に、トライス
テート出力ピンの次段の論理回路への接続状態がフロー
ティングエラーであると判定し、第２のステップでトラ
イステート出力ピンの出力状態がハイインピーダンス状
態であると判断され、かつ第３のステップで単独で次段
の論理回路へ接続されていないと判断された場合に、ト
ライステート出力ピンの次段の論理回路への接続状態が
正常であると判定し、第２のステップでトライステート
出力ピンの出力状態がハイインピーダンス状態でないと
判断され、かつ第３のステップで単独で次段の論理回路
へ接続されていると判断された場合に、トライステート
出力ピンの次段の論理回路への接続状態が正常であると
判定し、第２のステップでトライステート出力ピンの出
力状態がハイインピーダンス状態でないと判断され、か
つ第３のステッ プで単独で次段の論理回路へ接続されて
いないと判断された場合に、トライステート出力ピンの
次段の論理回路への接続状態がショートエラーであると
判定する第４のステップとで動作し、検証部の第４のス
テップの判定結果をエラー／ワーニング出力部が出力す
るものである。 【００１０】この検証装置によれば、ライブラリに、ト
ライステート出力ピンの出力状態に応じたコントロール
端子のレベル状態を記述しておき、例えば、コントロー
ル端子の接続情報からコントロール端子がトライステー
ト出力ピンのハイインピーダンス状態に応じたレベル状
態にはならないと判断される場合で、トライステート出
力ピンのみが次段の論理回路の一つの入力に接続されて
いるときにはエラーと判定せず、トライステート出力ピ
ンとともに他のピンが次段の論理回路の同一入力に接続
されているときにショートエラーと判定することによ
り、コントロール端子およびトライステート出力ピンの
接続状態に応じたショートエラーのチェックを自動で行
うことができる。 【００１１】また、コントロール端子の接続情報からコ
ントロール端子がトライステート出力ピンのハイインピ
ーダンス状態に応じたレベル状態になると判断される場
合で、トライステート出力ピンのみが次段の論理回路の
一つの入力に接続されているときにフローティングエラ
ーと判定し、トライステート出力ピンとともに他のピン
が次段の論理回路の同一入力に接続されているときには
エラーと判定しないようにすることにより、コントロー
ル端子およびトライステート出力ピンの接続状態に応じ
たフローティングエラーのチェックを自動で行うことが
できる。 【００１２】このように、従来目視でチェックせざるを
得なかったトライステート出力ピンの接続チェックを自
動で行なえるようになり、設計期間の短縮及び効率化が
図れ、作業効率の向上を実現することができる。なお、
コントロール端子がトライステート出力ピンのハイイン
ピーダンス状態に応じたレベル状態になるか否かの判断
は、コントロール端子が負論理であり、かつ直接接地さ
れているときに、コントロール端子がトライステート出
力ピンのハイインピーダンス状態に応じたレベル状態に
ならないと判断し、コントロール端子が負論理であり、
かつ直接電源接続されているときに、コントロール端子
がトライステート出力ピンのハイインピーダンス状態に
応じたレベル状態になると判断し、コントロール端子が
正論理であり、かつ直接接地されているときに、コント
ロール端子がトライステート出力ピンのハイインピーダ
ンス状態に応じたレベル状態になると判断し、コントロ
ール端子が正論理であり、かつ直接電源接続されている
ときに、コントロール端子がトライステート出力ピンの
ハイインピーダンス状態に応じたレベル状態にならない
と判断することができる。 【００１３】さらに、コントロール端子がトライステー
ト出力ピンのハイインピーダンス状態に応じたレベル状
態になるか否かの判断に、コントロール端子が正論理／
負論理に関わらず、コントロール端子が直接接地され
ず、かつ直接電源接続されていないときは、コントロー
ル端子がトライステート出力ピンのハイインピーダンス
状態に応じたレベル状態になると判断することを加える
こともできる。 【００１４】このようにして、コントロール端子の極性
とコントロール端子の接続先によって、コントロール端
子のレベル状態を判断することができる。 【００１５】 【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。図１は本発明の実施の形態
における論理回路検証装置の概略構成を示すブロック図
である。図１において、１はＣＡＤ装置本体からなる論
理回路図作成装置、２は論理回路相互間の接続情報を示
すネットリストを入力するネットリスト入力部、３は論
理回路の回路情報を示すライブラリを入力するライブラ
リ入力部、４は検証部、５は検証部４の検証結果を出力
するエラー／ワーニング出力部、６は論理回路の検証ル
ールを記憶した検証ルール記憶領域である。 【００１６】この実施の形態における特徴は、ライブラ
リ入力部３へ入力するライブラリを改良し、トライステ
ート出力ピンに対しては、そのピンからハイインピーダ
ンス値あるいはハイ・ローレベルが出力されるときのコ
ントロール端子の値をライブラリに記述しておき、検証
部４で、検証ルール記憶領域６に記憶されている検証ル
ールに基づきトライステート出力ピンの接続チェックを
行なう場合に、コントロール端子およびトライステート
出力ピンの接続状態を考慮してフローティング及びショ
ートチェックを行なうようにしたものである。 【００１７】以下、図２を参照しながら、トライステー
ト出力ピンのショート及びフローティングチェックの検
証方法について、詳細に説明する。図２は検証部４にお
けるトライステート出力ピンのショート及びフローティ
ングチェックの検証方法を示すフローチャートである。
検証部４では、まず、チェック対象ピンがトライステー
ト出力ピンか否かをライブラリを基に判断する（ステッ
プＳ１）。もしここでチェック対象ピンがトライステー
ト出力ピンではなく、通常の出力ピンである場合には、
通常の出力ピンの接続チェックを行う（ステップＳ１
８）。この場合、コントロール端子の接続状態や有無に
関わらず、その出力ピンが接続されているネット中に入
力ピン以外のピンが他にも存在したとき、すなわち、そ
の出力ピンが他のピンと結線されて次段の論理回路へ接
続されているときはショートエラーとなる。 【００１８】ステップＳ１の結果、チェック対象ピンが
トライステート出力ピンである場合には、そのピンを制
御するコントロール端子の極性および接続状態によって
エラー内容が異なるため、ライブラリからそのピンの出
力値を決定するコントロール端子名を検索し、まず、コ
ントロール端子の接続状態を調べる。すなわち、コント
ロール端子がどこに接続されているかを調べる（ステッ
プＳ２）。 【００１９】ステップＳ２の結果、コントロール端子が
ＧＮＤ（グラウンド）に直接接続されている場合には、
コントロール端子の極性を調べる（ステップＳ３）。こ
こで、ステップＳ２，Ｓ３の結果、コントロール端子が
ＧＮＤに直接接続され、かつ正論理の場合には、トライ
ステート出力ピンからハイインピーダンス値が出力され
る可能性があると判断され、コントロール端子がＧＮＤ
に直接接続され、かつ負論理の場合には、トライステー
ト出力ピンからハイインピーダンス値が出力されない状
態に固定されていると判断されている。 【００２０】ステップＳ３の結果、コントロール端子が
正論理の場合、すなわちトライステート出力ピンからハ
イインピーダンス値が出力される可能性がある場合に
は、次に、そのピンがバス接続されずに、単独で次段の
論理回路へ接続されているかどうかを調べる（ステップ
Ｓ４）。ステップＳ４の結果、単独で次段の論理回路へ
接続されている場合には、貫通電流がチップに流れる可
能性があるため、フローティングエラーと判定する（ス
テップＳ５）。また、ステップＳ４の結果、単独で次段
の論理回路へ接続されていない場合は正常と判定する
（ステップＳ６）。 【００２１】また、ステップＳ３の結果、コントロール
端子が負論理の場合、すなわちトライステート出力ピン
からハイインピーダンス値が出力されない状態に固定さ
れている場合にも、次に、そのピンがバス接続されず
に、単独で次段の論理回路へ接続されているかどうかを
調べる（ステップＳ７）。ステップＳ７の結果、トライ
ステート出力ピンが単独で次段の論理回路へ接続されて
いた場合には正常と判定する（ステップＳ８）。例え
ば、図４のように、コントロール端子１３が直接接地さ
れていた時、ハイイピーダンス値が出力されない状態に
固定されていることになり、フローティングエラーの対
象外になるにもかかわらず、従来は、フローティングの
擬似的エラーメッセージが出力されていたが、ここで
は、ステップＳ２，Ｓ３で、フローティングエラーの対
象外とし、ステップＳ７で、トライステート出力ピン１
２が単独で次段の論理回路１４に接続されているため、
ショートエラーにならないものとした。 【００２２】また、ステップＳ７の結果、トライステー
ト出力ピンが単独で次段の論理回路へ接続されていない
場合、すなわち複数のトライステート出力ピンないしは
通常出力ピン、入出力ピン等と結線して次段の論理回路
へ接続されていた場合には、信号のぶつかりが発生する
ため、ショートエラーと判定する（ステップＳ９）。例
えば、図５のように、ハイインピーダンス値を出力しな
いようにコントロール端子１７が直接接地され、トライ
ステート出力ピン１６が他のピン１９と結線されて、次
段の論理回路１８へ接続されている場合には、ショート
となるため、ショートエラーと判定する。このように従
来行われていなかったトライステート出力ピンのショー
トチェックを行うことができる。 【００２３】ステップＳ２の結果、コントロール端子が
ＶＤＤ（電源）に直接接続されている場合にも、コント
ロール端子の極性を調べる（ステップＳ１０）。ここ
で、ステップＳ２，Ｓ１０の結果、コントロール端子が
ＶＤＤに直接接続され、かつ正論理の場合には、トライ
ステート出力ピンからハイインピーダンス値が出力され
ない状態に固定されていると判断され、コントロール端
子がＶＤＤに直接接続され、かつ負論理の場合には、ト
ライステート出力ピンからハイインピーダンス値が出力
される可能性があると判断されている。 【００２４】ステップＳ１０の結果、コントロール端子
が正論理の場合、すなわちトライステート出力ピンから
ハイインピーダンス値が出力されない状態に固定されて
いる場合に、次に、そのピンがバス接続されずに、単独
で次段の論理回路へ接続されているかどうかを調べる
（ステップＳ１１）。ステップＳ１１の結果、トライス
テート出力ピンが単独で次段の論理回路へ接続されてい
た場合には正常と判定する（ステップＳ１２）。また、
ステップＳ１１の結果、トライステート出力ピンが単独
で次段の論理回路へ接続されていない場合には、信号の
ぶつかりが発生するため、ショートエラーと判定する
（ステップＳ１３）。 【００２５】また、ステップＳ１０の結果、コントロー
ル端子が負論理の場合、すなわちトライステート出力ピ
ンからハイインピーダンス値が出力される可能性がある
場合にも、次に、そのピンがバス接続されずに、単独で
次段の論理回路へ接続されているかどうかを調べる（ス
テップＳ１４）。ステップＳ１４の結果、単独で次段の
論理回路へ接続されている場合には、貫通電流がチップ
に流れる可能性があるため、フローティングエラーと判
定する（ステップＳ１５）。また、ステップＳ１４の結
果、単独で次段の論理回路へ接続されていない場合は正
常と判定する（ステップＳ１６）。 【００２６】また、ステップＳ２の結果、コントロール
端子がＶＤＤ，ＧＮＤに直接接続されていない場合は、
擬似的なフローティングエラーとする（ステップＳ１
７）。このようにして検証部４で行なった検証結果は、
エラー／ワーニング出力部５から出力され、設計者が確
認できる。以上のようにこの実施の形態によれば、従来
設計者が目視で確認せざるを得なかったトライステート
出力ピンの接続チェックを自動で行なえるようになり、
論理シミュレーション実行以前にミスを見つけ、チェッ
クの見落しといった人為ミスを削減でき、更に確認工数
の削減が図れる。これにより、設計期間の短縮及び効率
化が図れ、作業効率の向上を実現することができる。 【００２７】なお、図２では、ステップＳ２の結果、コ
ントロール端子がＶＤＤ，ＧＮＤに直接接続されていな
い場合には、擬似的なフローティングエラーとした（ス
テップＳ１７）が、ステップＳ２の結果、コントロール
端子がＶＤＤ，ＧＮＤに直接接続されていない場合に、
コントロール端子の正論理／負論理の極性に関わらず、
トライステート出力ピンからハイインピーダンス値が出
力される可能性があると判断するようにして、トライス
テート出力ピンが単独で次段の論理回路へ接続されてい
るかどうかを調べ、単独で次段の論理回路へ接続されて
いる場合にはフローティングエラーと判定し、単独で次
段の論理回路へ接続されていない場合には正常と判定す
るようにしてもよい。なお、いずれにしても、この実施
の形態では、コントロール端子がＶＤＤ，ＧＮＤに直接
接続されていない場合、すなわち、コントロール端子
を、ゲートを介してＶＤＤやＧＮＤに接続している場合
や、完全にゲートを組み合わせて制御している場合に
は、トライステート出力ピンから出力される値が論理シ
ミュレーションを行なわないと判明しないため、正確な
エラーの検出をすることはできない。 【００２８】 【発明の効果】以上のように本発明によれば、コントロ
ール端子およびトライステート出力ピンの接続状態に応
じたショート及びフローティングチェックを自動で行う
ことができる。このように、従来目視でチェックせざる
を得なかったトライステート出力ピンの接続チェックを
自動で行なえるようになり、設計期間の短縮及び効率化
が図れ、作業効率の向上を実現することができる。

【図面の簡単な説明】 【図１】本発明の実施の形態における論理回路検証装置
の概略構成を示すブロック図。 【図２】本発明の実施の形態における論理回路検証装置
の検証動作を示すフローチャート。 【図３】従来の論理回路検証装置の概略構成を示すブロ
ック図。 【図４】従来の問題点を説明するための回路図。 【図５】従来の問題点を説明するための回路図。 【符号の説明】 １ 論理回路図作成装置 ２ ネットリスト入力部 ３ ライブラリ入力部 ４ 検証部 ５ エラー／ワーニング出力部 ６ 検証ルール記憶領域

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 論理回路相互間の接続情報を示すネット
   リストを入力するネットリスト入力部と、前記論理回路
   の回路情報を示すライブラリを入力するライブラリ入力
   部と、検証ルールを記憶する検証ルール記憶領域と、前
   記ネットリスト入力部に入力された前記ネットリストと
   前記ライブラリ入力部に入力された前記ライブラリとを
   用いて前記検証ルール記憶領域に記憶された前記検証ル
   ールに基づいて前記論理回路の接続状態が正しいか否か
   を判定する検証部と、前記検証部の検証結果を出力する
   エラー／ワーニング出力部とを備えた論理回路検証装置
   であって、 前記検証部が、 前記ライブラリ入力部に入力され、トライステート出力
   ピンについてハイインピーダンス状態、ハイレベル状態
   またはローレベル状態となるそれぞれの出力状態に応じ
   たコントロール端子の接続状態および極性を示すレベル
   状態が記述された前記ライブラリを基に、チェック対象
   ピンが前記トライステート出力ピンであるかどうかを判
   断する第１のステップと、 前記第１のステップで前記チェック対象ピンが前記トラ
   イステート出力ピンであると判断された場合、前記トラ
   イステート出力ピンのコントロール端子の接続状態およ
   び極性をチェックし、このチェック結果の前記コントロ
   ール端子の接続状態および極性に基づいて前記トライス
   テート出力ピンの出力状態がハイインピーダンス状態で
   あるか、ハイインピーダンス状態でないかを判断する第
   ２のステップと、 前記トライステート出力ピンが単独で次段の論理回路へ
   接続されているかどうかを判断する第３のステップと、 前記第２のステップで前記トライステート出力ピンの出
   力状態がハイインピーダンス状態であると判断され、か
   つ前記第３のステップで単独で次段の論理回路へ接続さ
   れていると判断された場合に、前記トライステート出力
   ピンの次段の論理回路への接続状態がフローティングエ
   ラーであると判定し、前記第２のステッ プで前記トライ
   ステート出力ピンの出力状態がハイインピーダンス状態
   であると判断され、かつ前記第３のステップで単独で次
   段の論理回路へ接続されていないと判断された場合に、
   前記トライステート出力ピンの次段の論理回路への接続
   状態が正常であると判定し、前記第２のステップで前記
   トライステート出力ピンの出力状態がハイインピーダン
   ス状態でないと判断され、かつ前記第３のステップで単
   独で次段の論理回路へ接続されていると判断された場合
   に、前記トライステート出力ピンの次段の論理回路への
   接続状態が正常であると判定し、前記第２のステップで
   前記トライステート出力ピンの出力状態がハイインピー
   ダンス状態でないと判断され、かつ前記第３のステップ
   で単独で次段の論理回路へ接続されていないと判断され
   た場合に、前記トライステート出力ピンの次段の論理回
   路への接続状態がショートエラーであると判定する第４
   のステップとで動作し、 前記検証部の前記第４のステップの判定結果を前記エラ
   ー／ワーニング出力部が出力する論理回路検証装置。