JP3393246B2

JP3393246B2 - 半導体装置の製造方法

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Publication number: JP3393246B2
Application number: JP22680795A
Authority: JP
Inventors: 寛須澤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-09-04
Filing date: 1995-09-04
Publication date: 2003-04-07
Anticipated expiration: 2015-09-04
Also published as: JPH0974141A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、消費電力を低減
するために内部回路を低電源電圧仕様としている一方
で、たとえば入出力回路などとして高電源電圧回路をも
混在させたＭＯＳ構造の半導体装置及びその製法に関す
る。特に、本発明は、電源電圧が異なることによるゲー
ト酸化膜の信頼性・歩留りの低下を招くことなく、簡便
にデバイス性能を向上させるための回路の作分け手法に
ついてのものである。

【０００２】

【従来の技術】従来より、ＭＯＳＬＳＩの電源電圧は主
として５Ｖが用いられてきているが、近年のデバイスの
微細化・低消費電力化の流れのなかで、電源電圧が２．
５〜３．３Ｖで動作するＭＯＳトランジスタを用いたＬ
ＳＩが登場してきた。なぜなら、一般にＭＯＳトランジ
スタの消費電力はおおむね電源電圧の２乗に比例するこ
とから、消費電力を低減し微細化にともなう単位面積あ
たりの発熱量増大を防ぐためには、電源電圧を下げるこ
とが極めて有効だからである。ただし、単純に電源電圧
を下げただけでは駆動能力が低下するため、この低電圧
仕様のＭＯＳトランジスタについて、短ゲート化やゲー
ト酸化膜の薄膜化による駆動能力向上が進められてい
る。

【０００３】ところが、実際には、プリント基板の全て
のＬＳＩの低電源電圧化がなかなか進まない現状があ
り、このため低電源電圧仕様のＭＯＳトランジスタのみ
でＬＳＩ全体を構成することは希で、通常は、入出力回
路などを構成する５Ｖ電源仕様のＭＯＳトランジスタと
混在して構成することが多い。このような混在仕様とし
た場合、入出力回路と共通な５Ｖ電源をそのまま低電源
電圧仕様のＭＯＳトランジスタに接続すると、低電源電
圧仕様のＭＯＳトランジスタについて、ゲート酸化膜が
薄いため信頼性に重大な影響を及ぼすことがある。

【０００４】したがって、混在仕様を前提とした場合、
現在では、このゲート酸化膜の信頼性低下を防ぐための
方策として５Ｖ電源仕様の入出力回路等に合わせたかた
ちでＬＳＩ全体のゲート酸化膜厚を厚くする手法が採用
されている。

【０００５】

【発明が解決しようとする課題】しかしながら、入出力
回路等に合わせてＬＳＩ全体のゲート酸化膜厚を厚くす
る従来の手法では、肝心なメモリセル・アレイなどの内
部回路を構成する低電源電圧仕様のＭＯＳトランジスタ
の駆動能力が低下してしまい、ＬＳＩの性能向上が図れ
ないといった課題を有していた。かといって、入出力回
路のみゲート酸化膜厚を厚くすると、プロセスが複雑に
なるだけでなくゲート酸化膜を露出させたまま加工を行
わなければならず、そのことによるデバイスの歩留り・
信頼性の低下が避けられない。

【０００６】本発明は、このような実情に鑑みてなさ
れ、より高い電源電圧の回路をも混在させて構成する低
電源電圧仕様の金属絶縁膜半導体装置について、ゲート
酸化膜の信頼性劣化やこれによる歩留り低下を起こすこ
となく、簡便にデバイス性能を向上させる回路の作分け
手法を新たに提案し、これを用いた半導体装置の製造方
法を提供することを目的とする。

【０００７】

【０００８】

【０００９】

【００１０】

【００１１】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
半導体装置の製造方法は、互いに異なる大きさの電源電
圧で駆動される高電圧駆動回路と低電圧駆動回路とを含
む半導体装置の製造方法であって、前記高電圧駆動回路
側の電界効果型半導体素子のゲート電極に対し、第１の
導電型の不純物を導入して導電性を高める工程と、すで
に導入した前記第１の導電型の不純物の一部を打ち消す
ように、第１の導電型と逆の第２の導電型の不純物を高
電圧駆動回路側のゲート電極に導入する工程と、を含
む。

【００１２】

【００１３】好適に、前記高電圧駆動回路側および低電
圧駆動回路側の各ゲート電極に不純物を導入する際に、
同時に、半導体基板にも該不純物を導入することによ
り、ソース領域およびドレイン領域を形成する。これに
より、ソース領域およびドレイン領域を自己整合的に形
成でき、また製造工程を簡略化することが可能となる。

【００１４】好適に、前記低電圧駆動回路側の電界効果
型半導体素子のゲート電極に対し導電性を高めるために
導入する不純物の導電型が、前記第２の導電型であり、
前記第２の導電型の不純物を高電圧駆動回路側のゲート
電極に導入する工程においては、同時に、低電圧駆動回
路側のゲート電極にも第２の導電型の不純物を更に導入
する。このようにすれば、高電圧駆動回路側に最初の導
入不純物と逆の不純物を導入してゲート電極の導電性を
低減する際に、低電圧駆動回路側の不純物濃度を高める
ことができ、これにより両者の不純物濃度差を更に拡大
させることが可能となる。

【００１５】上述した製法は、いわゆるＣＭＯＳなどの
相補形半導体装置の製造に好適である。すなわち、好適
に、前記半導体装置は、前記高電圧駆動回路および低電
圧駆動回路のそれぞれがｎ型またはｐ型のチャネルを有
する２種類の電界効果型半導体素子から構成されている
相補形半導体装置であって、該高電圧駆動回路と低電圧
駆動回路とについて、前記ｎ型チャネルの電界効果型半
導体素子の各ゲート電極にｎ型の不純物を同時に導入す
る工程と、前記ｐ型チャネルの電界効果型半導体素子の
各ゲート電極にｐ型の不純物を同時に導入する工程と、
前記高電圧駆動回路側の一方の導電型チャネルの電界効
果型半導体素子のゲート電極と前記低電圧駆動回路側の
他方の導電型チャネルの電界効果型半導体素子のゲート
電極とに対し、同時に、他方の導電型不純物を導入する
工程と、を含む。

【００１６】

【００１７】

【００１８】

【発明の実施の形態】本発明に係る半導体装置として
は、たとえばＤＲＡＭ，ＳＲＡＭ，マスクＲＯＭなどの
ＭＯＳメモリデバイス、あるいは各種ＭＯＳロジック等
がある。このうち、本実施形態ではＤＲＡＭを例とし
て、以下、図面にもとづいて詳細に説明する。

【００１９】このＤＲＡＭは、とくに図示しないが、メ
モリセル・アレイを含む内部回路と、入出力回路を含む
周辺回路とから構成される。内部回路は、低消費電力化
のため例えば３Ｖ電源仕様としているのに対し、周辺回
路では、このＤＲＡＭとともにシステム化される他のＬ
ＳＩとの絡みで５Ｖ電源仕様のままとし、２電源構成を
採っている。

【００２０】図１には、ＤＲＡＭの入出力回路を構成し
バイアスが印加されたＭＯＳＦＥＴの概略断面構造図を
示す。同図中、符号２は入出力回路を構成するＭＯＳＦ
ＥＴを示している。このＭＯＳＦＥＴ２においては、ま
ず、たとえばシリコンウェーハなどの半導体基板４の表
面に、不図示の素子分離領域（ＬＯＣＯＳ等）で区分さ
れた能動領域６が形成してある。ＭＯＳＦＥＴ２のチャ
ネルの導電型に制限はなく、本実施形態ではｎチャネル
ＭＯＳＦＥＴ（ＮＭＯＳ）とした。そのため、能動領域
６の導電型はｐ型で、たとえばホウ素（Ｂ）などのｐ型
不純物を比較的に低濃度にイオン注入することにより形
成した。これに対し、ｐチャネルＭＯＳＦＥＴ（ＰＭＯ
Ｓ）の場合は、能動領域６を含め全ての導電型を逆にす
ることで、これを形成し得る。

【００２１】能動領域６の表面には、ゲート酸化膜８を
介してゲート電極１０が形成してある。ゲート電極１０
の材質および膜厚は、とくに限定されないが、本実施例
では約１５０ｎｍのポリシリコン膜をＣＶＤ法により成
膜した。また、ゲート酸化膜８の材質および膜厚も、と
くに限定はなく、本実施形態では約９ｎｍと極く薄いシ
リコン酸化膜を熱酸化法により成膜した。このようにゲ
ート酸化膜８を薄くしたのは、不図示の内部回路側のゲ
ート酸化膜は、たとえばメモリセルの電荷転送用のＭＯ
ＳＦＥＴの駆動能力向上のため薄く形成する必要があ
り、これに合わせたかたちで入出力回路側のゲート酸化
膜８も薄くして同時形成を行い、製造工程を簡略化する
ためである。

【００２２】このゲート電極１０の両側壁には、たとえ
ばリン含有膜（ＰＳＧ）からなるサイドウォール１２が
それぞれ形成してある。このサイドウォール１２の形成
は、ＰＳＧ膜を全面被膜した後、たとえばＲＩＥなどの
異方性エッチングでエッチバックすることにより行う。

【００２３】半導体基板２の能動領域６表面で、ゲート
酸化膜８の両端部側から各サイドウォール１２外側にか
けては、それぞれＬＤＤ（Lightly Doped Drain)と称さ
れるＦＥＴ構造に特有なプロファイルの活性領域（ソー
ス領域１４およびドレイン領域１６）が、ゲート電極１
０に対して自己整合的に形成してある。この各活性領域
１４，１６は、サイドウォール１２形成前後で、たとえ
ばイオン注入をドーズ量およびエネルギーを変えて２段
階で行った後、アニールを施すことにより形成される。
これにより、ｎ型不純物が高濃度にドーズされたｎ⁺領
域１４ｂ，１６ｂが基板奥側に深く形成され、比較的に
低濃度にドースされたｎ^-領域１４ａ，１６ａが基板表
面側に浅く、ゲ−ト電極１０中央に向かって横方向に若
干延びて形成されている。

【００２４】また、この活性領域１４，１６の形成時に
は、前記ゲート電極１０にも、比較的に低濃度の同じイ
オン種の不純物が導入してある。この不純物導入は、ゲ
ート電極１０を構成するポリシリコン膜の導電性を高め
るために行い、本実施形態ではｎ型不純物を用いイオン
注入法により行う。このゲート電極１０の導入不純物濃
度を比較的に低濃度にするとしたのは、図１に示すよう
に、ゲート電極１０に負の電圧Ｖｓｓが印加されたとき
に導入不純物をＶｓｓ側に引き寄せてゲート酸化膜８と
の界面側を空乏化させ、この空乏層１０ａでの電圧降下
によりゲート酸化膜８にかかる電界を緩和させるためで
ある。空乏化の程度は、所定電圧Ｖｓｓの印加時にゲー
ト酸化膜の信頼性が確保できればよく、この観点からゲ
ート電極１０の導入不純物濃度が決められる。

【００２５】ゲート電極１０の不純物濃度を比較的に薄
くする方法については、この周辺回路側のゲート電極１
０のみイオン注入量を低く設定するほか、一旦、内部回
路と区別なく高濃度の不純物を導入した後に、この周辺
回路側のゲート電極１０のみに、逆の導電型の不純物を
導入して導電率を低減する方法がある。また、周辺回路
側のゲート電極をポリサイド構造（ポリシリコン膜と高
融点金属のシリサイド膜との積層構造）として、特定不
純物を高融点金属に吸わせることにより濃度を下げる方
法もある。たとえば、ｐ型不純物としてのホウ素（Ｂ）
とタングステンシリサイド膜との組み合わせでは、Ｂを
タングステン（Ｗ）に吸収させて低濃度化を図ることが
できる。

【００２６】このように構成されるＭＯＳＦＥＴ２は、
とくに図示しないが、層間絶縁層を介した金属配線層に
より電極の取り出しが行われ、内部回路と接続されてい
る。この際、先に説明したように、周辺回路と内部回路
とはゲート電極１０の導入不純物濃度が異なることか
ら、この金属配線層は少なくとも不純物を移動させない
材料とする必要がある。本実施形態ではアルミニュウム
（Ａｌ）が用いられ、これにより、たとえば以後の工程
の熱履歴などにより不純物が内部回路側からこのゲート
電極１０内に拡散し不純物濃度が上昇することが防止さ
れる。

【００２７】なお、このＭＯＳＦＥＴ２以外では、ＭＩ
Ｍキャパシタなどが所定パターンで積層してあり、これ
らの上にはオーバーコート層が成膜されている。以上の
ＤＲＡＭの説明において、とくに言及した事項以外の限
定はなく、本発明の範囲内において種々に改変すること
ができる。

【００２８】つぎに、本発明に係る半導体装置の製造方
法について、ＳＲＡＭを例として、図面にもとづいて詳
細に説明する。ここで使用する図２〜６は、ＳＲＡＭの
製法を説明するための各製造過程を示す概略断面構造図
であり、各図の右半分に内部回路を、左半分に入出力回
路を対比させている。また、この製法の実施形態で説明
するＳＲＡＭは、その内部回路、入出力回路ともに相補
形ＭＯＳ（ＣＭＯＳ；Complementary ＭＯＳ）により構
成されており、各図の内部回路、入出力回路について、
それぞれ左側にＮＭＯＳ，右側にＰＭＯＳを有してい
る。

【００２９】まず、図２に示すように、たとえばシリコ
ンウェーハなどの半導体基板２０を準備し、その表面
に、いわゆるツインタブ(twin tub)構造の能動領域とし
て、互いに導電性が異なるウェル２２，２３を、たとえ
ばイオン注入法により各々形成する。具体的には、ＮＭ
ＯＳ側にｐ型不純物によるｐウェル２２を、たとえば酸
化シリコン膜をマスクにして形成し、ｐウェル２２から
所定間隔をおいたＰＭＯＳ側にｎ型不純物によるｎウェ
ル２３を同様に形成する。

【００３０】つぎに、同図に示すように、素子分離領域
のためのＬＯＣＯＳ２４を形成する。ＬＯＣＯＳ２４を
形成するためには、とくに図示しないが、まずパッド用
熱酸化膜と窒化シリコン膜などで構成される酸化防止膜
とをこの順で積層し、酸化防止膜について所定のパター
ンニングを施した後、チャネルストッパ用のイオン注
入，ＬＯＣＯＳ用の熱酸化を行う。

【００３１】その後、各能動領域２２，２３の表面を露
出させたのち、同図に示すように、この露出表面を含む
半導体基板２０表面を熱酸化法で酸化して、ゲート酸化
膜２６を成膜する。熱酸化の条件は、たとえば８５０〜
１０００℃程度のウエット酸化である。このゲ−ト酸化
膜２６用の熱酸化は内部回路，入出力回路とも同時に行
い、その膜厚に特に限定はないが、デバイスの駆動能力
向上のためには薄いほうが好ましく、本実施形態では９
ｎｍとした。

【００３２】つぎに、図３のゲート電極２８となる非ド
ープのポリシリコン膜(Non Doped Poly Si) をＬＰＣＶ
Ｄ法などにより成膜する。このポリシリコン膜厚は、た
とえば１００〜３００ｎｍ程度、本実施形態では１５０
ｎｍとした。そして、このポリシリコン膜をフォトリソ
グラフィー法でパターニングした後、たとえばＲＩＥに
より下層のゲート酸化膜２６とともにエッチングを行う
ことにより、所定パターン形状のゲート電極２８を得
る。

【００３３】続いて、図３に示すように、このゲート電
極２８の両端側に浅いＬＤＤ表面領域として、ＮＭＯＳ
側にｎ^-領域３０ａ，３１ａを、ＰＭＯＳ側にｐ^-領域
３２ａ，３３ａをそれぞれ形成する。これは、ゲート電
極２８をマスクに、たとえばホウ素（Ｂ）やリン（Ｐ）
をイオン注入することにより行う。その後、ゲート電極
２８の上に、たとえばＰＳＧ膜などのサイドウォール膜
材をＣＶＤ法などで成膜し、このサイドウォール膜材を
ＲＩＥなどの異方性エッチングによりエッチバックする
ことより、同図に示すように、ゲート電極２８の側部に
サイドウォール３４が形成される。

【００３４】つぎに、レジスト３６を全面に成膜した
後、図４に示すように、フォトリソグラフィー法を用い
て内部回路および入出力回路のＮＭＯＳ領域のみを開口
する。そして、たとえば砒素（Ａｓ）を比較的高濃度に
注入して、深いＬＤＤ領域としてｎ⁺領域３０ｂ，３１
ｂを形成し、ＮＭＯＳについてソース領域３０およびド
レイン領域３１を完成させる。このイオン注入では、同
時にＮＭＯＳのゲート電極２８にも不純物が導入され、
ｎ型に導電化される。ここで、Ａｓの注入条件はとくに
限定されないが、本実施形態ではエネルギー：３０ｋｅ
Ｖ，ドーズ量：５×１０¹⁵ｃｍ^-2とした。

【００３５】これに対し、ＰＭＯＳ領域については、ｐ
型の不純物（たとえばＢ）をイオン注入することによ
り、深いＬＤＤ領域およびゲート電極２８に不純物導入
が行われる。このＰＭＯＳ領域へのイオン注入は、図
５，６に示すように、２回に分けて行われ、それぞれの
イオン注入では、上記したＮＭＯＳの場合と同様にパタ
ーンニングしたレジスト３６をマスクにして行われる。

【００３６】図５と図６を対比すると判るように、１回
目と２回目で選択的にイオン注入を行う箇所を異にして
いる。すなわち、まず最初のイオン注入では、図５に示
すように、内部回路および入出力回路のＰＭＯＳ領域
に、比較的に低濃度のＢイオン（Ｂ⁺）が選択的に打ち
込まれる。この最初のＢイオンの注入条件は、本実施形
態ではエネルギー：１０ｋｅＶ，ドーズ量：１×１０¹⁵
ｃｍ^-2とした。これに対し、２回目のＢイオンの注入で
は、図６に示すように、内部回路のＰＭＯＳ領域と入出
力回路のＮＭＯＳ領域に、比較的に高濃度のＢイオン
（Ｂ⁺⁺）が選択的に打ち込まれる。この２回目のＢイオ
ンの注入条件は、本実施形態ではエネルギー：１０ｋｅ
Ｖ，ドーズ量：４×１０¹⁵ｃｍ^-2とした。

【００３７】このような選択的な２度のイオン注入によ
り、ゲート電極２８の導入不純物の濃度について入出力
回路側を内部回路側より低くし、ＣＭＯＳトランジスタ
を作り分けている。すなわち、ＰＭＯＳでは、入出力回
路側が最初のＢイオン注入のみで比較的に低濃度である
のに対し、内部回路側はＢイオン注入が２度とも行われ
不純物濃度が高く設定される。また、ＮＭＯＳについて
は、内部回路側が比較的に高濃度のＡｓイオン注入で規
定されいるのに対し、入出力回路側は、一旦導入された
高濃度のＡｓイオンを２回目のＢイオン注入で、その一
部を打ち消すことにより低濃度化を図っている。これら
イオン注入条件は、先に説明したゲート電極２８の空乏
化、及びこれによるゲート酸化膜２６の信頼性確保の観
点から決められる。

【００３８】その後は、とくに図示しないが、活性化ア
ニールを施した後、層間絶縁層を介して所定パターンの
金属配線層によりＦＥＴの各電極を引き出しあるいは接
続させ、最後にオーバーコート膜を成膜して、当該ＣＭ
ＯＳ形ＳＲＡＭを完了させることができる。この場合の
金属配線層も、先に説明したと同様、内部回路および入
出力回路間で不純物を移動させない材料（たとえばＡ
ｌ）で形成される。

【００３９】なお、以上のＳＲＡＭの説明において、と
くに言及した事項以外の限定はなく、本発明の範囲内に
おいて種々に改変することができる。たとえば、ゲート
電極２８の構造はＬＤＤに限定されず、また、その膜構
造はポリサイドであってもよい。上記説明では、ソース
領域３０，３２、ドレイン領域３１，３３およびゲート
電極２８の形成に用いるイオン種をＡｓおよびＢとした
が、これらに代えてリン（Ｐ）およびフッ化ボロン（Ｂ
Ｆ₂）を用いてもよい。また、イオン注入条件もＦＥＴ
サイズやゲート構造により当然異なり、上記実施形態以
外のエネルギー，ドーズ量を用いても実現可能である。
さらに、上記説明ではｐ型不純物のイオン注入を２度行
うこととしたが、これとは逆に、ｎ型不純物のイオン注
入を２度行う方法によっても同様な回路の作分けが可能
である。

【００４０】

【発明の効果】本発明に係る半導体装置の製造方法によ
れば、駆動電源電圧を下げデバイスのゲート酸化膜を薄
膜化することにより性能向上を図った低電源電圧回路
と、たとえば従来からの５Ｖ電源で駆動する高電源電圧
回路とを混在させて半導体装置を構成する際、高電源電
圧回路側のみゲート電極の導電率を低減することができ
る。これにより、高電源電圧回路側のゲート酸化膜にか
かる電界強度が緩和され、このことによる信頼性劣化や
歩留り低下を起こすことがない。これは、高電源電圧回
路側でも薄いゲート酸化膜を用い得ることを意味し、従
来のように電源電圧の大きさに応じてゲート酸化膜の膜
厚を変える必要がない点で、製造工程が簡略化できる。
また、従来のようにゲート酸化膜を露出されたまま加工
を行わずにすむため、この意味からも歩留り向上に寄与
できる。

【００４１】また、内部回路は電源電圧を低減し低消費
電力を達成することにより高性能化・高集積化を図りな
がら、周辺回路では既存電源電圧が使えることから外部
システムとの接続が容易な半導体装置を提供することが
できる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置例として、ＤＲＡＭの
入出力回路を構成しバイアスが印加されたＭＯＳＦＥＴ
の概略断面構造図である。

【図２】本発明に係る半導体装置の製造方法によるＳＲ
ＡＭの一製造過程の概略断面構造図であり、ゲート酸化
膜の成膜後の段階を示している。

【図３】同ＳＲＡＭの一製造過程の概略断面構造図であ
り、サイドウォール形成後の段階を示している。

【図４】同ＳＲＡＭの一製造過程の概略断面構造図であ
り、ｎ型不純物の導入段階を示している。

【図５】同ＳＲＡＭの一製造過程の概略断面構造図であ
り、ｐ型不純物の最初の導入段階を示している。

【図６】同ＳＲＡＭの一製造過程の概略断面構造図であ
り、ｐ型不純物の２回目の導入段階を示している。

【符号の説明】

２ …ＭＯＳＦＥＴ４，２０ …半導体基板６ …能動領域８，２６ …ゲート酸化膜１０，２８ …ゲート電極１２，３４ …サイドウォール２２ …ｐウェル２３ …ｎウェル２４ …ＬＯＣＯＳ３０，３２ …ソース領域３１，３３ …ドレイン領域３０ａ，３１ａ…ｎ^-領域３０ｂ，３１ｂ…ｎ⁺領域３２ａ，３３ａ…ｐ^-領域３２ｂ，３３ｂ…ｐ⁺領域３６ …レジスト

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8234 - 21/8238 H01L 27/085 - 27/092

Claims

(57)【特許請求の範囲】

【請求項１】互いに異なる大きさの電源電圧で駆動され
る高電圧駆動回路と低電圧駆動回路とを含む半導体装置
の製造方法であって、前記高電圧駆動回路側の電界効果型半導体素子のゲート
電極に対し、第１の導電型の不純物を導入して導電性を
高める工程と、すでに導入した前記第１の導電型の不純物の一部を打ち
消すように、第１の導電型と逆の第２の導電型の不純物
を高電圧駆動回路側のゲート電極に導入する工程と、を含む半導体装置の製造方法。
【請求項２】前記高電圧駆動回路側および低電圧駆動回
路側の各ゲート電極に不純物を導入する際に、同時に、
半導体基板にも該不純物を導入することにより、ソース
領域およびドレイン領域を形成する請求項１に記載の半
導体装置の製造方法。
【請求項３】前記低電圧駆動回路側の電界効果型半導体
素子のゲート電極に対し導電性を高めるために導入する
不純物の導電型が、前記第２の導電型であり、前記第２の導電型の不純物を高電圧駆動回路側のゲート
電極に導入する工程においては、同時に、低電圧駆動回
路側のゲート電極にも第２の導電型の不純物を更に導入
する請求項１または２に記載の半導体装置の製造方法。
【請求項４】前記半導体装置は、前記高電圧駆動回路お
よび低電圧駆動回路のそれぞれがｎ型またはｐ型のチャ
ネルを有する２種類の電界効果型半導体素子から構成さ
れている相補形半導体装置であって、該高電圧駆動回路と低電圧駆動回路とについて、前記ｎ型チャネルの電界効果型半導体素子の各ゲート電
極にｎ型の不純物を同時に導入する工程と、前記ｐ型チャネルの電界効果型半導体素子の各ゲート電
極にｐ型の不純物を同時に導入する工程と、前記高電圧駆動回路側の一方の導電型チャネルの電界効
果型半導体素子のゲート電極と前記低電圧駆動回路側の
他方の導電型チャネルの電界効果型半導体素子のゲート
電極とに対し、同時に、他方の導電型不純物を導入する
工程と、を含む請求項３に記載の半導体装置の製造方法。