JP3399042B2

JP3399042B2 - ホール素子

Info

Publication number: JP3399042B2
Application number: JP23506293A
Authority: JP
Inventors: 隆宇田川; 範行粟飯原
Original assignee: Showa Denko KK
Current assignee: Resonac Holdings Corp
Priority date: 1993-09-21
Filing date: 1993-09-21
Publication date: 2003-04-21
Anticipated expiration: 2018-04-21
Also published as: JPH0794803A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は III−Ｖ族化合物半導体
ヘテロ接合を含むホール素子に係わり、特に該ヘテロ接
合が保有する高移動度特性を維持するために施されるべ
き加工の基準に関する。

【０００２】

【従来の技術】従来より、磁気センサーとしてホール素
子が知られている。このホール素子にはシリコン（Ｓ
ｉ）やゲルマニウム（Ｇｅ）などの元素半導体の他、ア
ンチモン化インジウム（ＩｎＳｂ）、ヒ化インジウム
（ＩｎＡｓ）やヒ化ガリウム（ＧａＡｓ）等の元素周期
律表の第 IIIに属する元素と、同じく第Ｖ族に属する二
つの元素を化合させてなる III−Ｖ族２元化合物半導体
も使用されている。

【０００３】また最近では III−Ｖ族化合物半導体でも
三種類の元素を混合させてなるヒ化ガリウム・インジウ
ム（ＧａＩｎＡｓ）三元混晶とリン化インジウム（Ｉｎ
Ｐ）から構成されるヘテロ接合を、ＩｎＰ単結晶基板上
に具備した材料を新たな高感度ホール素子の材料として
応用する試みもなされている（奥山忍他、１９９２年
秋季第５３回応用物理学会学術講演会予稿集Ｎｏ．３
（１９９２年応用物理学会発行）、１６ａ−ＳＺＣ−１
６、１０７８頁）。この新たなＧａＩｎＡｓヘテロ接合
ホール素子は特性の温度変化も比較的小さく、且つまた
室温電子移動度が極めて高いために従来にない優れた積
感度をもたらすとされる。

【０００４】ホール素子として応用できると考えられる
ヘテロ接合構造には他にもＧａＡｓ／ＧａＩｎＡｓ、Ａ
ｌＧａＡｓ／ＧａＩｎＡｓ系がある。これらのヘテロ系
は上記のＩｎＰ／ＧａＩｎＡｓ系とは異なり格子不整合
系である。ホール素子の製造を目的とした場合、ＧａＡ
ｓ基板上のＧａＡｓ、ＡｌＧａＡｓ等の緩衝層上に、感
磁部層としてＧａＩｎＡｓを堆積した積層構造とするの
が適する。何故ならばＧａＩｎＡｓはＧａＡｓやＡｌＧ
ａＡｓに比較しバンドギャップが小さく、オーミック性
電極が得易いからである。よってホール素子用にあって
はＧａＩｎＡｓを電極が形成される最表面層に設けるの
が得策である。

【０００５】

【発明が解決しようとする課題】しかし、ＧａＡｓ、Ａ
ｌＧａＡｓ上に堆積したＧａＩｎＡｓ層は、下地と格子
が整合しないため表面は荒れている。

【０００６】ＧａＡｓ或いはＡｌＧａＡｓとＧａＩｎＡ
ｓとの格子不整合系ヘテロ構造は、結晶成長の点からす
れば各層を連続的に積層すれば良い。例えば、ＧａＡｓ
／ＧａＩｎＡｓ格子不整合ヘテロ構造を得るには、先ず
ＧａＡｓ単結晶基板上にＧａＡｓ層を堆積させ、連続し
てＧａＩｎＡｓ層を堆積するのが従来の方法である。ま
た、格子不整合系ヘテロ構造の積層後、最表面層のＧａ
ＩｎＡｓ層には熱的な加工をせず、そのまま素子化工程
へ移行するのが従来からの慣例である。従って、ＧａＩ
ｎＡｓ層は格子不整合であるが故に、結晶成長時の表面
の粗さが残存したままとなっている。この様な粗い表面
にホール素子のオーミック性入力・出力電極を形成する
と層内でアロイフロントの位置が一定せず、オーミック
特性に不安定性を生じ、結果としてホール素子の不平衡
率の不均一性を招く問題点があった。

【０００７】不平衡率とは、無磁場下での出力電圧（Ｖ
₀ ）と或る磁束密度下でのホール出力電圧（Ｖ）との比
率である。即ち、次の式（１）で表される。不平衡率（％）＝Ｖ₀ ／（Ｖ−Ｖ₀ ）×１００（％）・
・・式（１）不平衡率はいわばＳ／Ｎ比を表し、これが大きくなると
感度特性の悪化をもたらし、ホール素子を動作させるに
都合が悪い。従って、ＧａＡｓ／ＧａＩｎＡｓ等の格子
不整合ヘテロ系では最表面層のＧａＩｎＡｓの表面の粗
さの改善が重要となる。しかし、従来よりＧａＩｎＡｓ
格子不整合層の表面の粗さを各層の積層後に改善する方
法はなく、ホール素子の不平衡率等の特性向上に支障を
来たしていた。

【０００８】また、使用されている材料に拘らず、１枚
の単結晶基板上に複数の素子を形成し、数々の素子化プ
ロセスを経て最終的にはホール素子を個々に分離裁断す
べくダイシングをする。このダイシングにあってはダイ
ヤモンドブレード等の裁断用治具を利用し、母体材料を
機械的に切削して個々の素子に分離する。旧来からのこ
の素子の個別化のための裁断技術は、当然のことながら
個別素子を得るために、ただ単に母体材料を切削するこ
とに主眼が置かれていた。従って、素子を確実に裁断分
離できるか否か、例えば裁断が不完全で個々の素子に完
全に分離されず、隣接する素子同士が連結している事態
が生ずる様なダイシング法は不適切とされていた。この
ため、従来はホール素子の母体材料の特性の変化に及ぼ
すダイシング工程の影響などを殆ど省みることなく、分
離裁断の収率をひたすら向上すべく、より激しい条件下
でダイシングする方向へと技術が向いていたのも否めな
い。

【０００９】しかし、上述の如くヘテロ接合によって発
現される高電子移動度特性を利用するホール素子にあっ
ては、ダイシングに要する機械的な圧力によりヘテロ接
合部に歪が導入され、ひいてはヘテロ界面の物性に多大
な悪影響を及ぼし、電子移動度の低下をもたらすことが
懸念されていた。このダイシングに因るヘテロ接合を含
む母体材料が被る電気的な損傷の程度を知るには、従来
は簡便に定量的に判定する方法はなかった。即ち、個別
に分離された素子の各々につき、それらの電気的特性を
実際に測定しなければならないという煩雑な作業を必要
としていた。

【００１０】本発明者は、係る従来からのＧａＩｎＡｓ
格子不整合層を利用したホール素子の不平衡率の悪化、
ダイシングに因るホール素子の特性の変動、特にヘテロ
接合を含むホール素子が被る特性の劣化を防止する新た
な方法を見出すことを課題として鋭意検討した。その結
果、感磁部層となるエピタキシャル成長層の表面粗さと
素子を形成する基板側面の表面粗さを規定することによ
って、容易に且つ簡便にホール素子の特性の劣化が防止
できることを見出し、本発明に至ったものである。

【００１１】

【課題を解決するための手段】本発明はＧａＩｎＡｓ／
ＩｎＰ、ＧａＩｎＡｓ／ＧａＡｓ等の格子不整合系のヘ
テロ接合を含むホール素子に於いて、感磁部層の表面粗
さをＰＶ値にして０．０７μｍ未満にして、不平衡率の
悪化を防止するものである。また、個々の素子に分離裁
断する機械的条件に制限を加え、ホール素子を構成する
基板側面の表面粗さをＰＶ値にして１０μｍ未満に規定
する。これらにより上記母体材料が本来有する高電子移
動度特性を損なうことなく、高品位のヘテロ接合ホール
素子を安定して得るものである。

【００１２】本発明に依る効果が発揮される、例えばＧ
ａＩｎＡｓ／ＩｎＰやＡｌＧａＡｓ／ＧａＡｓ若しくは
ＧａＩｎＡｓ／ＡｌＩｎＡｓからなる単一ヘテロ接合、
或はＧａＡｓ／ＧａＩｎＡｓ／ＡｌＧａＡｓからなるダ
ブルヘテロ接合からなるヘテロ接合ホール素子の製作に
当たっては、従来のＧａＡｓホール素子等とほぼ同様の
素子化プロセスが採用される。従って詳述はしないがこ
こで素子化の工程順に簡単な説明を加える。

【００１３】先ず、この様なヘテロ接合を堆積するに
は、素子機能を果たす動作部の電気的な絶縁性の観点か
ら、半絶縁性を有する高抵抗の III−Ｖ族化合物半導体
からなる単結晶基板が使用される。これに該当する基板
としては、半絶縁性を呈するＧａＡｓやＩｎＰ結晶等が
挙げられ、所望するヘテロ接合を構成する化合物半導体
層の格子整合等を勘案して選択すれば良い。例えば、Ｇ
ａＡｓ／ＧａＩｎＡｓヘテロ接合を形成する場合にあっ
ては、ＧａＡｓ単結晶を基板として採用する。ＧａＩｎ
Ａｓ／ＩｎＰヘテロ接合を所望する場合にあっては、半
絶縁性のＩｎＰ単結晶を基板として採用するのが一般的
である。次に、これら基板として使用される単結晶の品
質の一つである絶縁性の程度を示す比抵抗についてであ
るが、ホール素子用としては従来のＧａＡｓホール素子
と大差はなく、比抵抗が１０⁴ Ω・ｃｍ以上１０⁸ Ω・
ｃｍ未満の単結晶を用いるのが一般的である。

【００１４】これらの単結晶基板上にＡｌＧａＡｓ層や
ＧａＩｎＡｓ層をエピタキシャル成長させるが、例えば
ＧａＩｎＡｓ／ＩｎＰヘテロ接合の形成にあっては、通
常、感磁部となるＧａＩｎＡｓ層に高い電子移動度を保
持させるために、ＩｎＰ単結晶基板上にＩｎＰエピタキ
シャル成長層を緩衝（バッファ）層として堆積するのが
一般的である。このバッファ層を設けることによりＩｎ
Ｐ単結晶基板からのＦｅ不純物のＧａＩｎＡｓエピタキ
シャル成長層への拡散の抑制や、結晶欠陥等のエピタキ
シャル成長層への伝幡を抑制するなどの効果を生じるた
め、ＧａＩｎＡｓ層の電子移動度を低下させずに、ホー
ル素子の高感度特性を保持できるなどの利点を招くから
である。また、ＧａＩｎＡｓ／ＧａＡｓヘテロ系にあっ
ては、ＧａＡｓバッファ層上にＧａＩｎＡｓ層を積層す
る。この場合、ＧａＩｎＡｓとＧａＡｓとは格子整合し
ない。従って、ＧａＩｎＡｓ層の表面は格子整合層の表
面に比べれば一般に粗い。ＧａＩｎＡｓに格子整合する
バッファ層としては他にＡｌＩｎＡｓなどがある。Ｇａ
ＩｎＡｓと格子整合しないバッファ層としてはＡｌＧａ
Ａｓなども利用できる。上記のヘテロ接合を構成するエ
ピタキシャル層の成長方法には、特に制限はない。液相
エピタキシャル成長法、分子線エピタキシャル成長法や
有機金属熱分解気相成長法、いわゆるＭＯＶＰＥが利用
できる。またＭＯＶＰＥとＭＢＥ双方を複合させたＭＯ
・ＭＢＥ法なども適用できる。

【００１５】ＧａＩｎＡｓはＩｎＰと格子整合するた
め、この様な格子整合ヘテロ接合系では、Ｇａ_x Ｉｎ
_1-x ＡｓのＧａの混晶比Ｘを０．４７±０．１０とする
のが望ましい。何故ならば、ＩｎＰに格子整合するＸ＝
０．４７からずれるに伴い、Ｇａ_x Ｉｎ_1-x ＡｓとＩｎ
Ｐとの格子定数の差、即ち格子不整合度も顕著となり多
量の結晶欠陥等を誘発し結晶性の低下を招くからであ
る。また、電子移動度の低下等の電気的特性をも悪化さ
せ、ホール素子の特性上積感度の改善に多大な支障を来
すからである。一方、ＧａＡｓやＡｌＧａＡｓとＧａＩ
ｎＡｓとでヘテロ接合を形成する場合については、Ｇａ
_x Ｉｎ_1-x Ａｓはこれらと格子整合しないので、Ｘにつ
いては厳しい制限はなく、むしろ電気的に好結果が得ら
れるＸを選択し、格子定数変化層を利用して調整すれば
良い。

【００１６】また、本発明に係わるヘテロ接合を構成す
るエピタキシャル層の膜厚については特段の制限はな
い。但し、ホール素子の実際の製作に当たっては素子間
を電気的に絶縁するためメサエッチングと称する特定領
域の結晶層を除去するための工程が一般的に採用されて
いる。このためヘテロ接合系の合計の膜厚を概ね５μｍ
より薄く設定すると好結果が得られる。何故ならば、エ
ピタキシャル成長層の全体的な厚みが増すと必然的にメ
サエッチングに要する時間の増大を伴い、通常 III−Ｖ
族化合物半導体結晶の劈開方向である＜０バー１１＞
と、それに直行する＜０バー１バー１＞に沿って形成さ
れる、いわゆるホールクロス（Hall cross）部のエッチ
ング断面形状の結晶方位に因る差異が顕著となる。この
差異が一因となって、ホール素子の重要な特性の一つで
ある不平衡率の増大をもたらし、素子特性の高品質化を
妨げると共に良品素子収率の低下を招くからである。

【００１７】特に格子不整合系ヘテロ積層構造にあって
は、成長後にホール素子の不平衡率の低減のための処理
を施す。この処理とはＧａＩｎＡｓ格子不整合層表面の
表面粗さを改善する目的のものである。即ち、不整合層
をヒ素（Ａｓ）を含む雰囲気内で熱処理して表面を滑ら
かにする。６００℃前後の温度で３０分間の程度の熱処
理によりＰＶ値を０．０７μｍ以下とすることが出来
る。図８（ａ）は熱処理前のＧａＡｓ層上に堆積したＧ
ａ_0.48Ｉｎ_0.52Ａｓ層の表面粗さの一方向の測定結果を
示す。熱処理前はＰＶ値にして０．０８６μｍであった
が、アルシン（ＡｓＨ₃ ）を含む気流中で温度５２０℃
で１５分間熱処理した後の表面粗さは、図８（ｂ）に示
すようにＰＶ値で０．０３２μｍに改善された。Ａｓを
含む熱処理雰囲気の創出には、ＡｓＨ₃ 以外のＡｓ源を
用いることが出来る。また、ＩｎＰ層上に積層したＧａ
_0.46Ｉｎ_0.54Ａｓ格子不整合層についても熱処理に因り
平坦性に優れる表面とすることが出来、結果としてＧａ
ＩｎＡｓ／ＩｎＰヘテロ接合ホール素子の不平衡率の低
減に貢献することとなる。一例として具体的な数値を掲
げると、混晶比が０．４６のＧａ_0.46Ｉｎ_0.54Ａｓの格
子不整合層を、温度６８０℃で３０分間熱処理すること
によってＰＶ値は０．０２μｍ以下となる。混晶比がこ
れより大きな不整合度を与える場合にあっては、例えば
熱処理温度を上昇させるか、或いは熱処理時間を延長す
るなどの創意を加えればＰＶ値を容易に適正範囲に納め
ることができる。このＰＶ値の規定はＧａＩｎＡｓ／Ｉ
ｎＰヘテロ接合系に於いては、Ｇａの混晶比によってさ
したる変化はない。

【００１８】ここで、ＰＶ値とは表面の粗さを定量的に
表す指標の一つである。ＰＶ（ＰｅａｋｔｏＶａｌ
ｌｅｙ）値とは、表面に存在する凹凸の凸部の頂点と凹
部の底点との高低の差の最大値のことを言う。例えば、
図４に示す凹凸が表面に存在していると仮定する。各凹
凸の高低差をδ１、δ２、・・・δｎとすると、それら
のδｎ値の中で最大値がＰＶ値となる。従って、ある数
値の中での最大値を記号にしてｍａｘ（）で示すとする
と、ＰＶ値は次の式（２）で表される。ＰＶ＝ｍａｘ（δ１、δ２、δ３、・・・δｎ）・・・・式（２）例えば、ＧａＡｓ層上のＧａ混晶比が０．５５である膜
厚が１μｍのＧａ_0.55Ｉｎ_0.45Ａｓ層のＰＶ値は０．０
８から０．１２μｍ程度であるのが従来の例である。図
９にＧａ_0.48Ｉｎ_0.52Ａｓ／ＧａＡｓ格子不整合系に於
ける格子不整合層のＰＶ値と不平衡率の絶対値との関係
を示す。同図からＰＶ値を０．０７μｍ以下とすれば、
±１０％以内の不平衡率となるのが判る。

【００１９】上述の如くの単結晶基板上に成長させたヘ
テロ接合エピタキシャルウエハを母体材料として、ヘテ
ロ接合ホール素子を形成する。素子化にあたっては従来
のホール素子と同じく製作工程に特段の違いはなく、公
知技術であるフォトリソグラフィー技術、エッチング技
術等を利用でき、これらの技術を駆使して入力用並びに
出力用電極形成や個別の素子への分離のためのスクライ
ブライン等を実施する。実際に個々のホール素子に分離
するダイシングにあっては、ダイシングラインに沿って
スクライビングを施す。このスクライブは実際にはダイ
ヤモンド針やダイヤモンドブレードなどを使用して行わ
れる。本発明では分離された後のホール素子を構成する
半導体ウエハの側面の平坦度が、ＰＶ値にして１０μｍ
未満となるようにダイシング加工を施すこととする。こ
の様にＰＶ値を規定する理由をＧａＩｎＡｓ／ＩｎＰヘ
テロ接合ホール素子を例に挙げて説明すると、側面のＰ
Ｖ値が１０μｍ以上となると図５に示す如くこれを臨界
値として急激に電子移動度が低下する傾向が認められた
からである。逆に言えばＰＶ値にして１０μｍ未満の値
を与える様なダイシング加工が、ヘテロ接合ホール素子
の優位な特性を維持するために必要不可欠であるという
ことである。

【００２０】ダイシング工程後に、この様なＰＶ値を有
する素子側面を得るにあたっては、例えば、ダイシング
にダイヤモンド針を使用する場合は、その針圧、ダイシ
ング速度、被切断材料となす角度など、ダイシングに係
わる基本的な因子の最適化を図れば良い。また、使用す
るダイヤモンド針の先端の形状や被切断材料と針との接
触の箇所の点数も、得られる素子側面のＰＶ値に影響を
与えるので注意を要する。一般的には、針圧を劈開する
に足り得る範囲内で出来得る限り軽減し、ダイシング速
度は遅くするのが望ましい。

【００２１】ここで、１０μｍ未満の平坦性を有しなが
らも、素子側面の平坦度に差異が生ずるのは、主にダイ
シングラインの形成方向、即ち III−Ｖ族化合物半導体
結晶が劈開性を呈する［１１０］結晶軸にダイシングラ
インを如何に平行に形成するかにも依っている。この劈
開方向に合致している場合程、側面の表面粗さが小さい
素子が得られる。また、ダイシングラインはスクライブ
時のスクライバーをこのラインに沿って走行させる必要
があるため、或る程度の線幅を持っている。従って、ダ
イシングラインを劈開方向に正確に合致させて形成した
場合でも、ダイシングラインの線幅内でスクライバーの
走行方向が変化する。スクライバーの走行方向も正確に
劈開方向に合致させるのが良い。具体的には劈開を呈す
結晶軸方向に対し、角度にして±０．５度以内に合致さ
せると好結果が得られる。

【００２２】一方、個別素子への分離時に上述の如くの
操作をせず、素子を構成する側面の表面を従来のように
チッピングを有するままに粗く加工し、然る後、エッチ
ング等を施して素子側面のＰＶ値を１０μｍ未満とした
ところで、ホール素子としての電子移動度の低下が防止
される訳ではない。あくまでも高電子移動度を発現する
ＧａＩｎＡｓ／ＩｎＰヘテロ接合部を、素子分離時の機
械的衝撃や圧力等に因る破壊から保護することが肝要で
ある。慎重なダイシング加工を施し素子側面の平坦度を
適正範囲に納めることが肝要であって、分離に際し一旦
破壊された母体材料に含まれているヘテロ接合の特性
は、後工程で単に側面の表層部のみを平坦化したところ
で回復するに至らないからである。

【００２３】

【作用】また、一般的にダイシングラインは互いに直交
する劈開の方向に形成される。これは、ダイシングによ
り素子を分離するに際し、ダイシング治具に必要以上の
機械的な圧力をかけなくても、劈開という結晶が本来有
する性質を利用して素子の分離が果たせるからである。
III−Ｖ族化合物半導体結晶にとって、劈開の方向は
［１１０］であることから、通常、＜０バー１１＞と＜
０バー１バー１＞に沿ってダイシング溝が形成される。
この溝に沿ってダイヤモンド針などのダイシング治具を
通過させる訳である。しかしエッチングにより溝を形成
するに際し、結晶方位に依って溝の断面形状に差が生ず
る。具体的に説明すると＜０バー１１＞方向に沿って形
成した溝の断面は逆三角形状のいわゆる順メサとなり、
＜０バー１バー１＞方位に平行に形成されたダイシング
ライン溝の断面形状は、三角形状のエッチングの深さ方
向に向かって底面が末広がりとなるいわゆる逆メサとな
る。この様な溝の断面形状とダイシング後に得られる素
子の側面のＰＶ値との関係を探ると、順メサを呈する断
面に沿ったスクライブにあっては、逆メサ断面のライン
のスクライブ面のＰＶ値に比較し、ＰＶ値の大きい表
面、即ち粗度の粗い表面が得られることが多い。これ
は、ある角度をもって傾斜している結晶面から構成され
る順メサの溝を利用したスクライブでは、ダイヤモンド
針などのダイシング治具が当たる面が傾斜しているの
で、ダイヤモンド針の接触地点が安定しないためであ
る。

【００２４】即ち、図６（ａ）に順メサの溝（６０１）
を模式的に示す。この場合ダイシング治具（６０４）の
僅かな移動（図６中に矢印でその移動方向を示す。）に
伴って、治具（６０４）が接触する点が異なることとな
り、或る場合は結晶面（６０２）が交わる溝の底部（６
０３）にダイヤモンド針（６０４）が接触し、或る時は
また結晶面（６０２）の傾斜面に接触することもあり、
ダイシング点が安定せず、結果として逆メサ状のライン
のダイシシングによるＰＶ値に比較し悪化するというこ
とになる。逆に、逆メサのダイシング溝の場合にあって
は、図６（ｂ）に模式的に示す如く、傾斜した結晶面
（６０２）が存在するものの、末広がりの形状で且つメ
サの低面（６０５）は傾斜しておらず、ほぼ水平となっ
ている。このため、ダイシング治具（６０４）が多少移
動しても、治具（６０４）とメサ底面（６０５）との接
触は安定しており、変動の少ないＰＶ値が得られる。従
って、本発明に係わるＰＶ値を得るに当たっては、順メ
サを呈するラインのスクライブに於いてＰＶ値１０μｍ
未満とすれば、自ずと逆メサラインのスクライブに依っ
てもたらされるＰＶ値は本発明の規定を満たすこととな
る。以上のように素子を構成する半導体の表面粗さを規
制することにより、結晶中への歪の量を低減させ、もっ
て不平衡率の低減と当該ヘテロ接合が本来有す高移動度
特性等を保持できる作用を有す。

【００２５】

【実施例】ヘテロ接合ホール素子の一例としてＧａＩｎ
Ａｓ／ＩｎＰヘテロ接合を含むヘテロ接合ホール素子を
挙げ、本発明を実施例を基に詳細に説明する。（実施例１）図１は本発明に係わるＧａＩｎＡｓ／Ｉｎ
Ｐヘテロ接合を含むホール素子の模式的な平面図であ
る。また、図２は図１に示した平面模式図の破線Ａ−
Ａ’の方向に沿った垂直断面の概略図であり、且つまた
スクライブに依り個別の素子に分離された後の状態を示
す。エピタキシャルウエハの形成に当たっては、先ず鉄
（Ｆｅ）を添加してなる比抵抗が約１０⁶ Ω・ｃｍで面
方位が（１００）の半絶縁性高抵抗ＩｎＰ単結晶基板
（１０１）を使用し、第一の層としてアンドープＩｎＰ
層（１０２）を約１００ｎｍの厚さでエピタキシャル成
長させた。該ＩｎＰ層（１０２）のキャリア濃度をホー
ル効果法により測定した結果、約２×１０¹⁵ｃｍ^-3であ
った。

【００２６】然る後、上記のＩｎＰ結晶層（１０２）上
にキャリア濃度が２×１０¹⁶cm^-3でＧａの混晶比を０．
４７としたアンドープｎ形Ｇａ_0.47Ｉｎ_0.53Ａｓ（１０
３）を２５０ｎｍの厚さに堆積した。尚、本実施例では
Ｇａ_0.47Ｉｎ_0.53Ａｓ（１０３）、ＩｎＰ結晶層（１０
２）の双方共に、結合価が一価のシクロペンタジエニル
インジウム（Ｃ₅ Ｈ₅ Ｉｎ）をＩｎ源とする常圧ＭＯＶ
ＰＥ法で成長させた。このｎ形Ｇａ_0.47Ｉｎ_0.53Ａｓエ
ピタキシャル成長層（１０３）の表面粗さは、ＰＶ値で
０．５０μｍであった。

【００２７】次に、Ｇａ_0.47Ｉｎ_0.53Ａｓ層（１０３）
を通常の有機フォトレジスト材で全面被覆し、その後公
知のフォトリソグラフィー技術とエッチング技術を駆使
し、入・出力電極を形成すべき領域並びに感磁部となす
領域（１０４）をメサ形状に加工した。本実施例ではメ
サエッチング加工には無機酸を使用した。その後、Ｇａ
_0.47Ｉｎ_0.53Ａｓ層（１０３）の表面を再び有機レジス
ト材で全面に亘り被覆した。

【００２８】次に各々一対をなす入力電極（１０５）と
出力電極（１０６）を形成すべき領域に存在するレジス
ト材のみを、公知のフォトリソグラフィー技術を利用し
て除去し、Ｇａ_0.47Ｉｎ_0.53Ａｓ層（１０３）の表面を
露出させた。然る後、ゲルマニウム（Ｇｅ）を重量で約
１３％程度含む金（Ａｕ）・Ｇｅ合金を真空蒸着した。
その後、当該ウエハを有機溶剤混合液に浸しレジスト材
を剥離すると同時に，蒸着によってレジスト材上に被着
した素子の製作上不要となるＡｕ・Ｇｅ合金膜をリフト
オフ法で除去した。次に、オーミック性電極を得るため
に、電極となる合金膜を被着させたウエハを温度４２０
℃で数分間熱処理した。更に、入・出力用の電極（１０
５及び１０６）と電気的に連結させてパッド電極（１０
７）を各電極に設けた。該パッド電極（１０７）は、メ
サエッチングにより露出させたＩｎＰ単結晶基板（１０
１）の表層部に載置した。これはアロイング時にＧａ
_0.47Ｉｎ_0.53Ａｓ層（１０３）やＩｎＰ層（１０２）の
ヘテロ接合部に、直接歪が導入されるのを防止するため
である。更に、上記工程を経たヘテロ接合材料の表面の
入・出力電極部以外の領域を、プラズマＣＶＤ法により
二酸化珪素膜（１０８）で被覆した。また酸化膜の堆積
膜厚は約４００ｎｍとした。

【００２９】更に、素子の表面全体を再び一般のフォト
レジスト材で覆い、ウエハの全面に形成されたホール素
子を単体に分離しホール素子チップとなすための、ダイ
シングライン（１０９）を互いに直交する＜０バー１１
＞と＜０バー１バー１＞結晶軸方向に平行に形成すべく
パターニングを施した。然る後、ダイシングライン（１
０９）に相当する部分に於いて、ラインの直下に存在す
る酸化膜（１０８）、Ｇａ_0.47Ｉｎ_0.53Ａｓ層（１０
３）並びにＩｎＰバッファ層（１０２）を順次エッチン
グにより除去した。更に、エッチングを進め、ＩｎＰ単
結晶基板（１０１）の表層部に至る迄構成材料を除去
し、ダイシングライン（１０９）となした。然る後、ス
クライビング装置を使用して母体材料の一主面に形成し
たＧａＩｎＡｓホール素子を個別の素子に分離した。こ
の分離に当たっては、先端に多面体形状のダイヤモンド
粒を具備したダイヤモンド針を使用した。このダイヤモ
ンド針の上記ダイシングライン（１０９）に対する接触
角度θは水平方向に対し８０度の角度に設定した。ま
た、針圧は１１ｇ／ｃｍ² に設定した。この分離条件下
で得られたＧａＩｎＡｓホール素子を構成する側面（１
１０）の平坦度は、ＰＶ値で表すと最低で２μｍ、最大
で９．８μｍであり、検査に供した全数の素子が１０μ
ｍ未満の値を有していた。

【００３０】このようにして得たホール素子の電気特
性、特に室温電子移動度を従来のホール素子と比較して
図３に示した。従来のホール素子素子とはＧａＩｎＡｓ
感磁部層の表面平坦度がＰＶ値で０．８〜１．５μｍ
で、素子側面の粗度はＰＶ値で２５μｍのホール素子を
指す。図３に示すように本発明のホール素子は素子化前
後における母体材料の電子移動度の劣化は認められなか
った。これに対して従来のホール素子では分離加工前の
平均室温電子移動度が１０，０００ｃｍ² ／Ｖ・Ｓであ
ったものが、分離加工後には８，０００ｃｍ² ／Ｖ・Ｓ
と約２０％の低下を示した。更に、低温から高温に至る
熱的サイクルの履行による環境信頼性試験の結果では、
本発明に係る平坦性を備えたＧａＩｎＡｓホール素子に
あっては、試験に供したホール素子の９３％は特性上の
変化が認められなかった。一方、これとは対照的に従来
のホール素子にあっては、当該環境試験に於いては特性
が悪化し合格率は７８％程度に滞まり、信頼性の点から
も本発明は従来例に比較し優位であるのが如実に示され
た。

【００３１】（実施例２）ここでは、ＩｎＰと格子整合
しないＧａＩｎＡｓを含むヘテロ接合系からなる、Ｇａ
ＩｎＡｓ／ＩｎＰ格子不整合ヘテロ接合ホール素子につ
いて実施例を基に具体的に説明する。ＧａＩｎＡｓ／Ｉ
ｎＰ格子不整合ヘテロ構造ホール素子の平面は図１と同
様である。断面の模式図を図７に示す。図中（７０１）
は当該ヘテロ接合を形成するにあたり、基板として使用
した鉄（Ｆｅ）を添加してなる面方位が（１００）の半
絶縁性のＩｎＰ単結晶である。当該基板結晶の厚みは約
３５０μｍであった。本実施例では比抵抗が約１０⁷ Ω
・ｃｍの結晶を用いた。図中（７０２）は結晶基板（７
０１）上に実施例１と同様の条件で成長させたＩｎＰエ
ピタキシャル結晶層である。

【００３２】次に、ＩｎＰ層（７０２）上に、ＩｎＰと
格子整合する混晶比が０．４７で約１０ｎｍの膜厚を有
するｎ形のＧａ_0.47Ｉｎ_0.53Ａｓエピタキシャル層（７
０３）を上記の常圧ＭＯＣＶＤ成長法で設けた。この層
（７０３）のキャリア濃度はホール効果法に依れば２．
０×１０¹⁶ｃｍ^-3であった。更に、Ｇａ_0.47Ｉｎ_0.53Ａ
ｓエピタキシャル層（７０３）上に、混晶比０．４８の
Ｇａ_0.48Ｉｎ_0.52Ａｓ格子不整合層（７０４）を、膜厚
４００ｎｍで成長させた。Ｇａ_0.48Ｉｎ_0.52Ａｓ格子不
整合層（７０４）のキャリア濃度は上記のＧａ_0.47Ｉｎ
_0.53Ａｓ層（７０３）とほぼ同じの１．９×１０¹⁶ｃｍ
^-3とした。この時点での同層のＰＶ値は０．０７４μｍ
であった。また、この状態での不平衡率は約±５％であ
った。然る後、このウエハを同一の薄膜成長装置内で温
度７００℃で２５分間、Ａｓを含む雰囲気下で熱処理を
施した。これにより同層（７０４）の表面のＰＶ値は
０．０３６μｍ程度に迄改善された。その後、Ｇａ_0.48
Ｉｎ_0.52Ａｓ層（７０４）上に上記のＧａ_0.47Ｉｎ_0.53
Ａｓ層（７０３）と同様のキャリア濃度を有するＧａ
_0.47Ｉｎ_0.53Ａｓ層（７０５）を成長させた。同層の膜
厚は３８０ｎｍとした。同層（７０５）の表面、即ち、
積層構造の最表面のＰＶ値は０．０４０μｍであった。

【００３３】この様な構造のウエハを使用して、実施例
１と同様の手順でホール素子に加工した。さらに実施例
１に記載の条件によってダイシングライン（７０８）に
沿ってダイシングを施し、側面のＰＶ値が２〜９．５μ
ｍの個別チップとした。チップサイズは極く一般的な３
５０μｍ×３５０μｍとした。上述の如く作成したホー
ル素子を電気的な特性評価に供した。第１表に、評価し
た項目と特性値につき、本発明に係わる場合と従来例と
を対比させて示す。従来例とは、前記したＧａ_0.47Ｉｎ
_0.53Ａｓ層内にＧａ_0.48Ｉｎ_0.52Ａｓ格子不整合層を挿
入しているものの、熱処理を実施していない積層構造か
ら製作され、最表面のＧａＩｎＡｓ層のＰＶ値が０．５
８μｍのヘテロ接合ホール素子を指す。第１表に示すよ
うに、本発明に係わるホール素子と従来のホール素子と
では不平衡率に顕著な差異が認められ、本発明の優位性
が示された。

【００３４】

【表１】

【００３５】

【発明の効果】エピタキシャル成長層の表面及びダイシ
ング直後の基板側面の平坦性を規定することにより、高
感度で低不平衡率のホール素子の安定な供給がもたらさ
れる。本発明の実施例では、ＧａＩｎＡｓとＩｎＰから
なるヘテロ接合ホール素子を例にして説明を加えたが、
本発明はこのホール素子に限定されず、他のヘテロ接合
を有するホール素子、例えばＧａＩｎＡｓ／ＡｌＧａＡ
ｓやＧａＩｎＡｓ／ＧａＡｓのヘテロ接合を有するヘテ
ロ接合ホール素子、或いはＧａＡｓ／ＧａＩｎＡｓ／Ａ
ｌＧａＡｓからなるダブルヘテロ接合からなるヘテロ接
合ホール素子にも応用できる。

【図面の簡単な説明】

【図１】本発明に係わるホール素子の模式的な平面図で
ある。

【図２】図１に示すホール素子の破線Ａ−Ａ’に沿った
断面図である。

【図３】個別素子へ分離前後の電子移動度の変化を示す
図である。

【図４】ＰＶ値の概念を概略的に説明するための図であ
る。

【図５】素子側面のＰＶ値と電子移動度との関係を示す
図である。

【図６】ダイシングラインの断面の概略図である。
（ａ）は順メサの場合、（ｂ）は逆メサの場合を示す。

【図７】実施例２に示すホール素子の断面の模式図であ
る。

【図８】熱処理前（ａ）及び熱処理後（ｂ）のＧａＩｎ
Ａｓエピタキシャル成長層の表面粗さを示す図である。

【図９】ＧａＩｎＡｓ最表面の粗さと不平衡率の絶対値
との関係を示す図である。

【符号の説明】

（１０１）ＩｎＰ単結晶基板（１０２）ＩｎＰ結晶層（１０３）Ｇａ_0.47Ｉｎ_0.53Ａｓ結晶層（１０４）メサ領域（１０５）入力電極（１０６）出力電極（１０７）パッド電極（１０８）酸化膜（１０９）ダイシングライン（１１０）ホール素子の側面（６０１）スクライブ溝（６０２）順メサ形状を構成する傾斜した結晶面（６０３）傾斜した結晶面の交点に当たる溝の底部（６０４）ダイシング治具（６０５）逆メサ形状を呈する溝の平坦な底面（７０１）ＩｎＰ半絶縁性単結晶基板（７０２）ＩｎＰ結晶層（７０３）Ｇａ_0.47Ｉｎ_0.53Ａｓ層（７０４）Ｇａ_0.48Ｉｎ_0.54Ａｓ層（７０５）Ｇａ_0.47Ｉｎ_0.53Ａｓ層（７０６）オーミック性入・出力電極（７０７）ＳｉＯ₂ 絶縁膜（７０８）ダイシングライン

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−198877（ＪＰ，Ａ) 特開昭57−128087（ＪＰ，Ａ) 特開昭57−128086（ＪＰ，Ａ) 特開昭56−167378（ＪＰ，Ａ) 特開昭57−188890（ＪＰ，Ａ) 特開昭58−106883（ＪＰ，Ａ) 特開昭57−197884（ＪＰ，Ａ) 特開平６−350158（ＪＰ，Ａ) 特開平６−349887（ＪＰ，Ａ) 特開平２−97075（ＪＰ，Ａ) 特開昭52−87993（ＪＰ，Ａ) 電総研ニュース，第511号，ｐｐ．６ −10 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 43/06 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】ＧａＩｎＡｓを含むヘテロ接合を具備して
なるホール素子において、感磁部層となるエピタキシャ
ル成長層の表面の粗さがＰＶ値にて０．０７μｍ未満で
あることを特徴とするホール素子。
【請求項２】ダイシング直後の素子の側面の粗さがＰＶ
値にて１０μｍ未満であることを特徴とする請求項１に
記載のホール素子。
【請求項３】ヘテロ接合がヒ化ガリウム・インジウムと
リン化インジウムとからなることを特徴とする請求項１
または２に記載のホール素子。
【請求項４】ヘテロ接合がヒ化ガリウム・アルミニウム
とヒ化ガリウム・インジウムとからなることを特徴とす
る請求項１または２に記載のホール素子。
【請求項５】ヘテロ接合がヒ化ガリウムとヒ化ガリウム
・インジウムとからなることを特徴とする請求項１また
は２に記載のホール素子。
【請求項６】ヘテロ接合がヒ化ガリウムと、ヒ化ガリウ
ム・アルミニウムおよびヒ化ガリウム・インジウムとか
らなるダブルヘテロ構造であることを特徴とする請求項
１または２に記載のホール素子。