JP3415340B2 - 炭化珪素半導体装置 - Google Patents
炭化珪素半導体装置Info
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- JP3415340B2 JP3415340B2 JP22948695A JP22948695A JP3415340B2 JP 3415340 B2 JP3415340 B2 JP 3415340B2 JP 22948695 A JP22948695 A JP 22948695A JP 22948695 A JP22948695 A JP 22948695A JP 3415340 B2 JP3415340 B2 JP 3415340B2
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
- H10D30/635—Vertical IGFETs having no inversion channels, e.g. vertical accumulation channel FETs [ACCUFET] or normally-on vertical IGFETs
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、炭化珪素半導体
装置、例えば、絶縁ゲート型電界効果トランジスタ、と
りわけ大電力用の縦型ＭＯＳＦＥＴに関する。
装置、例えば、絶縁ゲート型電界効果トランジスタ、と
りわけ大電力用の縦型ＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】近年、電力用トランジスタとして炭化珪
素単結晶材料を使用して作製される縦型パワーＭＯＳＦ
ＥＴが提案されている。電力用トランジスタの損失を低
減するためにはオン抵抗の低減が必要であり、効果的に
オン抵抗低減が可能な素子として図９に示す溝ゲート型
パワーＭＯＳＦＥＴ（例えば、特開平４−２３９７７８
号公報）が提案されている。図９における溝ゲート型パ
ワーＭＯＳＦＥＴは、ｎ型炭化珪素半導体基板２１上に
ｎ型エピタキシャル層２２が形成され、さらに、ｎ型エ
ピタキシャル層２２上にｐ型エピタキシャル層２３が形
成され、さらに、ｐ型エピタキシャル層２３の所定領域
にｎ型ソース領域２４が形成されている。又、ｎ型ソー
ス領域２４とｐ型エピタキシャル層２３を貫通してｎ型
エピタキシャル層２２に達する凹所２５が形成され、凹
所２５内にはゲート絶縁膜２６を介してゲート電極２７
が形成されている。ゲート電極２７の上面には絶縁膜２
８が形成され、絶縁膜２８上を含むｎ型ソース領域２４
上にはソース電極膜２９が形成され、ｎ型炭化珪素半導
体基板２１の表面にはドレイン電極膜３０が形成されて
いる。
素単結晶材料を使用して作製される縦型パワーＭＯＳＦ
ＥＴが提案されている。電力用トランジスタの損失を低
減するためにはオン抵抗の低減が必要であり、効果的に
オン抵抗低減が可能な素子として図９に示す溝ゲート型
パワーＭＯＳＦＥＴ（例えば、特開平４−２３９７７８
号公報）が提案されている。図９における溝ゲート型パ
ワーＭＯＳＦＥＴは、ｎ型炭化珪素半導体基板２１上に
ｎ型エピタキシャル層２２が形成され、さらに、ｎ型エ
ピタキシャル層２２上にｐ型エピタキシャル層２３が形
成され、さらに、ｐ型エピタキシャル層２３の所定領域
にｎ型ソース領域２４が形成されている。又、ｎ型ソー
ス領域２４とｐ型エピタキシャル層２３を貫通してｎ型
エピタキシャル層２２に達する凹所２５が形成され、凹
所２５内にはゲート絶縁膜２６を介してゲート電極２７
が形成されている。ゲート電極２７の上面には絶縁膜２
８が形成され、絶縁膜２８上を含むｎ型ソース領域２４
上にはソース電極膜２９が形成され、ｎ型炭化珪素半導
体基板２１の表面にはドレイン電極膜３０が形成されて
いる。
【０００３】ここで、ソース端子〜ドレイン端子間にキ
ャリアを流すチャネルは、ゲート電極２７に電圧を印加
し、ゲート電極２７と、凹所２５側壁部分のｐ型エピタ
キシャル層２３とに挟まれたゲート絶縁膜２６に電界を
与えることにより、ゲート絶縁膜２６に接するｐ型エピ
タキシャル層２３の導電型を反転させることで形成して
いた。
ャリアを流すチャネルは、ゲート電極２７に電圧を印加
し、ゲート電極２７と、凹所２５側壁部分のｐ型エピタ
キシャル層２３とに挟まれたゲート絶縁膜２６に電界を
与えることにより、ゲート絶縁膜２６に接するｐ型エピ
タキシャル層２３の導電型を反転させることで形成して
いた。
【０００４】
【発明が解決しようとする課題】しかしながら、図９に
示す溝ゲート型パワーＭＯＳＦＥＴは、チャネルが形成
される領域の不純物濃度は、ｐ型エピタキシャル層２３
の不純物濃度で規定されてしまっていた。その結果、以
下に述べる不具合が発生していた。図９に示す構造のパ
ワーＭＯＳＦＥＴの、ソース・ドレイン間耐圧を決定す
るパラメータの一つが、ｐ型エピタキシャル層２３の不
純物濃度ＮA とソース領域２４とｎ型エピタキシャル層
２２に挟まれた厚さａである。ソース・ドレイン間耐圧
は、ｐ型エピタキシャル層２３とｎ型エピタキシャル層
２２のｐｎ接合のアバランシェ条件と、ｐ型エピタキシ
ャル層２３が空乏化してパンチスルーが生じる条件で支
配される。このため、ｐ型エピタキシャル層２３の不純
物濃度ＮA は十分高く、厚さａも十分厚くする必要があ
る。ところが、ｐ型エピタキシャル層２３の不純物濃度
ＮA を大きくすると、ゲート閾値電圧が高くなる問題が
生じると共に、不純物散乱の増大によりチャネル移動度
が低下し、オン抵抗が大きくなる問題があった。又、厚
さａを大きくすると、チャネル長が長くなり、オン抵抗
が大きくなる問題もあった。
示す溝ゲート型パワーＭＯＳＦＥＴは、チャネルが形成
される領域の不純物濃度は、ｐ型エピタキシャル層２３
の不純物濃度で規定されてしまっていた。その結果、以
下に述べる不具合が発生していた。図９に示す構造のパ
ワーＭＯＳＦＥＴの、ソース・ドレイン間耐圧を決定す
るパラメータの一つが、ｐ型エピタキシャル層２３の不
純物濃度ＮA とソース領域２４とｎ型エピタキシャル層
２２に挟まれた厚さａである。ソース・ドレイン間耐圧
は、ｐ型エピタキシャル層２３とｎ型エピタキシャル層
２２のｐｎ接合のアバランシェ条件と、ｐ型エピタキシ
ャル層２３が空乏化してパンチスルーが生じる条件で支
配される。このため、ｐ型エピタキシャル層２３の不純
物濃度ＮA は十分高く、厚さａも十分厚くする必要があ
る。ところが、ｐ型エピタキシャル層２３の不純物濃度
ＮA を大きくすると、ゲート閾値電圧が高くなる問題が
生じると共に、不純物散乱の増大によりチャネル移動度
が低下し、オン抵抗が大きくなる問題があった。又、厚
さａを大きくすると、チャネル長が長くなり、オン抵抗
が大きくなる問題もあった。
【０００５】このように、高耐圧で動作時の電流損失が
小さく、閾値電圧が低いパワーＭＯＳＦＥＴを実現する
には、ｐ型エピタキシャル層とチャネルが形成される領
域の不純物濃度は独立に制御する必要があるが、従来の
構造では困難であった。
小さく、閾値電圧が低いパワーＭＯＳＦＥＴを実現する
には、ｐ型エピタキシャル層とチャネルが形成される領
域の不純物濃度は独立に制御する必要があるが、従来の
構造では困難であった。
【０００６】上述の問題を解決するために、シリコン単
結晶を使用した溝ゲート型パワーＭＯＳＦＥＴにおいて
は熱拡散法によるチャネル形成層の低濃度化が行われて
いる。しかし、炭化珪素を使用した溝ゲート型パワーＭ
ＯＳＦＥＴにおいては、炭化珪素中の不純物原子の熱拡
散定数が極めて小さいために熱拡散法が使えないという
新たな問題があった。
結晶を使用した溝ゲート型パワーＭＯＳＦＥＴにおいて
は熱拡散法によるチャネル形成層の低濃度化が行われて
いる。しかし、炭化珪素を使用した溝ゲート型パワーＭ
ＯＳＦＥＴにおいては、炭化珪素中の不純物原子の熱拡
散定数が極めて小さいために熱拡散法が使えないという
新たな問題があった。
【０００７】そこで、この発明の目的は、高耐圧、低損
失、低閾値電圧の炭化珪素半導体装置を提供することに
ある。
失、低閾値電圧の炭化珪素半導体装置を提供することに
ある。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、第１導電型の低抵抗半導体層と第１導電型の高抵抗
半導体層と第２導電型の第１の半導体層とが順に積層さ
れることにより構成され、単結晶炭化珪素よりなる半導
体基板と、前記第１の半導体層内の表層部の所定領域に
形成された第１導電型の半導体領域と、前記半導体領域
と前記第１の半導体層を貫通し前記高抵抗半導体層に達
する溝と、前記溝の側面を形成する前記半導体領域と前
記第１の半導体層と前記高抵抗半導体層の表面に延設さ
れた炭化珪素の薄膜よりなる第２導電型の第２の半導体
層と、前記半導体領域の表面の一部と、前記第２の半導
体層の表面および前記溝内での高抵抗半導体層の表面に
延設されたゲート絶縁膜と、該ゲート絶縁膜の表面に形
成されたゲート電極層と、前記第１の半導体層の表面お
よび前記半導体領域の表面の一部のうち少なくとも前記
半導体領域の表面の一部に形成された第１の電極層と、
前記低抵抗半導体層の表面に形成された第２の電極層と
を備えた炭化珪素半導体装置をその要旨とする。
は、第１導電型の低抵抗半導体層と第１導電型の高抵抗
半導体層と第２導電型の第１の半導体層とが順に積層さ
れることにより構成され、単結晶炭化珪素よりなる半導
体基板と、前記第１の半導体層内の表層部の所定領域に
形成された第１導電型の半導体領域と、前記半導体領域
と前記第１の半導体層を貫通し前記高抵抗半導体層に達
する溝と、前記溝の側面を形成する前記半導体領域と前
記第１の半導体層と前記高抵抗半導体層の表面に延設さ
れた炭化珪素の薄膜よりなる第２導電型の第２の半導体
層と、前記半導体領域の表面の一部と、前記第２の半導
体層の表面および前記溝内での高抵抗半導体層の表面に
延設されたゲート絶縁膜と、該ゲート絶縁膜の表面に形
成されたゲート電極層と、前記第１の半導体層の表面お
よび前記半導体領域の表面の一部のうち少なくとも前記
半導体領域の表面の一部に形成された第１の電極層と、
前記低抵抗半導体層の表面に形成された第２の電極層と
を備えた炭化珪素半導体装置をその要旨とする。
【０００９】請求項２に記載の発明は、請求項１に記載
の発明における前記第２の半導体層の結晶型が、前記第
１の半導体層の結晶型と同じである炭化珪素半導体装置
をその要旨とする。
の発明における前記第２の半導体層の結晶型が、前記第
１の半導体層の結晶型と同じである炭化珪素半導体装置
をその要旨とする。
【００１０】請求項３に記載の発明は、請求項１又は２
に記載の発明における半導体基板と第２の半導体層とが
六方晶系炭化珪素よりなる炭化珪素半導体装置をその要
旨とする。
に記載の発明における半導体基板と第２の半導体層とが
六方晶系炭化珪素よりなる炭化珪素半導体装置をその要
旨とする。
【００１１】請求項４に記載の発明は、請求項１〜３の
いずれか１項に記載の発明での前記半導体基板における
前記半導体領域が形成される基板表面を略（０００１）
カーボン面とした炭化珪素半導体装置をその要旨とす
る。
いずれか１項に記載の発明での前記半導体基板における
前記半導体領域が形成される基板表面を略（０００１）
カーボン面とした炭化珪素半導体装置をその要旨とす
る。
【００１２】請求項５に記載の発明は、請求項１に記載
の発明における前記第２の半導体層の不純物濃度が、前
記第１の半導体層の不純物濃度より低く、前記第２の半
導体層の結晶型は、前記第１の半導体層の結晶型と異な
る炭化珪素半導体装置をその要旨とする。 （作用） 請求項１に記載の発明によれば、ゲート電極層（ゲート
端子）に電圧を印加してゲート絶縁膜に電界を与えるこ
とにより、第２の半導体層の導電型が反転し、第１の電
極層（ソース端子）と第２の電極層（ドレイン端子）と
の間にキャリアが流れる。つまり、第２の半導体層がチ
ャネル形成領域となる。
の発明における前記第２の半導体層の不純物濃度が、前
記第１の半導体層の不純物濃度より低く、前記第２の半
導体層の結晶型は、前記第１の半導体層の結晶型と異な
る炭化珪素半導体装置をその要旨とする。 （作用） 請求項１に記載の発明によれば、ゲート電極層（ゲート
端子）に電圧を印加してゲート絶縁膜に電界を与えるこ
とにより、第２の半導体層の導電型が反転し、第１の電
極層（ソース端子）と第２の電極層（ドレイン端子）と
の間にキャリアが流れる。つまり、第２の半導体層がチ
ャネル形成領域となる。
【００１３】この際、第１の半導体層の不純物濃度と第
２の半導体層の不純物濃度とを独立に制御することで、
高耐圧、低電流損失で閾値電圧が低い炭化珪素半導体装
置が得られる。特に、チャネルを形成する第２の半導体
層の不純物濃度を低くすることで、キャリアが流れる時
の不純物散乱の影響が小さくなり、チャネル移動度を大
きくすることができる。ソース・ドレイン間耐圧は、高
抵抗半導体層、第１の半導体層の不純物濃度及びその膜
厚で主に支配されるので、第１の半導体層の不純物濃度
を上げて、第１の半導体層の膜厚を薄くすることがで
き、高耐圧性を維持しながら、チャネル長を短くするこ
とができるため、チャネル抵抗を飛躍的に低減でき、ド
レイン・ソース間のオン抵抗を低減することができる。
２の半導体層の不純物濃度とを独立に制御することで、
高耐圧、低電流損失で閾値電圧が低い炭化珪素半導体装
置が得られる。特に、チャネルを形成する第２の半導体
層の不純物濃度を低くすることで、キャリアが流れる時
の不純物散乱の影響が小さくなり、チャネル移動度を大
きくすることができる。ソース・ドレイン間耐圧は、高
抵抗半導体層、第１の半導体層の不純物濃度及びその膜
厚で主に支配されるので、第１の半導体層の不純物濃度
を上げて、第１の半導体層の膜厚を薄くすることがで
き、高耐圧性を維持しながら、チャネル長を短くするこ
とができるため、チャネル抵抗を飛躍的に低減でき、ド
レイン・ソース間のオン抵抗を低減することができる。
【００１４】請求項２に記載の発明によれば、請求項１
に記載の発明の作用に加え、第２の半導体層の結晶型
が、第１の半導体層の結晶型と同じであるので、本発明
の構造を容易に形成できる。
に記載の発明の作用に加え、第２の半導体層の結晶型
が、第１の半導体層の結晶型と同じであるので、本発明
の構造を容易に形成できる。
【００１５】請求項３に記載の発明によれば、請求項１
又は２に記載の発明の作用に加え、半導体基板と第２の
半導体層が六方晶系炭化珪素よりなるので、より好まし
いものとなる。
又は２に記載の発明の作用に加え、半導体基板と第２の
半導体層が六方晶系炭化珪素よりなるので、より好まし
いものとなる。
【００１６】請求項４に記載の発明によれば、請求項１
〜３のいずれか１項に記載の発明の作用に加え、半導体
基板の表面が（０００１）カーボン面であるので、高耐
圧構造を容易に形成できる。
〜３のいずれか１項に記載の発明の作用に加え、半導体
基板の表面が（０００１）カーボン面であるので、高耐
圧構造を容易に形成できる。
【００１７】請求項５に記載の発明によれば、請求項１
に記載の発明の作用に加え、第２の半導体層の不純物濃
度は、第１の半導体層の不純物濃度より低いので、チャ
ネル抵抗を小さくできる。
に記載の発明の作用に加え、第２の半導体層の不純物濃
度は、第１の半導体層の不純物濃度より低いので、チャ
ネル抵抗を小さくできる。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態を図
面に従って説明する。図１に、本実施の形態におけるｎ
チャネルタイプの溝ゲート型パワーＭＯＳＦＥＴ（縦型
パワーＭＯＳＦＥＴ）の断面図を示す。
面に従って説明する。図１に、本実施の形態におけるｎ
チャネルタイプの溝ゲート型パワーＭＯＳＦＥＴ（縦型
パワーＭＯＳＦＥＴ）の断面図を示す。
【００１９】低抵抗半導体層としてのｎ+ 型炭化珪素半
導体基板１は、六方晶系炭化珪素が用いられている。こ
のｎ+ 型炭化珪素半導体基板１上に、高抵抗半導体層と
してのｎ- 型炭化珪素半導体層２と第１の半導体層とし
てのｐ型炭化珪素半導体層３が順次積層されている。
導体基板１は、六方晶系炭化珪素が用いられている。こ
のｎ+ 型炭化珪素半導体基板１上に、高抵抗半導体層と
してのｎ- 型炭化珪素半導体層２と第１の半導体層とし
てのｐ型炭化珪素半導体層３が順次積層されている。
【００２０】このように、ｎ+ 型炭化珪素半導体基板１
とｎ- 型炭化珪素半導体層２とｐ型炭化珪素半導体層３
とから単結晶炭化珪素よりなる半導体基板１３が構成さ
れており、その上面を略（０００１）カーボン面として
いる。
とｎ- 型炭化珪素半導体層２とｐ型炭化珪素半導体層３
とから単結晶炭化珪素よりなる半導体基板１３が構成さ
れており、その上面を略（０００１）カーボン面として
いる。
【００２１】ｐ型炭化珪素半導体層３内の表層部におけ
る所定領域には、半導体領域としてのｎ+ 型ソース領域
４が形成されている。さらに、ｐ型炭化珪素半導体層３
内の表層部におけるｎ+ 型ソース領域４の外周側の所定
領域には、低抵抗ｐ型炭化珪素領域５が形成されてい
る。
る所定領域には、半導体領域としてのｎ+ 型ソース領域
４が形成されている。さらに、ｐ型炭化珪素半導体層３
内の表層部におけるｎ+ 型ソース領域４の外周側の所定
領域には、低抵抗ｐ型炭化珪素領域５が形成されてい
る。
【００２２】又、ｎ+ 型ソース領域４の所定位置に溝６
が形成され、この溝６は、ｎ+ 型ソース領域４とｐ型炭
化珪素半導体層３を貫通しｎ- 型炭化珪素半導体層２に
達している。溝６は半導体基板１３の表面に垂直な側面
６ａおよび半導体基板１３の表面に平行な底面６ｂを有
する。
が形成され、この溝６は、ｎ+ 型ソース領域４とｐ型炭
化珪素半導体層３を貫通しｎ- 型炭化珪素半導体層２に
達している。溝６は半導体基板１３の表面に垂直な側面
６ａおよび半導体基板１３の表面に平行な底面６ｂを有
する。
【００２３】溝６の側面６ａにおけるｎ+ 型ソース領域
４とｐ型炭化珪素半導体層３とｎ-型炭化珪素半導体層
２の表面には、第２の半導体層としてのｐ型炭化珪素半
導体薄膜層７が延設されている。ｐ型炭化珪素半導体薄
膜層７の結晶型は、ｐ型炭化珪素半導体層３の結晶型と
同じであり、例えば６Ｈ−ＳｉＣとなっている。この他
にも４Ｈ−ＳｉＣであったり、３Ｃ−ＳｉＣであっても
よい。又、ｐ型炭化珪素半導体薄膜層７の不純物濃度
は、ｐ型炭化珪素半導体層３の不純物濃度より低くなっ
ている（１０15〜１０16ｃｍ-3）。
４とｐ型炭化珪素半導体層３とｎ-型炭化珪素半導体層
２の表面には、第２の半導体層としてのｐ型炭化珪素半
導体薄膜層７が延設されている。ｐ型炭化珪素半導体薄
膜層７の結晶型は、ｐ型炭化珪素半導体層３の結晶型と
同じであり、例えば６Ｈ−ＳｉＣとなっている。この他
にも４Ｈ−ＳｉＣであったり、３Ｃ−ＳｉＣであっても
よい。又、ｐ型炭化珪素半導体薄膜層７の不純物濃度
は、ｐ型炭化珪素半導体層３の不純物濃度より低くなっ
ている（１０15〜１０16ｃｍ-3）。
【００２４】さらに、溝６の開口部付近でのｎ+ 型ソー
ス領域４の表面と溝６内でのｐ型炭化珪素半導体薄膜層
７の表面と溝６の底面６ｂには連続的にゲート絶縁膜８
が形成されている。溝６内におけるゲート絶縁膜８の内
側および半導体基板１３の表面でのゲート絶縁膜８の上
にはゲート電極層９が形成されている。ゲート電極層９
は絶縁膜１０にて覆われている。ｎ+ 型ソース領域４の
表面および低抵抗ｐ型炭化珪素領域５の表面には第１の
電極層としてのソース電極層１１が形成されている。ｎ
+ 型炭化珪素半導体基板１の表面（半導体基板１３の裏
面）には、第２の電極層としてのドレイン電極層１２が
形成されている。
ス領域４の表面と溝６内でのｐ型炭化珪素半導体薄膜層
７の表面と溝６の底面６ｂには連続的にゲート絶縁膜８
が形成されている。溝６内におけるゲート絶縁膜８の内
側および半導体基板１３の表面でのゲート絶縁膜８の上
にはゲート電極層９が形成されている。ゲート電極層９
は絶縁膜１０にて覆われている。ｎ+ 型ソース領域４の
表面および低抵抗ｐ型炭化珪素領域５の表面には第１の
電極層としてのソース電極層１１が形成されている。ｎ
+ 型炭化珪素半導体基板１の表面（半導体基板１３の裏
面）には、第２の電極層としてのドレイン電極層１２が
形成されている。
【００２５】この溝ゲート型パワーＭＯＳＦＥＴの動作
としては、ゲート電極層９に電圧を印加してゲート絶縁
膜８に電界を与えることにより、ｐ型炭化珪素半導体薄
膜層７の導電型が反転し、ソース電極層１１とドレイン
電極層１２との間にキャリアが流れる。つまり、ｐ型炭
化珪素半導体薄膜層７がチャネル形成領域となる。
としては、ゲート電極層９に電圧を印加してゲート絶縁
膜８に電界を与えることにより、ｐ型炭化珪素半導体薄
膜層７の導電型が反転し、ソース電極層１１とドレイン
電極層１２との間にキャリアが流れる。つまり、ｐ型炭
化珪素半導体薄膜層７がチャネル形成領域となる。
【００２６】ここで、ｐ型炭化珪素半導体層３の不純物
濃度とｐ型炭化珪素半導体薄膜層７の不純物濃度とを独
立に制御することで、高耐圧、低電流損失で閾値電圧が
低いＭＯＳＦＥＴとなる。特に、チャネルを形成するｐ
型炭化珪素半導体薄膜層７の不純物濃度を低くすること
で、キャリアが流れる時の不純物散乱の影響が小さくな
り、チャネル移動度を大きくすることができる。ソース
・ドレイン間耐圧は、ｎ- 型炭化珪素半導体層２、ｐ型
炭化珪素半導体層３の不純物濃度及びその膜厚で主に支
配されるので、ｐ型炭化珪素半導体層３の不純物濃度を
上げて、ｐ型炭化珪素半導体層３の膜厚を薄くすること
ができ、高耐圧性を維持しながら、チャネル長を短くす
ることができる。そのため、チャネル抵抗を飛躍的に低
減でき、ドレイン・ソース間のオン抵抗を低減すること
ができる。
濃度とｐ型炭化珪素半導体薄膜層７の不純物濃度とを独
立に制御することで、高耐圧、低電流損失で閾値電圧が
低いＭＯＳＦＥＴとなる。特に、チャネルを形成するｐ
型炭化珪素半導体薄膜層７の不純物濃度を低くすること
で、キャリアが流れる時の不純物散乱の影響が小さくな
り、チャネル移動度を大きくすることができる。ソース
・ドレイン間耐圧は、ｎ- 型炭化珪素半導体層２、ｐ型
炭化珪素半導体層３の不純物濃度及びその膜厚で主に支
配されるので、ｐ型炭化珪素半導体層３の不純物濃度を
上げて、ｐ型炭化珪素半導体層３の膜厚を薄くすること
ができ、高耐圧性を維持しながら、チャネル長を短くす
ることができる。そのため、チャネル抵抗を飛躍的に低
減でき、ドレイン・ソース間のオン抵抗を低減すること
ができる。
【００２７】次に、溝ゲート型パワーＭＯＳＦＥＴの製
造工程を、図２〜図８を用いて説明する。まず、図２に
示すように、ｎ+ 型炭化珪素半導体基板１を用意し、そ
の表面にｎ- 型炭化珪素半導体層２をエピタキシャル成
長し、さらにｎ- 型炭化珪素半導体層２上にｐ型炭化珪
素半導体層３をエピタキシャル成長する。このようにし
て、ｎ+ 型炭化珪素半導体基板１とｎ- 型炭化珪素半導
体層２とｐ型炭化珪素半導体層３とからなる半導体基板
１３が形成される。
造工程を、図２〜図８を用いて説明する。まず、図２に
示すように、ｎ+ 型炭化珪素半導体基板１を用意し、そ
の表面にｎ- 型炭化珪素半導体層２をエピタキシャル成
長し、さらにｎ- 型炭化珪素半導体層２上にｐ型炭化珪
素半導体層３をエピタキシャル成長する。このようにし
て、ｎ+ 型炭化珪素半導体基板１とｎ- 型炭化珪素半導
体層２とｐ型炭化珪素半導体層３とからなる半導体基板
１３が形成される。
【００２８】次に、図３に示すように、ｐ型炭化珪素半
導体層３の表層部の所定領域に、ｎ + 型ソース領域４
を、例えば窒素のイオン注入により形成する。さらに、
ｐ型炭化珪素半導体層３の表層部の別の所定領域に低抵
抗ｐ型炭化珪素領域５を、例えばアルミニウムのイオン
注入により形成する。
導体層３の表層部の所定領域に、ｎ + 型ソース領域４
を、例えば窒素のイオン注入により形成する。さらに、
ｐ型炭化珪素半導体層３の表層部の別の所定領域に低抵
抗ｐ型炭化珪素領域５を、例えばアルミニウムのイオン
注入により形成する。
【００２９】そして、図４に示すように、ｎ+ 型ソース
領域４及びｐ型炭化珪素半導体層３を共に貫通してｎ-
型炭化珪素半導体層２に達する溝６を形成する。さら
に、図５に示すように、溝６の側面６ａにｐ型炭化珪素
半導体薄膜層７を形成する。つまり、溝６の内壁におけ
るｎ+ 型ソース領域４、ｐ型炭化珪素半導体層３および
ｎ- 型炭化珪素半導体層２の表面に延びるｐ型炭化珪素
半導体薄膜層７を形成する。ここで、溝側面６ａのｐ型
炭化珪素半導体薄膜層７の不純物濃度は、ｐ型炭化珪素
半導体層３の不純物濃度より低く設定する。より具体的
なｐ型炭化珪素半導体薄膜層７の形成方法としては、Ｃ
ＶＤ法により、例えば６Ｈ−ＳｉＣの上に６Ｈ−ＳｉＣ
の薄膜層７をホモエピタキシャル成長させる。
領域４及びｐ型炭化珪素半導体層３を共に貫通してｎ-
型炭化珪素半導体層２に達する溝６を形成する。さら
に、図５に示すように、溝６の側面６ａにｐ型炭化珪素
半導体薄膜層７を形成する。つまり、溝６の内壁におけ
るｎ+ 型ソース領域４、ｐ型炭化珪素半導体層３および
ｎ- 型炭化珪素半導体層２の表面に延びるｐ型炭化珪素
半導体薄膜層７を形成する。ここで、溝側面６ａのｐ型
炭化珪素半導体薄膜層７の不純物濃度は、ｐ型炭化珪素
半導体層３の不純物濃度より低く設定する。より具体的
なｐ型炭化珪素半導体薄膜層７の形成方法としては、Ｃ
ＶＤ法により、例えば６Ｈ−ＳｉＣの上に６Ｈ−ＳｉＣ
の薄膜層７をホモエピタキシャル成長させる。
【００３０】引き続き、図６に示すように、半導体基板
１３およびｐ型炭化珪素半導体薄膜層７の表面と溝６の
底面６ｂにゲート絶縁膜８を形成する。そして、図７に
示すように、溝６内のゲート絶縁膜８の表面および溝６
の開口部の周囲にゲート電極層９を形成する。さらに、
図８に示すように、ゲート電極層９の上面に絶縁膜１０
を形成する。その後、図１に示すように、絶縁膜１０上
を含むソース領域４と低抵抗ｐ型炭化珪素領域５の上
に、ソース電極層１１を形成する。又、ｎ+ 型炭化珪素
半導体基板１の表面に、ドレイン電極層１２を形成し
て、溝ゲート型パワーＭＯＳＦＥＴを完成する。
１３およびｐ型炭化珪素半導体薄膜層７の表面と溝６の
底面６ｂにゲート絶縁膜８を形成する。そして、図７に
示すように、溝６内のゲート絶縁膜８の表面および溝６
の開口部の周囲にゲート電極層９を形成する。さらに、
図８に示すように、ゲート電極層９の上面に絶縁膜１０
を形成する。その後、図１に示すように、絶縁膜１０上
を含むソース領域４と低抵抗ｐ型炭化珪素領域５の上
に、ソース電極層１１を形成する。又、ｎ+ 型炭化珪素
半導体基板１の表面に、ドレイン電極層１２を形成し
て、溝ゲート型パワーＭＯＳＦＥＴを完成する。
【００３１】このように本実施の形態では、溝６の側面
６ａにｐ型炭化珪素半導体薄膜層７を配置し、このｐ型
炭化珪素半導体薄膜層７に対しゲート絶縁膜８を介して
ゲート電極層９を設けたので、チャネル形成領域となる
ｐ型炭化珪素半導体薄膜層７をｐ型炭化珪素半導体層３
とは独立して濃度調整でき、高耐圧、低電流損失で閾値
電圧を低くできる。
６ａにｐ型炭化珪素半導体薄膜層７を配置し、このｐ型
炭化珪素半導体薄膜層７に対しゲート絶縁膜８を介して
ゲート電極層９を設けたので、チャネル形成領域となる
ｐ型炭化珪素半導体薄膜層７をｐ型炭化珪素半導体層３
とは独立して濃度調整でき、高耐圧、低電流損失で閾値
電圧を低くできる。
【００３２】これまで述べた構成の他にも、例えば、ｎ
+ 型ソース領域４と低抵抗ｐ型炭化珪素領域５に形成さ
れるソース電極は、異なる材料でもよい。又、低抵抗ｐ
型炭化珪素領域５は省略も可能であり、この場合ソース
電極層１１はｎ+ 型ソース領域４とｐ型炭化珪素半導体
層３に接するように形成される。
+ 型ソース領域４と低抵抗ｐ型炭化珪素領域５に形成さ
れるソース電極は、異なる材料でもよい。又、低抵抗ｐ
型炭化珪素領域５は省略も可能であり、この場合ソース
電極層１１はｎ+ 型ソース領域４とｐ型炭化珪素半導体
層３に接するように形成される。
【００３３】又、ソース電極層１１は少なくともｎ+ 型
ソース領域４の表面の一部に形成されていればよい。図
１では溝６の側面６ａは半導体基板１３の表面に垂直で
あるが、垂直でなくてもよい。又、溝６の底面６ｂは半
導体基板１３の表面に平行な面であるが、平行でなくて
もよい。溝の断面形状は、Ｖ字型溝のように底面が無い
形状であっても、Ｕ字型溝のように底面が曲面で形成さ
れるものであってもよい。
ソース領域４の表面の一部に形成されていればよい。図
１では溝６の側面６ａは半導体基板１３の表面に垂直で
あるが、垂直でなくてもよい。又、溝６の底面６ｂは半
導体基板１３の表面に平行な面であるが、平行でなくて
もよい。溝の断面形状は、Ｖ字型溝のように底面が無い
形状であっても、Ｕ字型溝のように底面が曲面で形成さ
れるものであってもよい。
【００３４】本実施の形態ではｐ型炭化珪素半導体薄膜
層７とｐ型炭化珪素半導体層３の結晶型は同じであると
したが、結晶型は異なっていてもよい。この場合、キャ
リアの流れる方向に、より移動度の高い結晶型を用いる
ことで、よりチャネル抵抗を低減することができる。
層７とｐ型炭化珪素半導体層３の結晶型は同じであると
したが、結晶型は異なっていてもよい。この場合、キャ
リアの流れる方向に、より移動度の高い結晶型を用いる
ことで、よりチャネル抵抗を低減することができる。
【００３５】さらに、上述した例では、ｎチャネル縦型
ＭＯＳＦＥＴに適用した場合について説明したが、図１
においてｐ型とｎ型を入れ替えた、ｐチャネル縦型ＭＯ
ＳＦＥＴにおいても、同じ効果が得られる。さらに、本
発明の主旨を逸脱しない範囲での変形も含むことは言う
までもない。
ＭＯＳＦＥＴに適用した場合について説明したが、図１
においてｐ型とｎ型を入れ替えた、ｐチャネル縦型ＭＯ
ＳＦＥＴにおいても、同じ効果が得られる。さらに、本
発明の主旨を逸脱しない範囲での変形も含むことは言う
までもない。
【００３６】尚、本発明における（０００１）カーボン
面とは、結晶学的にみて対称な面である（０００１バ
ー）カーボン面も含むものである。
面とは、結晶学的にみて対称な面である（０００１バ
ー）カーボン面も含むものである。
【００３７】
【発明の効果】以上詳述したようにこの発明によれば、
チャネルが形成される領域の不純物濃度を任意の値にし
て高耐圧、低損失、低閾値電圧な装置とすることができ
る優れた効果を発揮する。
チャネルが形成される領域の不純物濃度を任意の値にし
て高耐圧、低損失、低閾値電圧な装置とすることができ
る優れた効果を発揮する。
【図１】 実施の形態を説明するためのｎチャネル溝型
ＳｉＣ・ＭＯＳＦＥＴの断面構造模式図。
ＳｉＣ・ＭＯＳＦＥＴの断面構造模式図。
【図２】 ｎチャネル溝型ＳｉＣ・ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図３】 ｎチャネル溝型ＳｉＣ・ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図４】 ｎチャネル溝型ＳｉＣ・ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図５】 ｎチャネル溝型ＳｉＣ・ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図６】 ｎチャネル溝型ＳｉＣ・ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図７】 ｎチャネル溝型ＳｉＣ・ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図８】 ｎチャネル溝型ＳｉＣ・ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図９】 従来の炭化珪素溝ゲート型パワーＭＯＳＦＥ
Ｔの断面構造模式図。
Ｔの断面構造模式図。
１…低抵抗半導体層としてのｎ+ 型炭化珪素半導体基
板、２…高抵抗半導体層としてのｎ- 型炭化珪素半導体
層、３…第１の半導体層としてのｐ型炭化珪素半導体
層、４…半導体領域としてのｎ+ 型ソース領域、６…
溝、６ａ…側面、６ｂ…底面、７…第２の半導体層とし
てのｐ型炭化珪素半導体層、８…ゲート絶縁膜、９…ゲ
ート電極層、１１…第１の電極層としてのソース電極
層、１２…第２の電極層としてのドレイン電極層、１３
…半導体基板
板、２…高抵抗半導体層としてのｎ- 型炭化珪素半導体
層、３…第１の半導体層としてのｐ型炭化珪素半導体
層、４…半導体領域としてのｎ+ 型ソース領域、６…
溝、６ａ…側面、６ｂ…底面、７…第２の半導体層とし
てのｐ型炭化珪素半導体層、８…ゲート絶縁膜、９…ゲ
ート電極層、１１…第１の電極層としてのソース電極
層、１２…第２の電極層としてのドレイン電極層、１３
…半導体基板
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 戸倉 規仁
愛知県刈谷市昭和町１丁目１番地 日本
電装 株式会社 内
(72)発明者 夫馬 弘雄
愛知県愛知郡長久手町大字長湫字横道41
番地の１株式会社 豊田中央研究所 内
(56)参考文献 特開 平７−131016（ＪＰ，Ａ)
特開 平２−91976（ＪＰ，Ａ)
国際公開94／013017（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/36
Claims (5)
- 【請求項１】 第１導電型の低抵抗半導体層と第１導電
型の高抵抗半導体層と第２導電型の第１の半導体層とが
順に積層されることにより構成され、単結晶炭化珪素よ
りなる半導体基板と、 前記第１の半導体層内の表層部の所定領域に形成された
第１導電型の半導体領域と、 前記半導体領域と前記第１の半導体層を貫通し前記高抵
抗半導体層に達する溝と、 前記溝の側面を形成する前記半導体領域と前記第１の半
導体層と前記高抵抗半導体層の表面に延設された炭化珪
素の薄膜よりなる第２導電型の第２の半導体層と、 前記半導体領域の表面の一部と、前記第２の半導体層の
表面および前記溝内での高抵抗半導体層の表面に延設さ
れたゲート絶縁膜と、 該ゲート絶縁膜の表面に形成されたゲート電極層と、 前記第１の半導体層の表面および前記半導体領域の表面
の一部のうち少なくとも前記半導体領域の表面の一部に
形成された第１の電極層と、 前記低抵抗半導体層の表面に形成された第２の電極層と
を備えたことを特徴とする炭化珪素半導体装置。 - 【請求項２】 前記第２の半導体層の結晶型が、前記第
１の半導体層の結晶型と同じであることを特徴とする請
求項１に記載の炭化珪素半導体装置。 - 【請求項３】 前記半導体基板と第２の半導体層とが六
方晶系炭化珪素よりなることを特徴とする請求項１又は
２に記載の炭化珪素半導体装置。 - 【請求項４】 前記半導体基板における前記半導体領域
が形成される基板表面を略（０００１）カーボン面とし
たことを特徴とする請求項１〜３のいずれか１項に記載
の炭化珪素半導体装置。 - 【請求項５】 前記第２の半導体層の不純物濃度は、前
記第１の半導体層の不純物濃度より低く、前記第２の半
導体層の結晶型は、前記第１の半導体層の結晶型と異な
ることを特徴とする請求項１に記載の炭化珪素半導体装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22948695A JP3415340B2 (ja) | 1995-09-06 | 1995-09-06 | 炭化珪素半導体装置 |
| FR9610880A FR2738394B1 (fr) | 1995-09-06 | 1996-09-06 | Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication |
| DE19636302A DE19636302C2 (de) | 1995-09-06 | 1996-09-06 | Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung |
| KR1019960038644A KR100199997B1 (ko) | 1995-09-06 | 1996-09-06 | 탄화규소 반도체장치 |
| US08/893,221 US5976936A (en) | 1995-09-06 | 1997-07-15 | Silicon carbide semiconductor device |
| US08/938,805 US6020600A (en) | 1995-09-06 | 1997-09-26 | Silicon carbide semiconductor device with trench |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22948695A JP3415340B2 (ja) | 1995-09-06 | 1995-09-06 | 炭化珪素半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974192A JPH0974192A (ja) | 1997-03-18 |
| JP3415340B2 true JP3415340B2 (ja) | 2003-06-09 |
Family
ID=16892925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22948695A Expired - Lifetime JP3415340B2 (ja) | 1995-09-06 | 1995-09-06 | 炭化珪素半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3415340B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE9704149D0 (sv) * | 1997-11-13 | 1997-11-13 | Abb Research Ltd | A semiconductor device of SiC and a transistor of SiC having an insulated gate |
| JP5101030B2 (ja) * | 2006-04-10 | 2012-12-19 | 三菱電機株式会社 | トレンチ型ｍｏｓｆｅｔ及びその製造方法 |
| JP2008021756A (ja) * | 2006-07-12 | 2008-01-31 | Toyota Motor Corp | Ｉｉｉ族窒化物半導体装置 |
| US8772788B2 (en) | 2011-05-30 | 2014-07-08 | Panasonic Corporation | Semiconductor element and method of manufacturing thereof |
| JP2013219161A (ja) * | 2012-04-09 | 2013-10-24 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP5556863B2 (ja) * | 2012-08-10 | 2014-07-23 | 富士電機株式会社 | ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔ |
| WO2025224812A1 (ja) * | 2024-04-23 | 2025-10-30 | 三菱電機株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1995
- 1995-09-06 JP JP22948695A patent/JP3415340B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0974192A (ja) | 1997-03-18 |
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