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JP3443382B2 - Amplifier circuit - Google Patents
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JP3443382B2 - Amplifier circuit - Google Patents

Amplifier circuit

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JP3443382B2
JP3443382B2 JP2000085985A JP2000085985A JP3443382B2 JP 3443382 B2 JP3443382 B2 JP 3443382B2 JP 2000085985 A JP2000085985 A JP 2000085985A JP 2000085985 A JP2000085985 A JP 2000085985A JP 3443382 B2 JP3443382 B2 JP 3443382B2
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、MOSデバイスに
おいて、インバータと帰還抵抗用トランスミッションゲ
ート回路により構成されるとともに、帰還抵抗により自
己バイアスし増幅動作を行う自己バイアス形増幅回路に
関し、特に電源電圧に対する帰還抵抗値の変化を低減す
る回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a self-bias type amplifying circuit which is composed of an inverter and a transmission gate circuit for a feedback resistor in a MOS device and self-biased by a feedback resistor to perform an amplifying operation. The present invention relates to a circuit that reduces a change in feedback resistance value.

【0002】[0002]

【従来の技術】一般に、自己バイアス形増幅回路は、図
2に示すように、入力信号に対し出力信号が反転するM
OSデバイスを用いたインバータ21と、前記入力信号
と前記出力信号の間にPチャンネルMOSトランジスタ
23とNチャンネルMOSトランジスタ24の各々のソ
ース及びドレインが共通に接続され帰還抵抗となるトラ
ンスミッションゲート22により構成されている。
2. Description of the Related Art Generally, in a self-bias type amplifier circuit, as shown in FIG. 2, an output signal is inverted with respect to an input signal.
It is composed of an inverter 21 using an OS device, and a transmission gate 22 in which a source and a drain of a P-channel MOS transistor 23 and an N-channel MOS transistor 24 are commonly connected between the input signal and the output signal to serve as a feedback resistor. Has been done.

【0003】例えば、上記トランスミッションゲート2
2の帰還抵抗値を電源電圧Vdd=2.2Vで8MΩに
設計した場合、電源電圧Vddを1.8V〜3.6Vで
使用すると、図3-に示すように、電源電圧Vdd=
3.6Vでは約2MΩ、電源電圧Vdd=1.8Vでは
約14MΩとなり、約7倍も変化していた。
For example, the transmission gate 2 described above.
When the feedback resistance value of No. 2 is designed to be 8 MΩ at the power supply voltage Vdd = 2.2 V, and the power supply voltage Vdd is used at 1.8 V to 3.6 V, the power supply voltage Vdd =
It was about 2 MΩ at 3.6 V and about 14 MΩ at the power supply voltage Vdd = 1.8 V, which was about 7 times the change.

【0004】[0004]

【発明が解決しようとする課題】近年、ポータブル機器
の普及により半導体集積回路の低電圧動作の要求が強く
求められている。特に、MOS回路は、トランジスタが
ONする閾値電圧Vtは一般に0.8V程度で一定であ
るため、電源電圧が低電圧になるとそのトランジスタの
特性の電源電圧依存性が大きくなる。
Recently, the demand for low-voltage operation of semiconductor integrated circuits has been strongly demanded due to the spread of portable equipment. In particular, in a MOS circuit, the threshold voltage Vt at which a transistor is turned on is generally constant at about 0.8 V, so that when the power supply voltage becomes low, the dependence of the characteristics of the transistor on the power supply voltage increases.

【0005】しかし、図2の自己バイアス形増幅回路を
用いて分周器等を駆動しようとした場合、電源電圧が高
くなると帰還抵抗値が低下してしまい、その結果、増幅
度も低下し分周器等を駆動するのに十分な出力が得られ
なくなってしまう。
However, when the frequency divider or the like is driven by using the self-bias type amplifying circuit of FIG. 2, the feedback resistance value is reduced when the power supply voltage is increased, and as a result, the amplification degree is also reduced. It will not be possible to obtain sufficient output to drive a frequency divider or the like.

【0006】つまり、インバータの入力と出力との間に
帰還抵抗Rが接続された自己バイアス形増幅回路におい
て、インバータの入力電圧をVin、出力電圧をVou
tとした場合、帰還抵抗Rが小さいと入力電圧Vinに
対し出力電圧Voutは図4−(a)に示すように増幅
されないため、帰還抵抗Rが小さすぎると出力電圧Vo
utは十分な増幅度が得られない。
That is, in the self-bias type amplifier circuit in which the feedback resistor R is connected between the input and output of the inverter, the input voltage of the inverter is Vin and the output voltage is Vou.
When the feedback resistance R is small, the output voltage Vout is not amplified with respect to the input voltage Vin when the feedback resistance R is small, as shown in FIG.
ut cannot obtain a sufficient amplification degree.

【0007】また、電源電圧が低くなると帰還抵抗値が
増大し、その結果、入力側のリークに対し弱くなり、リ
ークが発生すると自己バイアス点が図4b−1から図4
b−2のようにズレてしまい、増幅度が低下し、分周器
等を駆動するのに十分な出力が得られなくなってしま
う。図4−(b)に示すように、帰還抵抗Rが大きいと
インバータの応答も急峻になり、大きい増幅度が得られ
るが、入力側の微小なリーク電流に対して自己バイアス
電圧Vinが大きくずれ、例えば出力電圧Voutにク
リップが発生し、出力電圧Voutの波形が歪んでしま
う。この為、自己バイアス形増幅回路の帰還抵抗は電源
電圧依存性の少ない事が求められている。本発明は、上
記の課題に鑑みなされたものであり、電源電圧依存性の
少ない帰還抵抗を提供する事を目的とする。
Further, when the power supply voltage becomes lower, the feedback resistance value increases, and as a result, the resistance becomes weaker against the leak on the input side.
As shown in b-2, the degree of amplification is lowered, and an output sufficient to drive the frequency divider or the like cannot be obtained. As shown in FIG. 4- (b), when the feedback resistance R is large, the response of the inverter also becomes steep and a large amplification degree can be obtained, but the self-bias voltage Vin largely deviates with respect to the minute leak current on the input side. For example, the output voltage Vout is clipped, and the waveform of the output voltage Vout is distorted. Therefore, the feedback resistance of the self-bias type amplifier circuit is required to have little dependency on the power supply voltage. The present invention has been made in view of the above problems, and an object of the present invention is to provide a feedback resistor having little power supply voltage dependency.

【0008】[0008]

【課題を解決するための手段】本発明は、インバータ
と、前記インバータの帰還路に互いに逆導電型のトラン
ジスタが接続して成る帰還抵抗とから構成される増幅回
路において、電源から供給される電源電圧の変化に対し
て出力電圧の変化を小さくする第1及び第2の電圧制御
回路とを具備し、前記逆導電型のトランジスタのうち一
方の導電型のトランジスタのゲートに前記第1の電圧制
御回路の出力電圧を入力し、他方の導電型のトランジス
タのゲートに前記第2の電圧制御回路の出力電圧を入力
するのであって、前記第1の電圧制御回路は、ソースが
接地側に、ゲートが前記電源に接続された第1トランジ
スタと、当該第1トランジスタのドレインと前記ゲート
との間に接続され、当該ゲートとともに一端が前記電源
側に接続された抵抗素子とを有し、当該抵抗素子の他端
と前記ドレインとの接続経路から前記出力電圧が供給さ
れるとともに、前記第2の電圧制御回路は、ソースが前
記電源側に、ゲートが接地に接続された第2トランジス
タと、当該第2トランジスタのドレインと前記ゲートと
の間に接続され、当該ゲートとともに一端が接地側に接
続された抵抗素子とを有し、当該抵抗素子の他端と前記
ドレインとの接続経路から前記出力電圧が供給されるこ
とを特徴とする。
The present invention SUMMARY OF], the power supply and the inverter, in the amplifier circuit composed of a feedback resistor feedback path opposite conductivity type transistor each other formed by connecting the inverter, supplied from a power source A first and a second voltage control circuit for reducing the change of the output voltage with respect to the change of the voltage, wherein the first voltage control is applied to the gate of one conductivity type transistor of the reverse conductivity type transistors. The output voltage of the circuit is input, and the output voltage of the second voltage control circuit is input to the gate of the other conductivity type transistor , and the source of the first voltage control circuit is
On the ground side, a first transistor whose gate is connected to the power supply
And the drain and gate of the first transistor
Is connected between the gate and the gate, and one end of the gate is connected to the power supply.
Has a resistance element connected to the other side, and the other end of the resistance element
The output voltage is supplied from the connection path between the drain and
The source of the second voltage control circuit is
On the power supply side, the second transistor whose gate is connected to ground
The drain of the second transistor and the gate
And the gate is connected to the ground side together with the gate.
And a resistor element connected to the other end of the resistor element.
It said output voltage from a connection path between the drain and said Rukoto supplied.

【0009】[0009]

【0010】[0010]

【0011】さらに、前記インバータ回路は、ソースが
電源側に接続された第3トランジスタと、ソースが接地
に接続された第4トランジスタと、前記第3及び第4ト
ランジスタの共通ドレインを出力とし、前記第3及び第
4トランジスタの共通ゲートを入力とするインバータを
1段以上縦続接続したことを特徴とする。
Further, the inverter circuit outputs a third transistor whose source is connected to the power source side, a fourth transistor whose source is connected to the ground, and a common drain of the third and fourth transistors, It is characterized in that inverters having the common gates of the third and fourth transistors as inputs are cascaded in one or more stages.

【0012】本発明によれば、ゲート・ソース間電圧に
依存して変化するトランスミッションゲート回路で構成
された自己バイアス形増幅回路の帰還抵抗値を、電圧制
御回路によりトランスミッションゲート回路のゲート電
圧を、電源電圧依存性を低減させるよう制御する。
According to the present invention, the feedback resistance value of the self-bias type amplifying circuit composed of the transmission gate circuit which changes depending on the gate-source voltage, and the gate voltage of the transmission gate circuit by the voltage control circuit, Control is performed to reduce the power supply voltage dependency.

【0013】[0013]

【発明の実施の形態】図1は本発明の実施の形態を示す
回路であり、従来の自己バイアス形増幅回路において、
電源電圧Vddの変化に対して出力電圧の変化量を小さ
くする第1及び第2の電圧制御回路3及び4とを具備し
ている。さらに、第1の電圧制御回路3は、一端が電源
Vddに接続された抵抗素子5と、ソースが接地側に、
ドレインが前記抵抗素子の他端に、ゲートが電源Vdd
に接続されたNチャンネルエンハンスメントMOSトラ
ンジスタ6とにより構成され、該Nチャンネルエンハン
スメントMOSトランジスタのドレインを出力とする。
また、第2の電圧制御回路4は一端が接地側に接続され
た抵抗素子7と、ソースが電源Vddに、ドレインが前
記抵抗素子の他端に、ゲートが接地に接続されたPチャ
ンネルエンハンスメントMOSトランジスタ8とにより
構成され、PチャンネルエンハンスメントMOSトラン
ジスタ8のドレインを出力とする。
FIG. 1 is a circuit diagram showing an embodiment of the present invention. In a conventional self-bias type amplifier circuit,
It is provided with first and second voltage control circuits 3 and 4 that reduce the amount of change in the output voltage with respect to the change in the power supply voltage Vdd. Furthermore, the first voltage control circuit 3 has a resistor element 5 having one end connected to the power supply Vdd and a source on the ground side.
The drain has the other end of the resistance element, and the gate has the power supply Vdd.
And an N-channel enhancement MOS transistor 6 connected to the N-channel enhancement MOS transistor 6, and the drain of the N-channel enhancement MOS transistor is output.
The second voltage control circuit 4 has a resistance element 7 whose one end is connected to the ground side, a P-channel enhancement MOS whose source is connected to the power supply Vdd, whose drain is connected to the other end of the resistance element, and whose gate is connected to the ground. And a drain of the P-channel enhancement MOS transistor 8 as an output.

【0014】図1において、トランスミッションゲート
2の各MOSトランジスタ21及び22には、それぞれ
電源電圧側や接地側に直接接続されているものではな
く、第1及び第2の電圧制御回路3及び4を介して電源
側や接地側に接続されている。
In FIG. 1, the MOS transistors 21 and 22 of the transmission gate 2 are not directly connected to the power supply voltage side or the ground side, but are provided with the first and second voltage control circuits 3 and 4. It is connected to the power supply side or the ground side via.

【0015】第1の電圧制御回路3においては、MOS
トランジスタ6のゲートが電源電圧Vddに接続されて
いるため、MOSトランジスタ6には、Vgs=Vds
となる条件で電流が流れる。すると、MOSトランジス
タ6には、MOSトランジスタ6に電流Ipが流れる。
MOSトランジスタ6では面積を変更することにより、
ある電源電圧Vddでの電流Ipの値を変更することが
できる。従って、図1においては、例えばMOSトラン
ジスタ6の面積を小さくすることにより、電源電圧Vd
dの変化に対する電流Ipの変化を小さく設定する。
In the first voltage control circuit 3, the MOS
Since the gate of the transistor 6 is connected to the power supply voltage Vdd, the MOS transistor 6 has Vgs = Vds.
The current flows under the condition. Then, in the MOS transistor 6, a current Ip flows in the MOS transistor 6.
By changing the area of the MOS transistor 6,
It is possible to change the value of the current Ip at a certain power supply voltage Vdd. Therefore, in FIG. 1, for example, by reducing the area of the MOS transistor 6, the power supply voltage Vd
The change in the current Ip with respect to the change in d is set small.

【0016】また、第2の電圧制御回路4に含まれるM
OSトランジスタ8のゲートには接地されている。よっ
て、電源電圧Vddに対して、MOSトランジスタ8に
電流Inが流れる。上記MOSトランジスタ6と同様、
例えばMOSトランジスタ8の面積を小さくすることに
より、電源電圧Vddの変化に対する電流Inの変化を
小さく設定する。
Further, M included in the second voltage control circuit 4
The gate of the OS transistor 8 is grounded. Therefore, the current In flows through the MOS transistor 8 with respect to the power supply voltage Vdd. Like the MOS transistor 6,
For example, by reducing the area of the MOS transistor 8, the change in the current In with respect to the change in the power supply voltage Vdd is set small.

【0017】尚、電源電圧Vddの変化に対するMOS
トランジスタに流れる電流の変化を小さくするために、
MOSトランジスタの面積を設定していたが、抵抗5及
び7の値を調整することによっても達成することができ
る。
It should be noted that the MOS for changes in the power supply voltage Vdd
In order to reduce the change in the current flowing through the transistor,
Although the area of the MOS transistor is set, it can be achieved by adjusting the values of the resistors 5 and 7.

【0018】第1及び第2の電圧制御回路3及び4の出
力電圧は、MOSトランジスタ21及び22のゲートに
それぞれ印加される。MOSトランジスタ21及び22
のゲートには、電源電圧Vddに対して電圧変化の小さ
いゲート電圧が印加されることとなる。従って、MOS
トランジスタ21及び22のゲート−ソース間電圧Vg
sは、図5の実線の如く変化する。
The output voltages of the first and second voltage control circuits 3 and 4 are applied to the gates of the MOS transistors 21 and 22, respectively. MOS transistors 21 and 22
A gate voltage having a small voltage change with respect to the power supply voltage Vdd is applied to the gate of the. Therefore, MOS
Gate-source voltage Vg of the transistors 21 and 22
s changes as shown by the solid line in FIG.

【0019】図1において、インバータ1の入力電圧V
inとして「H」レベルとなるVddを印加すると、第
1の電圧制御回路3の出力電圧が印加されるMOSトラ
ンジスタ21のオン抵抗が帰還抵抗値となる。Vdd=
1.8Vの場合、図5−に示す如くMOSトランジス
タ21のゲート−ソース間電圧Vgsは約1.6Vとな
る。また、Vdd=3.6Vの場合、図5−に示す如
くMOSトランジスタ21のゲート−ソース間電圧Vg
sは約2.2Vとなる。
In FIG. 1, the input voltage V of the inverter 1
When Vdd that is at the “H” level is applied as in, the ON resistance of the MOS transistor 21 to which the output voltage of the first voltage control circuit 3 is applied becomes the feedback resistance value. Vdd =
In the case of 1.8V, the gate-source voltage Vgs of the MOS transistor 21 is about 1.6V as shown in FIG. Further, when Vdd = 3.6 V, the gate-source voltage Vg of the MOS transistor 21 as shown in FIG.
s will be about 2.2V.

【0020】従来つまりMOSトランジスタ21及び2
2に直接電源電圧を印加しかつ接地した場合、電源電圧
Vddの変化、Vdd=1.8V〜3.6Vに対して、
MOSトランジスタ21のゲート−ソース間電圧Vgs
は図5−の如く1.8〜3.6Vまで1.8Vの変化
がある。
Conventionally, that is, MOS transistors 21 and 2
When the power supply voltage is directly applied to 2 and grounded, the change of the power supply voltage Vdd, Vdd = 1.8V to 3.6V,
Gate-source voltage Vgs of the MOS transistor 21
Shows a change of 1.8V from 1.8 to 3.6V as shown in FIG.

【0021】それに対して、本発明では、電源電圧Vd
d=1.8V〜3.6Vの変化に対して1.6V〜2.
2Vまで0.6Vの変化となる。従って、図1のトラン
スミッションゲート2のMOSトランジスタ21のゲー
ト−ソース間電圧Vgsは、電源電圧の変化に対する変
化を低減することができたこととなる。
On the other hand, in the present invention, the power supply voltage Vd
d = 1.8V-3.6V for changes of 1.6V-2.
There is a change of 0.6V up to 2V. Therefore, the gate-source voltage Vgs of the MOS transistor 21 of the transmission gate 2 in FIG. 1 can be reduced with respect to the change of the power supply voltage.

【0022】また、インバータ1の入力電圧Vinとし
てVss(0V)を印加する場合、第2の電圧制御回路
4の出力電圧が印加されるMOSトランジスタ22のオ
ン抵抗が帰還抵抗値となる。電源電圧Vddを入力電圧
Vinとして印加した場合と同様、電源電圧Vdd=
1.8〜3.6Vの変化に対して、図5に示す如くMO
Sトランジスタ22のゲート−ソース間電圧Vgsの変
化は、1.6〜2.2Vまで0.6Vの変化となる。
When Vss (0V) is applied as the input voltage Vin of the inverter 1, the ON resistance of the MOS transistor 22 to which the output voltage of the second voltage control circuit 4 is applied becomes the feedback resistance value. As in the case where the power supply voltage Vdd is applied as the input voltage Vin, the power supply voltage Vdd =
For a change of 1.8 to 3.6 V, MO as shown in FIG.
The change in the gate-source voltage Vgs of the S transistor 22 is a change of 0.6V from 1.6 to 2.2V.

【0023】電源電圧Vddの変化に対してトランスミ
ッションゲート2のMOSトランジスタ21及び22の
変化が低減されたことにより、トランスミッションゲー
ト2の抵抗値は図3−に示すようになる。電源電圧V
dd=3.6Vで抵抗値は約4MΩ、電源電圧Vdd=
1.8Vでは約10MΩとなり、約2.5倍の変化とな
る。従来では、電源電圧Vddが1.8Vと3.6Vと
の間では、抵抗値の変化が7倍にも成るため、トランス
ミッションゲート2の抵抗値の変化を大きく低減するこ
とができる。
Since the changes of the MOS transistors 21 and 22 of the transmission gate 2 are reduced with respect to the change of the power supply voltage Vdd, the resistance value of the transmission gate 2 becomes as shown in FIG. Power supply voltage V
dd = 3.6V, resistance value is about 4 MΩ, power supply voltage Vdd =
At 1.8 V, it becomes about 10 MΩ, which is a change of about 2.5 times. Conventionally, when the power supply voltage Vdd is between 1.8 V and 3.6 V, the change in resistance value is as much as seven times, so the change in resistance value of the transmission gate 2 can be greatly reduced.

【0024】従って、本発明によれば、インバータ回路
1と帰還抵抗用トランスミッションゲート回路2により
構成された自己バイアス形増幅回路において、該トラン
スミッションゲート回路2の抵抗値を電源電圧に対する
変化を低減する事が出来る。
Therefore, according to the present invention, an inverter circuit
In the self-bias type amplifier circuit configured by 1 and the transmission resistance gate circuit 2 for feedback resistance, it is possible to reduce the change of the resistance value of the transmission gate circuit 2 with respect to the power supply voltage.

【0025】また、図3より、電源電圧Vddの低電圧
の領域においても、トランスミッションゲート2の抵抗
値の変化を緩やかにすることができるため、安定した抵
抗値を得ることができるように改善されている。
Further, as shown in FIG. 3, even in the low voltage region of the power supply voltage Vdd, the change of the resistance value of the transmission gate 2 can be made gradual, so that the stable resistance value can be obtained. ing.

【0026】[0026]

【発明の効果】本発明によれば、低電圧で動作電源電圧
範囲の広いMOSデバイスの帰還抵抗を用いた自己バイ
アス形増幅回路において、電源電圧依存性の小さい帰還
抵抗値が得られ、この結果、広い電源電圧範囲でも安定
した増幅動作が行うことができる。
According to the present invention, in a self-bias type amplifier circuit using a feedback resistance of a MOS device having a low operating voltage and a wide operating power supply voltage range, a feedback resistance value having a small power supply voltage dependency can be obtained. A stable amplification operation can be performed even in a wide power supply voltage range.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施の形態を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.

【図2】従来例を示す回路図である。FIG. 2 is a circuit diagram showing a conventional example.

【図3】電源電圧Vddとトランスミッションゲートの
抵抗値との関係を示す特性図である。
FIG. 3 is a characteristic diagram showing a relationship between a power supply voltage Vdd and a resistance value of a transmission gate.

【図4】帰還抵抗の値と増幅回路の増幅率との関係を示
す特性図である。
FIG. 4 is a characteristic diagram showing a relationship between a value of a feedback resistance and an amplification factor of an amplifier circuit.

【図5】電源電圧VddとMOSトランジスタのゲート
−ソース間電圧との関係を示す特性図である。
FIG. 5 is a characteristic diagram showing a relationship between a power supply voltage Vdd and a gate-source voltage of a MOS transistor.

【符号の説明】[Explanation of symbols]

1 インバータ、 3 第1電圧制御回路、 4 第2
電圧制御回路
1 Inverter, 3 1st voltage control circuit, 4 2nd
Voltage control circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 智弘 大阪府守口市京阪本通2丁目5番5号 三洋電機株式会社内 (56)参考文献 特開 平7−221549(JP,A) 特開 平10−65459(JP,A) 特開 平6−224648(JP,A) 特開 平6−164240(JP,A) 実開 昭59−56825(JP,U) (58)調査した分野(Int.Cl.7,DB名) H03F 1/30 H03F 1/34 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Tomohiro Yamamoto 2-5-5 Keihan Hondori, Moriguchi City, Osaka Sanyo Electric Co., Ltd. (56) Reference JP-A-7-221549 (JP, A) JP 10-65459 (JP, A) JP-A-6-224648 (JP, A) JP-A-6-164240 (JP, A) Actually developed 59-56825 (JP, U) (58) Fields investigated (Int .Cl. 7 , DB name) H03F 1/30 H03F 1/34

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 インバータと、前記インバータの帰還路
に互いに逆導電型のトランジスタが接続して成る帰還抵
抗とから構成される増幅回路において、電源から供給さ
れる電源電圧の変化に対して出力電圧の変化を小さくす
る第1及び第2の電圧制御回路とを具備し、前記逆導電
型のトランジスタのうち一方の導電型のトランジスタの
ゲートに前記第1の電圧制御回路の出力電圧を入力し、
他方の導電型のトランジスタのゲートに前記第2の電圧
制御回路の出力電圧を入力するのであって、 前記第1の電圧制御回路は、 ソースが接地側に、ゲートが前記電源に接続された第1
トランジスタと、当該第1トランジスタのドレインと前
記ゲートとの間に接続され、当該ゲートとともに一端が
前記電源側に接続された抵抗素子とを有し、当該抵抗素
子の他端と前記ドレインとの接続経路から前記出力電圧
が供給されるとともに、 前記第2の電圧制御回路は、 ソースが前記電源側に、ゲートが接地に接続された第2
トランジスタと、当該第2トランジスタのドレインと前
記ゲートとの間に接続され、当該ゲートとともに一端が
接地側に接続された抵抗素子とを有し、当該抵抗素子の
他端と前記ドレインとの接続経路から前記出力電圧が供
給され、 ことを特徴とする増幅回路。
1. An amplifier circuit comprising an inverter and a feedback resistor formed by connecting transistors of opposite conductivity type to a feedback path of the inverter, the amplifier circuit being supplied from a power source.
A first and a second voltage control circuit for reducing the change of the output voltage with respect to the change of the power supply voltage, and the first conductivity type transistor is provided to the gate of one conductivity type transistor of the reverse conductivity type transistors. Input the output voltage of the voltage control circuit,
A of entering the output voltage of the second voltage control circuit to the gate of the other conductivity type transistor, the first voltage control circuit includes a first source connected to the ground, and a gate to the power supply 1
The transistor and the drain and front of the first transistor
It is connected between the gate and one end together with the gate.
A resistor element connected to the power source side,
The output voltage from the connection path between the other end of the child and the drain
Is supplied to the second voltage control circuit, the second voltage control circuit is configured such that the source is connected to the power supply side and the gate is connected to ground.
Transistor and the drain and front of the second transistor
It is connected between the gate and one end together with the gate.
With a resistance element connected to the ground side,
The output voltage is supplied from the connection path between the other end and the drain.
Amplifier circuit, characterized in that the fed, Ru.
【請求項2】 前記インバータ回路は、ソースが前記電
源側に接続された第3トランジスタと、ソースが接地に
接続された第4トランジスタと、前記第3及び第4トラ
ンジスタの共通ドレインを出力とし、前記第3及び第4
トランジスタの共通ゲートを入力とするインバータを1
段以上縦続接続したことを特徴とする請求項1記載の増
幅回路。
2. The source of the inverter circuit is the power source.
The third transistor connected to the source side and the source to ground
A connected fourth transistor and the third and fourth transistors
The common drain of the transistor is output, and the third and fourth
1 inverter with common gate of transistor as input
The increase according to claim 1, characterized in that they are connected in cascade in more than one step.
Width circuit.
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