JP3443382B2 - 増幅回路 - Google Patents
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- 230000005540 biological transmission Effects 0.000 description 14
- 230000003321 amplification Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳデバイスに
おいて、インバータと帰還抵抗用トランスミッションゲ
ート回路により構成されるとともに、帰還抵抗により自
己バイアスし増幅動作を行う自己バイアス形増幅回路に
関し、特に電源電圧に対する帰還抵抗値の変化を低減す
る回路に関する。
おいて、インバータと帰還抵抗用トランスミッションゲ
ート回路により構成されるとともに、帰還抵抗により自
己バイアスし増幅動作を行う自己バイアス形増幅回路に
関し、特に電源電圧に対する帰還抵抗値の変化を低減す
る回路に関する。
【０００２】
【従来の技術】一般に、自己バイアス形増幅回路は、図
２に示すように、入力信号に対し出力信号が反転するＭ
ＯＳデバイスを用いたインバータ２１と、前記入力信号
と前記出力信号の間にＰチャンネルＭＯＳトランジスタ
２３とＮチャンネルＭＯＳトランジスタ２４の各々のソ
ース及びドレインが共通に接続され帰還抵抗となるトラ
ンスミッションゲート２２により構成されている。
２に示すように、入力信号に対し出力信号が反転するＭ
ＯＳデバイスを用いたインバータ２１と、前記入力信号
と前記出力信号の間にＰチャンネルＭＯＳトランジスタ
２３とＮチャンネルＭＯＳトランジスタ２４の各々のソ
ース及びドレインが共通に接続され帰還抵抗となるトラ
ンスミッションゲート２２により構成されている。
【０００３】例えば、上記トランスミッションゲート２
２の帰還抵抗値を電源電圧Ｖｄｄ＝２．２Ｖで８ＭΩに
設計した場合、電源電圧Ｖｄｄを１．８Ｖ〜３．６Ｖで
使用すると、図３-に示すように、電源電圧Ｖｄｄ＝
３．６Ｖでは約２ＭΩ、電源電圧Ｖｄｄ＝１．８Ｖでは
約１４ＭΩとなり、約7倍も変化していた。
２の帰還抵抗値を電源電圧Ｖｄｄ＝２．２Ｖで８ＭΩに
設計した場合、電源電圧Ｖｄｄを１．８Ｖ〜３．６Ｖで
使用すると、図３-に示すように、電源電圧Ｖｄｄ＝
３．６Ｖでは約２ＭΩ、電源電圧Ｖｄｄ＝１．８Ｖでは
約１４ＭΩとなり、約7倍も変化していた。
【０００４】
【発明が解決しようとする課題】近年、ポータブル機器
の普及により半導体集積回路の低電圧動作の要求が強く
求められている。特に、ＭＯＳ回路は、トランジスタが
ＯＮする閾値電圧Ｖｔは一般に０．８Ｖ程度で一定であ
るため、電源電圧が低電圧になるとそのトランジスタの
特性の電源電圧依存性が大きくなる。
の普及により半導体集積回路の低電圧動作の要求が強く
求められている。特に、ＭＯＳ回路は、トランジスタが
ＯＮする閾値電圧Ｖｔは一般に０．８Ｖ程度で一定であ
るため、電源電圧が低電圧になるとそのトランジスタの
特性の電源電圧依存性が大きくなる。
【０００５】しかし、図２の自己バイアス形増幅回路を
用いて分周器等を駆動しようとした場合、電源電圧が高
くなると帰還抵抗値が低下してしまい、その結果、増幅
度も低下し分周器等を駆動するのに十分な出力が得られ
なくなってしまう。
用いて分周器等を駆動しようとした場合、電源電圧が高
くなると帰還抵抗値が低下してしまい、その結果、増幅
度も低下し分周器等を駆動するのに十分な出力が得られ
なくなってしまう。
【０００６】つまり、インバータの入力と出力との間に
帰還抵抗Ｒが接続された自己バイアス形増幅回路におい
て、インバータの入力電圧をＶｉｎ、出力電圧をＶｏｕ
ｔとした場合、帰還抵抗Ｒが小さいと入力電圧Ｖｉｎに
対し出力電圧Ｖｏｕｔは図４−（ａ）に示すように増幅
されないため、帰還抵抗Ｒが小さすぎると出力電圧Ｖｏ
ｕｔは十分な増幅度が得られない。
帰還抵抗Ｒが接続された自己バイアス形増幅回路におい
て、インバータの入力電圧をＶｉｎ、出力電圧をＶｏｕ
ｔとした場合、帰還抵抗Ｒが小さいと入力電圧Ｖｉｎに
対し出力電圧Ｖｏｕｔは図４−（ａ）に示すように増幅
されないため、帰還抵抗Ｒが小さすぎると出力電圧Ｖｏ
ｕｔは十分な増幅度が得られない。
【０００７】また、電源電圧が低くなると帰還抵抗値が
増大し、その結果、入力側のリークに対し弱くなり、リ
ークが発生すると自己バイアス点が図４ｂ−１から図４
ｂ−２のようにズレてしまい、増幅度が低下し、分周器
等を駆動するのに十分な出力が得られなくなってしま
う。図４−（ｂ）に示すように、帰還抵抗Ｒが大きいと
インバータの応答も急峻になり、大きい増幅度が得られ
るが、入力側の微小なリーク電流に対して自己バイアス
電圧Ｖｉｎが大きくずれ、例えば出力電圧Ｖｏｕｔにク
リップが発生し、出力電圧Ｖｏｕｔの波形が歪んでしま
う。この為、自己バイアス形増幅回路の帰還抵抗は電源
電圧依存性の少ない事が求められている。本発明は、上
記の課題に鑑みなされたものであり、電源電圧依存性の
少ない帰還抵抗を提供する事を目的とする。
増大し、その結果、入力側のリークに対し弱くなり、リ
ークが発生すると自己バイアス点が図４ｂ−１から図４
ｂ−２のようにズレてしまい、増幅度が低下し、分周器
等を駆動するのに十分な出力が得られなくなってしま
う。図４−（ｂ）に示すように、帰還抵抗Ｒが大きいと
インバータの応答も急峻になり、大きい増幅度が得られ
るが、入力側の微小なリーク電流に対して自己バイアス
電圧Ｖｉｎが大きくずれ、例えば出力電圧Ｖｏｕｔにク
リップが発生し、出力電圧Ｖｏｕｔの波形が歪んでしま
う。この為、自己バイアス形増幅回路の帰還抵抗は電源
電圧依存性の少ない事が求められている。本発明は、上
記の課題に鑑みなされたものであり、電源電圧依存性の
少ない帰還抵抗を提供する事を目的とする。
【０００８】
【課題を解決するための手段】本発明は、インバータ
と、前記インバータの帰還路に互いに逆導電型のトラン
ジスタが接続して成る帰還抵抗とから構成される増幅回
路において、電源から供給される電源電圧の変化に対し
て出力電圧の変化を小さくする第１及び第２の電圧制御
回路とを具備し、前記逆導電型のトランジスタのうち一
方の導電型のトランジスタのゲートに前記第１の電圧制
御回路の出力電圧を入力し、他方の導電型のトランジス
タのゲートに前記第２の電圧制御回路の出力電圧を入力
するのであって、前記第１の電圧制御回路は、ソースが
接地側に、ゲートが前記電源に接続された第１トランジ
スタと、当該第１トランジスタのドレインと前記ゲート
との間に接続され、当該ゲートとともに一端が前記電源
側に接続された抵抗素子とを有し、当該抵抗素子の他端
と前記ドレインとの接続経路から前記出力電圧が供給さ
れるとともに、前記第２の電圧制御回路は、ソースが前
記電源側に、ゲートが接地に接続された第２トランジス
タと、当該第２トランジスタのドレインと前記ゲートと
の間に接続され、当該ゲートとともに一端が接地側に接
続された抵抗素子とを有し、当該抵抗素子の他端と前記
ドレインとの接続経路から前記出力電圧が供給されるこ
とを特徴とする。
と、前記インバータの帰還路に互いに逆導電型のトラン
ジスタが接続して成る帰還抵抗とから構成される増幅回
路において、電源から供給される電源電圧の変化に対し
て出力電圧の変化を小さくする第１及び第２の電圧制御
回路とを具備し、前記逆導電型のトランジスタのうち一
方の導電型のトランジスタのゲートに前記第１の電圧制
御回路の出力電圧を入力し、他方の導電型のトランジス
タのゲートに前記第２の電圧制御回路の出力電圧を入力
するのであって、前記第１の電圧制御回路は、ソースが
接地側に、ゲートが前記電源に接続された第１トランジ
スタと、当該第１トランジスタのドレインと前記ゲート
との間に接続され、当該ゲートとともに一端が前記電源
側に接続された抵抗素子とを有し、当該抵抗素子の他端
と前記ドレインとの接続経路から前記出力電圧が供給さ
れるとともに、前記第２の電圧制御回路は、ソースが前
記電源側に、ゲートが接地に接続された第２トランジス
タと、当該第２トランジスタのドレインと前記ゲートと
の間に接続され、当該ゲートとともに一端が接地側に接
続された抵抗素子とを有し、当該抵抗素子の他端と前記
ドレインとの接続経路から前記出力電圧が供給されるこ
とを特徴とする。
【０００９】
【００１０】
【００１１】さらに、前記インバータ回路は、ソースが
電源側に接続された第３トランジスタと、ソースが接地
に接続された第４トランジスタと、前記第３及び第４ト
ランジスタの共通ドレインを出力とし、前記第３及び第
４トランジスタの共通ゲートを入力とするインバータを
１段以上縦続接続したことを特徴とする。
電源側に接続された第３トランジスタと、ソースが接地
に接続された第４トランジスタと、前記第３及び第４ト
ランジスタの共通ドレインを出力とし、前記第３及び第
４トランジスタの共通ゲートを入力とするインバータを
１段以上縦続接続したことを特徴とする。
【００１２】本発明によれば、ゲート・ソース間電圧に
依存して変化するトランスミッションゲート回路で構成
された自己バイアス形増幅回路の帰還抵抗値を、電圧制
御回路によりトランスミッションゲート回路のゲート電
圧を、電源電圧依存性を低減させるよう制御する。
依存して変化するトランスミッションゲート回路で構成
された自己バイアス形増幅回路の帰還抵抗値を、電圧制
御回路によりトランスミッションゲート回路のゲート電
圧を、電源電圧依存性を低減させるよう制御する。
【００１３】
【発明の実施の形態】図１は本発明の実施の形態を示す
回路であり、従来の自己バイアス形増幅回路において、
電源電圧Ｖｄｄの変化に対して出力電圧の変化量を小さ
くする第１及び第２の電圧制御回路３及び４とを具備し
ている。さらに、第１の電圧制御回路３は、一端が電源
Ｖｄｄに接続された抵抗素子５と、ソースが接地側に、
ドレインが前記抵抗素子の他端に、ゲートが電源Ｖｄｄ
に接続されたＮチャンネルエンハンスメントＭＯＳトラ
ンジスタ６とにより構成され、該Ｎチャンネルエンハン
スメントＭＯＳトランジスタのドレインを出力とする。
また、第２の電圧制御回路４は一端が接地側に接続され
た抵抗素子７と、ソースが電源Ｖｄｄに、ドレインが前
記抵抗素子の他端に、ゲートが接地に接続されたＰチャ
ンネルエンハンスメントＭＯＳトランジスタ８とにより
構成され、ＰチャンネルエンハンスメントＭＯＳトラン
ジスタ８のドレインを出力とする。
回路であり、従来の自己バイアス形増幅回路において、
電源電圧Ｖｄｄの変化に対して出力電圧の変化量を小さ
くする第１及び第２の電圧制御回路３及び４とを具備し
ている。さらに、第１の電圧制御回路３は、一端が電源
Ｖｄｄに接続された抵抗素子５と、ソースが接地側に、
ドレインが前記抵抗素子の他端に、ゲートが電源Ｖｄｄ
に接続されたＮチャンネルエンハンスメントＭＯＳトラ
ンジスタ６とにより構成され、該Ｎチャンネルエンハン
スメントＭＯＳトランジスタのドレインを出力とする。
また、第２の電圧制御回路４は一端が接地側に接続され
た抵抗素子７と、ソースが電源Ｖｄｄに、ドレインが前
記抵抗素子の他端に、ゲートが接地に接続されたＰチャ
ンネルエンハンスメントＭＯＳトランジスタ８とにより
構成され、ＰチャンネルエンハンスメントＭＯＳトラン
ジスタ８のドレインを出力とする。
【００１４】図１において、トランスミッションゲート
２の各ＭＯＳトランジスタ２１及び２２には、それぞれ
電源電圧側や接地側に直接接続されているものではな
く、第１及び第２の電圧制御回路３及び４を介して電源
側や接地側に接続されている。
２の各ＭＯＳトランジスタ２１及び２２には、それぞれ
電源電圧側や接地側に直接接続されているものではな
く、第１及び第２の電圧制御回路３及び４を介して電源
側や接地側に接続されている。
【００１５】第１の電圧制御回路３においては、ＭＯＳ
トランジスタ６のゲートが電源電圧Ｖｄｄに接続されて
いるため、ＭＯＳトランジスタ６には、Ｖｇｓ＝Ｖｄｓ
となる条件で電流が流れる。すると、ＭＯＳトランジス
タ６には、ＭＯＳトランジスタ６に電流Ｉｐが流れる。
ＭＯＳトランジスタ６では面積を変更することにより、
ある電源電圧Ｖｄｄでの電流Ｉｐの値を変更することが
できる。従って、図１においては、例えばＭＯＳトラン
ジスタ６の面積を小さくすることにより、電源電圧Ｖｄ
ｄの変化に対する電流Ｉｐの変化を小さく設定する。
トランジスタ６のゲートが電源電圧Ｖｄｄに接続されて
いるため、ＭＯＳトランジスタ６には、Ｖｇｓ＝Ｖｄｓ
となる条件で電流が流れる。すると、ＭＯＳトランジス
タ６には、ＭＯＳトランジスタ６に電流Ｉｐが流れる。
ＭＯＳトランジスタ６では面積を変更することにより、
ある電源電圧Ｖｄｄでの電流Ｉｐの値を変更することが
できる。従って、図１においては、例えばＭＯＳトラン
ジスタ６の面積を小さくすることにより、電源電圧Ｖｄ
ｄの変化に対する電流Ｉｐの変化を小さく設定する。
【００１６】また、第２の電圧制御回路４に含まれるＭ
ＯＳトランジスタ８のゲートには接地されている。よっ
て、電源電圧Ｖｄｄに対して、ＭＯＳトランジスタ８に
電流Ｉｎが流れる。上記ＭＯＳトランジスタ６と同様、
例えばＭＯＳトランジスタ８の面積を小さくすることに
より、電源電圧Ｖｄｄの変化に対する電流Ｉｎの変化を
小さく設定する。
ＯＳトランジスタ８のゲートには接地されている。よっ
て、電源電圧Ｖｄｄに対して、ＭＯＳトランジスタ８に
電流Ｉｎが流れる。上記ＭＯＳトランジスタ６と同様、
例えばＭＯＳトランジスタ８の面積を小さくすることに
より、電源電圧Ｖｄｄの変化に対する電流Ｉｎの変化を
小さく設定する。
【００１７】尚、電源電圧Ｖｄｄの変化に対するＭＯＳ
トランジスタに流れる電流の変化を小さくするために、
ＭＯＳトランジスタの面積を設定していたが、抵抗５及
び７の値を調整することによっても達成することができ
る。
トランジスタに流れる電流の変化を小さくするために、
ＭＯＳトランジスタの面積を設定していたが、抵抗５及
び７の値を調整することによっても達成することができ
る。
【００１８】第１及び第２の電圧制御回路３及び４の出
力電圧は、ＭＯＳトランジスタ２１及び２２のゲートに
それぞれ印加される。ＭＯＳトランジスタ２１及び２２
のゲートには、電源電圧Ｖｄｄに対して電圧変化の小さ
いゲート電圧が印加されることとなる。従って、ＭＯＳ
トランジスタ２１及び２２のゲート−ソース間電圧Ｖｇ
ｓは、図５の実線の如く変化する。
力電圧は、ＭＯＳトランジスタ２１及び２２のゲートに
それぞれ印加される。ＭＯＳトランジスタ２１及び２２
のゲートには、電源電圧Ｖｄｄに対して電圧変化の小さ
いゲート電圧が印加されることとなる。従って、ＭＯＳ
トランジスタ２１及び２２のゲート−ソース間電圧Ｖｇ
ｓは、図５の実線の如く変化する。
【００１９】図１において、インバータ１の入力電圧Ｖ
ｉｎとして「Ｈ」レベルとなるＶｄｄを印加すると、第
１の電圧制御回路３の出力電圧が印加されるＭＯＳトラ
ンジスタ２１のオン抵抗が帰還抵抗値となる。Ｖｄｄ＝
１．８Ｖの場合、図５−に示す如くＭＯＳトランジス
タ２１のゲート−ソース間電圧Ｖｇｓは約１．６Ｖとな
る。また、Ｖｄｄ＝３．６Ｖの場合、図５−に示す如
くＭＯＳトランジスタ２１のゲート−ソース間電圧Ｖｇ
ｓは約２．２Ｖとなる。
ｉｎとして「Ｈ」レベルとなるＶｄｄを印加すると、第
１の電圧制御回路３の出力電圧が印加されるＭＯＳトラ
ンジスタ２１のオン抵抗が帰還抵抗値となる。Ｖｄｄ＝
１．８Ｖの場合、図５−に示す如くＭＯＳトランジス
タ２１のゲート−ソース間電圧Ｖｇｓは約１．６Ｖとな
る。また、Ｖｄｄ＝３．６Ｖの場合、図５−に示す如
くＭＯＳトランジスタ２１のゲート−ソース間電圧Ｖｇ
ｓは約２．２Ｖとなる。
【００２０】従来つまりＭＯＳトランジスタ２１及び２
２に直接電源電圧を印加しかつ接地した場合、電源電圧
Ｖｄｄの変化、Ｖｄｄ＝１．８Ｖ〜３．６Ｖに対して、
ＭＯＳトランジスタ２１のゲート−ソース間電圧Ｖｇｓ
は図５−の如く１．８〜３．６Ｖまで１．８Ｖの変化
がある。
２に直接電源電圧を印加しかつ接地した場合、電源電圧
Ｖｄｄの変化、Ｖｄｄ＝１．８Ｖ〜３．６Ｖに対して、
ＭＯＳトランジスタ２１のゲート−ソース間電圧Ｖｇｓ
は図５−の如く１．８〜３．６Ｖまで１．８Ｖの変化
がある。
【００２１】それに対して、本発明では、電源電圧Ｖｄ
ｄ＝１．８Ｖ〜３．６Ｖの変化に対して１．６Ｖ〜２．
２Ｖまで０．６Ｖの変化となる。従って、図１のトラン
スミッションゲート２のＭＯＳトランジスタ２１のゲー
ト−ソース間電圧Ｖｇｓは、電源電圧の変化に対する変
化を低減することができたこととなる。
ｄ＝１．８Ｖ〜３．６Ｖの変化に対して１．６Ｖ〜２．
２Ｖまで０．６Ｖの変化となる。従って、図１のトラン
スミッションゲート２のＭＯＳトランジスタ２１のゲー
ト−ソース間電圧Ｖｇｓは、電源電圧の変化に対する変
化を低減することができたこととなる。
【００２２】また、インバータ１の入力電圧Ｖｉｎとし
てＶｓｓ（０Ｖ）を印加する場合、第２の電圧制御回路
４の出力電圧が印加されるＭＯＳトランジスタ２２のオ
ン抵抗が帰還抵抗値となる。電源電圧Ｖｄｄを入力電圧
Ｖｉｎとして印加した場合と同様、電源電圧Ｖｄｄ＝
１．８〜３．６Ｖの変化に対して、図５に示す如くＭＯ
Ｓトランジスタ２２のゲート−ソース間電圧Ｖｇｓの変
化は、１．６〜２．２Ｖまで０．６Ｖの変化となる。
てＶｓｓ（０Ｖ）を印加する場合、第２の電圧制御回路
４の出力電圧が印加されるＭＯＳトランジスタ２２のオ
ン抵抗が帰還抵抗値となる。電源電圧Ｖｄｄを入力電圧
Ｖｉｎとして印加した場合と同様、電源電圧Ｖｄｄ＝
１．８〜３．６Ｖの変化に対して、図５に示す如くＭＯ
Ｓトランジスタ２２のゲート−ソース間電圧Ｖｇｓの変
化は、１．６〜２．２Ｖまで０．６Ｖの変化となる。
【００２３】電源電圧Ｖｄｄの変化に対してトランスミ
ッションゲート２のＭＯＳトランジスタ２１及び２２の
変化が低減されたことにより、トランスミッションゲー
ト２の抵抗値は図３−に示すようになる。電源電圧Ｖ
ｄｄ＝３．６Ｖで抵抗値は約４ＭΩ、電源電圧Ｖｄｄ＝
１．８Ｖでは約１０ＭΩとなり、約２．５倍の変化とな
る。従来では、電源電圧Ｖｄｄが１．８Ｖと３．６Ｖと
の間では、抵抗値の変化が７倍にも成るため、トランス
ミッションゲート２の抵抗値の変化を大きく低減するこ
とができる。
ッションゲート２のＭＯＳトランジスタ２１及び２２の
変化が低減されたことにより、トランスミッションゲー
ト２の抵抗値は図３−に示すようになる。電源電圧Ｖ
ｄｄ＝３．６Ｖで抵抗値は約４ＭΩ、電源電圧Ｖｄｄ＝
１．８Ｖでは約１０ＭΩとなり、約２．５倍の変化とな
る。従来では、電源電圧Ｖｄｄが１．８Ｖと３．６Ｖと
の間では、抵抗値の変化が７倍にも成るため、トランス
ミッションゲート２の抵抗値の変化を大きく低減するこ
とができる。
【００２４】従って、本発明によれば、インバータ回路
1と帰還抵抗用トランスミッションゲート回路２により
構成された自己バイアス形増幅回路において、該トラン
スミッションゲート回路２の抵抗値を電源電圧に対する
変化を低減する事が出来る。
1と帰還抵抗用トランスミッションゲート回路２により
構成された自己バイアス形増幅回路において、該トラン
スミッションゲート回路２の抵抗値を電源電圧に対する
変化を低減する事が出来る。
【００２５】また、図３より、電源電圧Ｖｄｄの低電圧
の領域においても、トランスミッションゲート２の抵抗
値の変化を緩やかにすることができるため、安定した抵
抗値を得ることができるように改善されている。
の領域においても、トランスミッションゲート２の抵抗
値の変化を緩やかにすることができるため、安定した抵
抗値を得ることができるように改善されている。
【００２６】
【発明の効果】本発明によれば、低電圧で動作電源電圧
範囲の広いＭＯＳデバイスの帰還抵抗を用いた自己バイ
アス形増幅回路において、電源電圧依存性の小さい帰還
抵抗値が得られ、この結果、広い電源電圧範囲でも安定
した増幅動作が行うことができる。
範囲の広いＭＯＳデバイスの帰還抵抗を用いた自己バイ
アス形増幅回路において、電源電圧依存性の小さい帰還
抵抗値が得られ、この結果、広い電源電圧範囲でも安定
した増幅動作が行うことができる。
【図１】本発明の実施の形態を示す回路図である。
【図２】従来例を示す回路図である。
【図３】電源電圧Ｖｄｄとトランスミッションゲートの
抵抗値との関係を示す特性図である。
抵抗値との関係を示す特性図である。
【図４】帰還抵抗の値と増幅回路の増幅率との関係を示
す特性図である。
す特性図である。
【図５】電源電圧ＶｄｄとＭＯＳトランジスタのゲート
−ソース間電圧との関係を示す特性図である。
−ソース間電圧との関係を示す特性図である。
１ インバータ、 ３ 第１電圧制御回路、 ４ 第２
電圧制御回路
電圧制御回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山本 智弘
大阪府守口市京阪本通２丁目５番５号
三洋電機株式会社内
(56)参考文献 特開 平７−221549（ＪＰ，Ａ)
特開 平10−65459（ＪＰ，Ａ)
特開 平６−224648（ＪＰ，Ａ)
特開 平６−164240（ＪＰ，Ａ)
実開 昭59−56825（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/30
H03F 1/34
Claims (2)
- 【請求項１】 インバータと、前記インバータの帰還路
に互いに逆導電型のトランジスタが接続して成る帰還抵
抗とから構成される増幅回路において、電源から供給さ
れる電源電圧の変化に対して出力電圧の変化を小さくす
る第１及び第２の電圧制御回路とを具備し、前記逆導電
型のトランジスタのうち一方の導電型のトランジスタの
ゲートに前記第１の電圧制御回路の出力電圧を入力し、
他方の導電型のトランジスタのゲートに前記第２の電圧
制御回路の出力電圧を入力するのであって、 前記第１の電圧制御回路は、 ソースが接地側に、ゲートが前記電源に接続された第１
トランジスタと、当該第１トランジスタのドレインと前
記ゲートとの間に接続され、当該ゲートとともに一端が
前記電源側に接続された抵抗素子とを有し、当該抵抗素
子の他端と前記ドレインとの接続経路から前記出力電圧
が供給されるとともに、 前記第２の電圧制御回路は、 ソースが前記電源側に、ゲートが接地に接続された第２
トランジスタと、当該第２トランジスタのドレインと前
記ゲートとの間に接続され、当該ゲートとともに一端が
接地側に接続された抵抗素子とを有し、当該抵抗素子の
他端と前記ドレインとの接続経路から前記出力電圧が供
給され、 る ことを特徴とする増幅回路。 - 【請求項２】 前記インバータ回路は、ソースが前記電
源側に接続された第３トランジスタと、ソースが接地に
接続された第４トランジスタと、前記第３及び第４トラ
ンジスタの共通ドレインを出力とし、前記第３及び第４
トランジスタの共通ゲートを入力とするインバータを１
段以上縦続接続したことを特徴とする請求項１記載の増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000085985A JP3443382B2 (ja) | 2000-03-27 | 2000-03-27 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000085985A JP3443382B2 (ja) | 2000-03-27 | 2000-03-27 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001274635A JP2001274635A (ja) | 2001-10-05 |
| JP3443382B2 true JP3443382B2 (ja) | 2003-09-02 |
Family
ID=18602223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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