JP3450438B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、電荷蓄積層と制御ゲー
トが蓄積形成された構造を有する電気的書替え可能なメ
モリセルを用いた不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）等の半導体装置及びＭＯＳ型トランジスタに関す
る。 【０００２】 【従来の技術】従来より、半導体装置、例えばＥＥＰＲ
ＯＭの中で高集積化可能なものとして、図２８及び図２
９に示すようなメモリセルを複数個直列接続したＮＡＮ
Ｄセル型のＥＥＰＲＯＭが知られている。図２８はＮＡ
ＮＤセル型ＥＥＰＲＯＭの平面図であり、図２９
（ａ），（ｂ）はそれぞれ図２８のＡ−Ａ′，Ｂ−Ｂ′
断面図である。この装置では、メモリセルはｎ型半導体
基板１に設けられたＰ型ウェル上にＳｉＯ₂ 等のトンネ
ル絶縁膜３を介して浮遊ゲート４１，４２，４３，４４
と制御ゲート６１，６２，６３，６４が積層されたスタ
ックゲート構造を有し、複数個のメモリセルが隣接する
もの同士でソース，ドレイン９を共用する形で直列接続
されたＮＡＮＤセルを構成している。そして、このよう
なＮＡＮＤセルがマトリクスス配列されてメモリセルア
レイが構成される。 【０００３】セルアレイの列方向に並びＮＡＮＤセルの
一端側のドレインは、それぞれ選択ゲート４５，６５を
有するセレクトトランジスタを介してビット線８に接続
され、他端側のソースはやはり選択ゲート４６，６６を
有するセレクトトランジスタを介して共通ソース線９に
接続されている。メモリセルの制御ゲート４１〜４４及
び選択ゲート４５，４６は、メモリセルアレイの行方向
にそれぞれ制御ゲート線（ワード線）、選択ゲート線と
して共通接続される。また、選択ゲート４５，６５と４
６，６６はそれぞれ電気的に接続されたものとなってい
る。 【０００４】このＮＡＮＤセル型ＥＥＰＲＯＭの動作は
次の通りである。データの書込みは、ビット線から遠い
方のメモリセルから順に行われる。ｎチャネルの場合を
例に説明すれば、書込みすべきメモリセル（書込みセ
ル）の制御ゲート６に高電位Ｖpp（例えば２０Ｖ）が印
加され、これよりビット線側にある書込みすべきでない
（非書込みセル）の制御ゲート６及び選択ゲート４５，
６５には中間電位Ｖ_MG（例えば１０Ｖ）が印加される。
ビット線８には、データに応じて０Ｖ（例えばデータ
“１”と定義される）、又は中間電位Ｖ_Mbit（例えばデ
ータの“０”と定義される）が印加される。 【０００５】このとき、ビット線８の電位は、ビット線
側のセレクトトランジスタ及び非書込みセルを通して書
込みセルのドレインまで伝達される。なお、書込みを行
わないビット線には中間電位Ｖ_Mbitが印加される。書込
むべきデータがあるとき（“１”データのとき）、書込
みセルのゲート・ドレイン間に高電界がかかり、基板１
のウェル２に形成されるチャネル全面もしくはドレイン
から浮遊ゲートにトンネル絶縁膜３を介して電子がトン
ネル注入される。これによって、書込みセルのしきい値
は正方向に移動する。書込むべきデータがないとき
（“０”データのとき）は、しきい値変化はない。 【０００６】データ消去は、ｎ型基板及びこれに形成さ
れたｐ型ウェルに高電位が印加され、全て或いは一部の
メモリの制御ゲート及び選択ゲートが０Ｖとされる。こ
れにより、全て或いは一部のメモリセルにおいて浮遊ゲ
ートの電子がトンネル絶縁膜３を介して基板１のウェル
２に放出され、しきい値が負方向に移動する。 【０００７】データ読出しは、セレクタトランジスタ及
び読出しすべきメモリセル（読出しセル）よりビット線
側の読出しすべきでないメモリセル（非読出しセル）が
オンとされ、読出しセルのゲートに０Ｖが与えられる。
このとき、ビット線に流れる電流を読むことにより、デ
ータの“０”，“１”の判別がなされる。 【０００８】従来のＥＥＰＲＯＭでは上記のようにトン
ネル絶縁膜３に高電界を印加し、エレクトロンをＦｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流として流すこと
で書込み／消去を行なっている。この電界を印加し、ト
ンネル電流を流すことで、トンネル絶縁膜３はキャリア
（エレクトロン，ホール）トラップを生じ、またストレ
スリークを生じさらに、絶縁破壊に至っていた。この劣
化現象により、Ｅ² ＰＲＯＭセルの書込み／消去の回数
が通常１０⁵ 回程度に制限され、またトンネル酸化膜の
薄膜化も妨げられている。 【０００９】この様な問題は、ウェル内にメモリセルが
形成されＮＡＮＤ型ＥＥＰＲＯＭに限らずメモリセルの
ドレインと浮遊ゲート間で高電界を印加するトンネル電
流を用いるＥＥＰＲＯＭあるいはソース，ドレイン間で
の電位差を用いてホットエレクトロン注入により書込み
を行うＥＥＰＲＯＭでは局所的にトンネル絶縁膜が用い
られるために特に顕著となる。また、前記のような浮遊
ゲートタイプのＥＥＰＲＯＭに限らず酸化膜と窒化膜の
ように異なる種類の積層膜によってキャリアのトラップ
領域を構成する。いわゆるＭＮＯＳにおいても問題であ
る。 【００１０】 【発明が解決しようとする課題】以上のようにＥＥＰＲ
ＯＭにおいては、書込み／消去時にトンネル絶縁膜に高
電圧を印加し、それにともない絶縁膜にキャリアトラッ
プを生じ、膜の特性が劣化していた。 【００１１】本発明は上記事情を考慮してなされたもの
で、その目的とするところは、書込み／消去に伴うトン
ネル絶縁膜の劣化なしに動作でき、高性能化、高信頼化
を可能にしＥＥＰＲＯＭセルを提供することにある。 【００１２】 【課題を解決するための手段】本発明のＥＥＰＲＯＭメ
モリセルは高電圧を印加してトンネル電流を流す部分の
膜を除去し、真空あるいは気体を充填し、キャリアトラ
ップを生じない。すなわち、書込み／消去により劣化し
ない膜により構成されていることを特徴とする。 【００１３】 【作用】本発明によれば書込み／消去時にトンネル電流
により生じていた絶縁膜中のトラップは、真空あるいは
気体にすることで発生せず、劣化しないＥＥＰＲＯＭセ
ルが提供できる。 【００１４】 【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係わるＮＡＮＤセル
型ＥＥＰＲＯＭのＮＡＮＤセルを示すレイアウトであ
り、図２，図３はそれぞれ図１のＡ−Ａ′及びＢ−Ｂ′
断面図であり、図４はＮＡＮＤセルアレイの等価回路で
ある。 【００１５】この実施例では、４個のメモリセルＭ１〜
Ｍ４と２個のセレクトトランジスタＳ１，Ｓ２を、それ
らのソース，ドレイン拡散層を隣接するもの同士で共用
する形で直列接続してＮＡＮＤセルが構成されている。
このようなＮＡＮＤセルがマトリクス配列されてセルア
レイが構成されている。 【００１６】直列接続されたメモリセルの一端側のドレ
インは選択ゲートＳＧ１を有するセレクトトランジスタ
Ｓ１を介してビット線ＢＬ１に接続され、他端側のソー
スは選択ゲートＳＧ２を有するセレクトトランジスタＳ
２を介して接地線に接続されている。各メモリセルの制
御ゲートＣＧ１〜ＣＧ４は、ビット線と交差して連続的
に配設されてワード線となる。この実施例では４個のメ
モリセルでＮＡＮＤセルを構成しているが、一般に２ⁿ
個のメモリセルで一つのＮＡＮＤセルを構成することが
できる。 【００１７】具体的なメモリセル構造を、図２，図３に
より説明する。この実施例ではｎ型シリコン基板１０を
用いて、この基板１０にｐ型ウェル１１が形成され、こ
のｐ型ウェル１１にセルアレイが構成されているがｐ型
シリコン基板ｎ型ウェル、ｐ型ウェルを形成しても構わ
ない。周辺回路は、セルアレイ領域とは別に形成された
ｐ型及びｎ型ウェルに形成される。 【００１８】ＮＡＮＤセルとして、ｐ型ウェル１１には
トレンチ素子分離法によって素子分離酸化膜１２が形成
され、この素子分離酸化膜１２で囲まれた素子領域に真
空部分１３を介して浮遊ゲート１４（１４₁ 〜１４₄ ）
が形成され、この上に第２ゲート酸化膜１５を介して制
御ゲート１６（１６₁ 〜１６₄ ）が形成されている。真
空部は３〜２０ｎｍ／の厚さであり、第２ゲート酸化膜
１５は１０〜４０ｎｍの熱酸化膜あるいはシリコン窒化
膜、またはシリコン酸化膜とシリコン窒化膜の積層膜で
ある。また、浮遊ゲート１４は５０〜４００ｎｍの第１
層多結晶シリコンにより形成され、制御ゲート１６は１
００〜４００ｎｍの第２層多結晶シリコンにより形成さ
れる。各メモリセルのソース，ドレインとなるｎ型拡散
層１７は隣接するもの同士で共用する形で４個のメモリ
セルが直列接続される。ゲート及び拡散層が形成された
基板上は、ＣＶＤ絶縁膜１８で覆われ、この上にビット
線１９が配設される。 【００１９】二つの選択ゲートＳＧ１，ＳＧ２の部分
は、ゲート酸化膜２０の膜厚が１０〜４０ｎｍとメモリ
セル部分の真空部分より厚く形成される。ゲート電極１
４₅ ，１４₆ は浮遊ゲート１４と同じ第１層多結晶シリ
コン膜を用いて形成されている。そして、制御ゲート１
６と同じ第２層多結晶シリコン膜により形成された配線
１６₅ ，１６₆ ，がゲート電極１４₅ ，１４₆ に重ねて
形成され、ゲート電極１４₅ ，１４₆ に接続されてい
る。 【００２０】各メモリセルの浮遊ゲート１４と制御ゲー
ト１６及びセレクトトランジスタの選択ゲート電極１４
₅ ，１４₆ と配線１６₅ ，１６₆ は、ゲート長方向には
同じエッチングマスクを用いて同時にパターニングされ
ている。そして、ソース，ドレイン拡散層となるｎ型層
１７は、これらのゲート電極及び配線をマスクとして砒
素または燐をイオン注入して形成されている。 【００２１】メモリセルの制御ゲート６は、図２に示す
ように浮遊ゲート４の上面のみならず側壁部分も浮遊ゲ
ート１４と制御ゲート１６の容量に使えるようパターン
形成されている。メモリセルの制御ゲート１４と基板１
０間の容量Ｃ１及び浮遊ゲート１４と制御ゲート１６間
の容量Ｃ２について具体的な数値例をあげて説明する。
１μｍルールに従って浮遊ゲート１４及び制御ゲート１
６を幅１μｍ、チャネル長１μｍとする。また浮遊ゲー
ト１４の側壁高さは０．５μｍとする。真空部分の厚さ
は１０ｎｍ、第２ゲート酸化膜１５は２５ｎｍとする。
熱酸化膜の誘電率をεとすると、結合容量Ｃ１，Ｃ２は
それぞれ、 【００２２】 【数１】 となる、すなわち容量結合比Ｃ_R は 【００２３】 【数２】 となる、これを従来のＳｉＯ₂ トンネル酸化膜と比較す
るとトンネル酸化膜部分容量をＣ′₁ とすると 【００２４】 【数３】 となり、真空ゲートにすることでＣ_R は０．４４４から
０．７５７へ改善される。すなわち書込みに要する電圧
Ｖppを下げることができる。 【００２５】図４は、二つのビット線ＢＬ１，ＢＬ２に
つながる隣接する二つのＮＡＮＤセル部を示しており、
これを用いてＥＥＰＲＯＭの動作を説明する。まず、デ
ータ消去はＮＡＮＤセルを構成するメモリセルについて
消去がなされる。そのためこの実施例では、ＮＡＮＤセ
ル内の消去するメモリセルの制御ゲートＣＧ１〜ＣＧ４
が０Ｖとされ、ソース線、基板１０及びｐ型ウェル１１
に昇圧された高電位Ｖpp（例えば１８Ｖ）が与えられ
る。ビット線ＢＬ１，ＢＬ２にも高電位Ｖppが与えられ
る。 【００２６】これにより、メモリセルの制御ゲートとｐ
型ウェル１１間に電界がかかり、浮遊ゲート１４からｐ
型ウェル１１にトンネル電流により電子が放出される。
全てのメモリセルはこれによりしきい値が負方向に移動
して“０”状態になる。 【００２７】次に、データ書込みは、ＮＡＮＤセル内の
ソース線側のメモリセル、すなわちビット線から遠い方
のメモリセルから順に行われる。いま、メモリセルＭ４
（図４の破線で囲んだセルＡ）に選択的に“１”データ
書込みを行なう場合を説明すれば、セレクトトランジス
タＳ２の選択ゲートＳＧ２が０Ｖとされ、制御ゲートＣ
Ｇ４に高電位Ｖpp（例えば１６〜１８Ｖ）が印加され、
残りの制御ゲートＣＧ１〜ＣＧ３及び選択ゲートＳＧ１
には電圧Ｖ_M 印加される。また選択ビット線ＢＬ１には
０Ｖが与えられ、非選択ビット線ＢＬ２には電源電位Ｖ
ccが与えられる。ｐ型ウェルは０Ｖ、ｎ型基板はＶccと
する。 【００２８】これにより、選択されたセルＡにおいて
は、ビット線ＢＬ１の０Ｖがドレインまで伝達されて制
御ゲートとの間に高電界がかかり、浮遊ゲートに電子が
注入される。この結果、セルＡではしきい値が正方向に
移動して、“１”書込みがなされる。 【００２９】ビット線ＢＬ１につながる他のメモリセル
Ｍ１〜Ｍ３で弱い書込みモードになるが、その電界は小
さく、しきい値変化はない。非選択（または“０”書込
み）のビット線ＢＬ２値のメモリセルＭ５〜Ｍ７では、
制御ゲートがＶcc、チャネル電位（Ｖcc−Ｖth）であ
り、その電位差は１〜３Ｖであって、やはりしきい値変
化はない。 【００３０】このようにしてセルＭ４に対する書込みが
終了すると、次にＮＡＮＤセル内の一つ上のメモリセル
Ｍ３に対して同様に書込みが行われ、順次メモリセルＭ
２，Ｍ１と書込みがなされる。 【００３１】以上の書込み動作において、メモリセルの
制御ゲートには高電位Ｖppとが印加されるが、流れる電
流はトンネル電流のみであるので、高々１μＡ以下であ
る。また、一括消去時はｎ型基板１とＰ型ウェル２を高
電位Ｖppに上げるが、この時流れる電流は、トンネル電
流と、０Ｖに保たれる周辺回路のｐ型ウェルとｎ型基板
間のリーク電流であり、これも１０μＡ以下である。従
って、書込み及び消去に用いられる高電位Ｖpp及びＶpp
（これらは同じ値でもよい）は、チップ内部に設けられ
た昇圧回路で充分賄うことができる。 【００３２】また、選択書込み時に高電位により流れる
電流は上述のように微小であるから、一つの制御ゲート
線（ワード線）につながる全てのメモリセルに同時にデ
ータ書込みが可能である。即ち、ページモードの書込み
ができ、それだけ高速書込みが可能である。 【００３３】データ読出し動作は、図４のセルＭ４（セ
ルＡ）について説明すれば、セレクトトランジスタＳ１
の選択ゲートＳＧ１にＶccが与えられ、非選択メモリセ
ルＭ１〜Ｍ３の制御ゲートＣＧ１〜ＣＧ３には“１”状
態のメモリセルがオンする程度の電位としてやはりＶcc
が与えられ、読出しセルＡの制御ゲートＣＧ４は０Ｖに
される。そして、読出しセルＡにつながるビット線ＢＬ
１には１〜５Ｖの読出し電位が与えられ、他の非選択ビ
ット線ＢＬ２は０Ｖとされる。 【００３４】これにより、ビット線ＢＬ１に電流が流れ
るか否かによって、データ“０”，“１”の判別がなさ
れる。次に本発明のメモリセルの製造工程の一実施例を
図５〜図８の断面図を用いて説明する。この図５〜図８
は図１のＡ−Ａ′断面方向の断面図を示している。 【００３５】ｎ型Ｓｉ基板上に形成されたｐ型ウェル１
１上に、例えば１０ｎｍ厚の熱酸化ＳｉＯ₂ 膜２１を形
成し、次いでｐｏｌｙ−Ｓｉ膜１４を例えば４００ｎｍ
堆積し例えばＰ（リン）をドーピングする。次いでＳｉ
Ｏ₂ 膜２２を２００ｎｍ堆積形成する（図５（ａ））。
次いでフォトリゾグラフィー技術により選択的にＳｉＯ
₂ 膜２２，ｐｏｌｙ−Ｓｉ膜１４，ＳｉＯ₂ 膜２１をエ
ッチング除去し、次いでＳｉ基板を例えば５００ｎｍを
エッチング除去する（図５（ｂ））。次いで例えばＮＨ
₄ Ｆ処理によりＳｉＯ₂ 膜を除去する。このときセレク
トトランジスタ以外の上記１０ｎｍの熱酸化膜２１及び
ＳｉＯ₂ 膜２２は除去され、図６（ａ）に示すようにメ
モリセル領域のｐｏｌｙ−Ｓｉ膜１４の下側は中空とな
る。ｐｏｌｙ−Ｓｉ膜１４は、図１に示したセレクトト
ランジスタのソース部分によりささえられ、橋のように
中空に浮いた形状になる。また、このとき、フォトリソ
グラフィー技術により選択的にＳｉＯ₂ 膜を除去するこ
とも可能である。例えば、図１，４に示したＣＧ１〜４
に接続したトランジスタが形成される部分のみＮＨ₄ Ｆ
処理により熱酸化膜２１を除去できる。次いで例えばＣ
ＶＤ ＳｉＯ₂ 膜１２を例えば８００ｎｍ堆積しＳｉ基
板の溝及びｐｏｌｙ−Ｓｉ１４のスペース部分を埋める
（図６（ｂ））。このときｐｏｌｙ−Ｓｉ１４と基板間
にはＣＶＤ膜は埋まらず中空（真空）状態１３が形成さ
れる。上記ＣＶＤＳｉＯ₂ 膜１２は常圧ＣＶＤ膜の２層
膜、あるいは、ＣＶＤＳｉＮ膜、あるいはＳｉＯ₂ とＳ
ｉＮの積層膜でも構わない。図７には変形例としてＳｉ
Ｎ膜２３を例えば２０ｎｍ埋積し（図７（ａ））、その
後ＴＥＯＳを使用したＣＶＤＳｉＯ₂ 膜を埋積した図を
示している（図７（ｂ））。ＳｉＮ膜を用いると中空状
態１３に対する不純物拡散及び酸化が抑えられ、中空状
態が制御よく保たれる。 【００３６】次いで、ＣＶＤ膜１２をエッチバッグし、
ｐｏｌｙ−Ｓｉ１４の中央あたりでエッチングをとめ
る。次いでｐｏｌｙ−ｐｏｌｙ間絶縁膜となる例えばＯ
ＮＯ膜２４を形成する（図８（ａ））。次いで２層目の
ｐｏｌｙ−Ｓｉ１６をパターニングし、コントロールゲ
ートとする。次いでＯＮＯ膜２４，ｐｏｌｙ−Ｓｉ１４
をｐｏｌｙ−Ｓｉ１６と同じマスクでパターニングす
る。次いで層間絶縁膜１８、ビット線コンタクト及びビ
ット線１９を形成し、メモリセルが完成する（図８
（ｂ））。 【００３７】図９に同様な工程で形成したＭＯＳトラン
ジスタの断面図を示す。この図では前に示したＥＥＰＲ
ＯＭメモリセル製造工程のｐｏｌｙ−ｐｏｌｙ間ＯＮＯ
膜２４を形成せず、直接２層目のｐｏｌｙ−Ｓｉ膜１６
ａを１層目のｐｏｌｙ−Ｓｉ膜１４ａに接触形成し、こ
れらの積層膜からなるゲート電極としている。このＭＯ
Ｓトランジスタは、図１のＮＡＮＤ型ＥＥＰＲＯＭのセ
レクトトランジスタＳ１，Ｓ２のゲート等を形成するの
にも適用することは可能である。 【００３８】また図１０には素子分離がＬＯＣＯＳの場
合の実施例を示している。次に図１１にゲートと基板部
分の拡大断面図を示している。図１０（ａ）は前述した
実施例と同様にゲート電極１４と基板１１の間が全て真
空あるいは気体になっている状態を示しており、また、
図１０（ｂ）に示すようにゲート電極と基板間はすべて
真空である必要はない。すなわち、対向するゲート側、
基板側表面にＳｉＯ₂ 膜が形成され、その間が真空であ
ってもよい。また、ゲート側、基板側のどちらかにのみ
ＳｉＯ₂ 膜が形成されていてもよい。また、上記熱酸化
膜２１をエッチング除去後中空になった内部を真空に
し、ＣＶＤ膜を堆積形成し内部を真空、例えば１０^-6気
圧程度にできる。また、逆に圧力をかけて中空部分にガ
スを例えば１０気圧充填して形成することもできる。さ
らに内部に充填されるガスは常温で気体となる物質なら
なんでもよい。例えばＨe ，Ｎe ，Ａr ，Ｋr の不活性
ガスであれば安定したデバイス動作となる。また、Ｓi
Ｏ₂ 及びＳi 上で比較安定なＨ₂ ，Ｆ₂ ，Ｃｌ₂ ，Ｂ
_r ，Ｏ₂ ，Ｎ₂ ，ＣＯ₂ ，ＮＨ₃ ，ＮＦ₃ ，Ｓi Ｆ₄ あ
るいはＮ，Ｏ，Ｓi ，Ｃ，Ｆ，Ｈ，Ｃｌの化合物、ある
いはこれらの混合物であればよい。 【００３９】また、図１１（ａ），（ｂ）に示した中空
とＳi 、中空とＳi Ｏ₂ の界面においてトラップ及び界
面準位を形成しないように安定にすることが大切であ
る。例えば、界面にＨ，Ｆ，−ＯＨ基，＝Ｏ，Ｎ，Ｃ，
Ａｌ，Ｂ，Ｐ，Ａ_s ，Ｇ_e 等で原子結合を終端し、安定
にできる。また界面安定させる方法はこれに限らず、他
の方法でもよい。 【００４０】図１２に本発明の一実施例である真空絶縁
（真空ゲート）の電圧−電流特性の一例を従来のＳｉＯ
₂ 膜と比較して示す。ＳｉＯ₂ 膜ではＦｏｗｌｅｒ−Ｎ
ｏｒｄｈｅｉｍストレス後にリーク電流が発生するが、
真空ゲートの場合は発生しない。真空ゲートの場合はキ
ャリアトラップが発生しないためである。これにより不
揮発性メモリセルではデータ保持特性が著しく向上す
る。さらにＲｅａｄ ｄｉｓｔｕｒｂの劣化等のストレ
スリークによる劣化は減少することができる。また、エ
レクトロントラップも発生せず、書込み／消去をくりか
えした後のｗｉｎｄｏｗ ｎａｒｒｏｗｉｎｇが発生し
ない。また絶縁破壊も生じない。 【００４１】図１３及び図１４にさらに他の実施例を示
す。図１３（ｂ）はその平面図であり、図１３（ａ）は
図１３（ｂ）のＣ−Ｃ′断面図である。 【００４２】図１３ではソース側（あるいはドレイン
側）のゲート絶縁膜の一部が真空ゲートになっている。
これにより真空部分１３ｂでのトラップが発生せずホッ
トエレクトロン（Ｈｏｔ ｅｌｅｃｔｒｏｎ）注入によ
る劣化が緩和される。また、ソース／ドレイン両側を真
空ゲートにすることも可能である。また図１４（ａ），
（ｂ）はゲート酸化膜の素子分離に近接した部分の酸化
膜のみエッチング除去し、気体あるいは真空１３ｃとし
ている。これにより素子分離エッジ部分での寄生トラン
ジスタの効果及び信頼性の低下は防止することができ
る。 【００４３】図１５に本発明のさらに他の実施例を示
す。図１５（ａ）では拡散層９と電荷蓄積層１４ａ間の
一部が他のゲート絶縁膜部分より薄く形成され、少なく
ともその薄い部分で真空あるいは気体１３ｄとなってい
る。 【００４４】また図１５（ｂ）では図１５（ａ）で示し
た薄い部分１３ｅに電界が集中するようにとがった形状
の電荷蓄積層１４ｂになっている。また図１５（ｃ）で
は上記薄い部分１３ｆが拡散層９上ではなくチャネル上
にある。 【００４５】さらに図１６では、真空または気体が充填
された領域１３ｇ側の電荷蓄積層１４ｄ表面に凹凸があ
る場合を示している。この場合凸部に書き込み消去時の
電界が集中し、低電圧で書き込み／消去が可能になる。
また図１６では電荷蓄積層１４ｄのみ凹凸がある場合を
示したが、基板側１１にのみ凹凸がある場合、電荷蓄積
層１４ｄと基板１１両方にある場合も可能である。 【００４６】さらに凹凸が両方にある場合は、真空ある
いは気体１３ｇを介して対面する部分にあってもよい
し、電荷蓄積層１４ｄ側、基板１１側が別々の場所に位
置してもよい。 【００４７】また、図１７に電荷蓄積層（この場合はｐ
ｏｌｙ −Ｓｉ１４）と制御ゲートｐｏｌｙ−Ｓｉ１６
の間のｐｏｌｙ−ｐｏｌｙ間１３ｈが真空あるいは気体
の場合の実施例を示す。この場合、電荷蓄積層１４への
電荷の注入、放出はｐｏｌｙ−ｐｏｌｙ間真空部分１３
ｈを介して行うことも可能である。もちろん、基板１１
と電荷蓄積層１４間で行うことも可能である。 【００４８】さらにまた、図１８には電荷蓄積層（Ｆｌ
ｏａｔｉｎｇ Ｇａｔｅ）制御ゲート（Ｃｏｎｔｒｏｌ
Ｇａｔｅ）の他に消去ゲート（Ｅｒａｓｅ Ｇａｔ
ｅ）を有する場合の実施例を示す。この場合、少なくと
も電荷蓄積層と消去ゲート間の一部、特に消去時、電界
集中する部分の絶縁膜が真空または気体となっている。
これにより、書き換えによる絶縁膜劣化はなくなる。 【００４９】次に、本発明の他の実施例として図１７に
示した電荷蓄積層１４と制御ゲート１６の間が真空ある
いは気体１３ｈの場合の動作の一例について説明する。
図１９に前記実施例のメモリセルの等価回路を示す。図
２０にメモリセル単独での動作電圧について示す。まず
データ消去はコントロールゲート（ＣＧ）を０Ｖとし、
基板（ｗｅｌｌ）に高電圧Ｖ_pp′を印加しコントロール
ゲート（ＣＧ）から電荷蓄積層（ＦＧ）にエレクトロン
を注入する。これにより図２２（ａ）に示すようにメモ
リセルのしきい値は高くなる。 【００５０】次に書き込みはコントロールゲート（Ｃ
Ｇ）にＶ_ppを印加しＤ／Ｓを０Ｖとする。電荷蓄積層中
のエレクトロンは制御ゲートに放出され、図２２（ａ）
に示すようにメモリセルのＶ_thは下がる。メモリセルを
書き込みたくないときはＤ／ＳにＶ_M （＝１０Ｖ）を印
加する。 【００５１】読み出しはコントロールゲートを０または
３Ｖ程度とし、ドレインに例えば１Ｖを印加し読み出
す。図２２に示すように書き込みと消去のメモリセルの
しきい値の選び方により読み出し時制御ゲートに印加す
る電圧は異なる。すなわち、前記図２２（ａ）では０
Ｖ、図２２（ｂ）では３Ｖである。 【００５２】図２１に他の動作方法を示している図２０
に比べてＥｒａｓｅの方法が異なっている。この場合
は、制御ゲート（ＣＧ）に−Ｖ_pp′を印加し、Ｄ／Ｓ、
ｗｅｌｌを０Ｖとし電荷蓄積層（ＦＧ）に電子を注入す
る。 【００５３】次に、図２３，２４を用いてＮＡＮＤセル
を構成する場合のメモリセルの動作について説明する。
まず、データ消去（Ｅｒａｓｅ）はＮＡＮＤセルを構成
するメモリセルについて消去がなされる。そのためこの
実施例では、ＮＡＮＤセル内の消去するメモリセルの制
御ゲートＣＧ１１〜ＣＧ１４及びＣＧ２１〜ＣＧ２４が
０Ｖとされ、ソース線、基板及びｐ型ウエルに昇圧され
た高電位Ｖ_pp（例えば１８Ｖ）が与えられる。ビット線
ＢＬ１，ＢＬ２にも高電位Ｖ_ppが与えられる。尚、ソー
ス線、ビット線ＢＬ１，ＢＬ２はＦｌｏａｔｉｎｇでも
よい。 【００５４】これにより、メモリセルの制御ゲートとｐ
型ウエル間に電界がかかり、制御ゲートから浮遊ゲート
にトンネル電流により電子注入される。全てのメモリセ
ルはこれによりしいき値が正方向に移動して“０”状態
になる。 【００５５】図２４のＥｒａｓｅ（選択１）では消去し
ないセルの制御ゲートに例えばＶ_ppを与え消去を防ぐ。
次に、データ書き込みは、ＮＡＮＤセル内のソース線側
のメモリセル、すなわちビット線から遠い方のメモリセ
ルから順に行われる。いま、ＣＧ１４につながったセル
に選択的に“１”データ書き込みを行う場合を説明すれ
ば、セレクトトランジスタＳ２の選択ゲートＳＧＳ１が
０Ｖとされ、制御ゲートＣＧ１４に高電圧Ｖ_pp（例えば
１６〜１８Ｖ）が印加され、残りの制御ゲートＣＧ１１
〜ＣＧ１３及び選択ゲートＳＧＤ１には電圧Ｖ_M が印加
される。また選択ビット線ＢＬ１には０Ｖが与えられ、
非選択ビット線ＢＬ２には電源電位Ｖ_ccが与えられる。
ｐ型ウエルは０Ｖ、ｎ型基板はＶ_ccとする。 【００５６】これにより、選択されたセルにおいては、
ビット線ＢＬ１の０Ｖがドレインまで伝達されて制御ゲ
ート（ＣＧ）との間に高電界がかかり、浮遊ゲート（Ｆ
Ｇ）から電子が制御ゲートに放出される。この結果、選
択されたセルではしきい値が負方向に移動して、“１”
書き込みがなされる。 【００５７】ビット線ＢＬ１につながる他のメモリセル
では、弱い書き込みモードになるが、その電界は小さ
く、しきい値変化はない。非選択（または“０”書き込
み）のビット線ＢＬ２側のメモリセルでは、制御ゲート
がＶ_ppあるいはＶ_M 、チャネル電位が（Ｖ_cc−Ｖ_th）で
あり、その電位差は小さく、やはりしきい値変化はな
い。 このようにして選択セルに対する書き込みが終了
すると、前述した第１の実施例のＭ４，Ｍ３，Ｍ２，Ｍ
１へと書き込みが行われたのと同様に次にＮＡＮＤセル
内の一つ上のメモリセルから順次次のメモリセルへと書
き込みがなされる。 【００５８】以上の書き込み動作において、メモリセル
の制御ゲートには高電位Ｖ_ppとが印加されるが、流れる
電流はトンネル電流のみであるので、高々１μＡ以下で
ある。また、一括消去時はｎ型基板１とｐ型ウエル２を
高電位Ｖ_ppに上げるが、この時流れる電流は、トンネル
電流と、０Ｖに保たれる周辺回路のｐ型ウエルとｎ型基
板間のリーク電流であり、これも１０μＡ以下である。
従って、書き込み及び消去に用いられる高電位Ｖ_pp（こ
れらは同じ値でもよい）は、チップ内部に設けられた昇
圧回路で充分賄うことができる。 【００５９】また、選択書き込み時に高電位により流れ
る電流は上述のように微小であるから、一つの制御ゲー
ト線（ワード線）につながる全てのメモリセルに同時に
データ書き込みが可能である。すなわち、ページモード
の書き込みができ、それだけ高速書き込みが可能であ
る。 【００６０】データ読み出し動作は、例えばＣＧ１２に
接続されたメモリセルを読み出す場合セレクトトランジ
スタＳ１の選択ゲートＳＧ１にＶ_ccが与えられ、非選択
メモリセルＭ１，Ｍ３，Ｍ４の制御ゲートＣＧ１１，Ｃ
Ｇ１３，ＣＧ１４には“１”状態のメモリセルがオンす
る程度の電位としてやはりＶ_ccが与えられ、読み出しセ
ルＡの制御ゲートＣＧ１２は０Ｖにされる。そして、読
み出しセルＡにつながるビット線ＢＬ１には１〜５Ｖの
続出し電位が与えられ、他の非選択ビット線ＢＬ２は０
Ｖとされる。またビット線ＢＬ２を１〜５Ｖの読出し電
位を与え、ＢＬ１の読み出しと同時に読み出すこともで
きる。 【００６１】これにより、ビット線ＢＬ１に電流が流れ
るか否かによって、データ“０”，“１”の判別がなさ
れる。次に図２５，２６，２７を用いてチャネルホット
エレクトロンで電荷蓄積層にエレクトロンを注入して書
き込み、電荷蓄積層から制御ゲートへエレクトロンを抜
いて消去する動作について説明する。 【００６２】図２５に動作の電圧関係を示す。Ｅｒａｓ
ｅは制御ゲート（ＣＧ）にＶ_pp″を印加し、ソースドレ
イン（Ｄ／Ｓ）及びｗｅｌｌを０Ｖとし、電荷蓄積層か
ら制御ゲートへエレクトロンを放出する。これによりメ
モリセルのしきい値は低下し“０”状態になる。このと
きＤ／Ｓ、ｗｅｌｌに負の電圧Ｖ_E を印加してもよい。 【００６３】書き込みは制御ゲートにＶ_pp、Ｄｒａｉｎ
にＶ_pp′を印加しチャネルオットエレクトロンで基板か
ら電荷蓄積層へエレクトロンを注入する。これによりメ
モリセルのＶ_thは上昇して“１”状態になる。 【００６４】読み出しは通常の方法を用いる。書き込み
／消去後のＶ_thは図２２（ｂ）に示したようにＷ／Ｅ共
にＶ_thは正になる。次に図２６にＮＯＲ型のアレイの等
価回路図、図２７に動作の電圧関係を示す。 【００６５】この動作では、ＷＬ（ＣＧ）にのみ高電圧
を印加すればよくなり、ソースに高電圧を印加して消去
するメモリセルに比べ、消去電流が少なく、高速のＥｒ
ａｓｅが可能になる。また、周辺回路の構成も簡略化さ
れる。 【００６６】また、本発明は、以上述べた実施例に限定
されるものではなく、広く半導体デバイスに適用可能で
ある。例えば本実施例では電荷蓄積層をｐｏｌｙ−Ｓｉ
の場合について書いたがＳｉＮ／ＳｉＯ₂ 界面トラッ
プ、または金属電極を用いても構わない。 【００６７】 【発明の効果】以上述べたように本発明によれば、真空
あるいは気体ゲートを用いることで劣化の起こらないゲ
ート絶縁デバイスの形成が可能になる。

【図面の簡単な説明】 【図１】 本発明の実施例に係るＥＥＰＲＯＭのＮＡＮ
Ｄセル構造を示す平面図。 【図２】 図１のＡ−Ａ′断面図。 【図３】 図１のＢ−Ｂ′断面図。 【図４】 本発明の実施例に係るＮＡＮＤセルの等価回
路図。 【図５】 本発明の実施例に係る工程断面図。 【図６】 本発明の実施例に係る工程断面図。 【図７】 本発明の実施例に係る工程断面図。 【図８】 本発明の実施例に係る工程断面図。 【図９】 本発明の他の実施例に係るＭＯＳトランジス
タの断面図。 【図１０】 本発明の他の実施例に係るＭＯＳトランジ
スタの断面図。 【図１１】 本発明の実施例に係る真空部の拡大断面
図。 【図１２】 本発明の実施例の真空ゲートの電流−電圧
特性を示す特性図。 【図１３】 本発明のさらに他の実施例を示す構造図。 【図１４】 本発明のさらに他の実施例を示す構造図。 【図１５】 本発明のさらに他の実施例を示す構造図。 【図１６】 本発明のさらに他の実施例を示す構造図。 【図１７】 本発明のさらに他の実施例を示す構造図。 【図１８】 本発明のさらに他の実施例を示す構造図。 【図１９】 図１７の実施例の等価回路図。 【図２０】 本発明の実施例の動作電圧を示す図。 【図２１】 本発明の実施例のさらに他の動作電圧を示
す図。 【図２２】 本発明の実施例のＥＥＰＲＯＭの消去後、
書き込み後のしきい値分布を示す図。 【図２３】 本発明の実施例に係るＮＡＮＤ型ＥＥＰＲ
ＯＭの等価回路図。 【図２４】 本発明の実施例のＮＡＮＤ型ＥＥＰＲＯＭ
の動作電圧を示す図。 【図２５】 本発明の他の実施例の動作電圧を示す図。 【図２６】 本発明の他の実施例であるＮＯＲ型ＥＥＰ
ＲＯＭの等価回路図。 【図２７】 本発明の他の実施例であるＮＯＲ型ＥＥＰ
ＲＯＭの動作電圧を示す図。 【図２８】 従来技術を説明する平面図。 【図２９】 従来技術を説明する断面図。 【符号の説明】 １０…ｎ型シリコン基板 １１…ｐ型ウェル ２０…第１ゲート酸化膜 １３，１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３
ｆ，１３ｇ，１３ｈ…真空または気体領域 １４…浮遊ゲート １５…第２ゲート酸化膜 １６…制御ゲート １８…ＣＶＤ絶縁膜 １９…ビット線 １７…ｎ型拡散層 Ｍ１〜Ｍ４，Ｍ５〜Ｍ８…メモリセル Ｓ１，Ｓ２…セレクトトランジスタ ＳＧ１，ＳＧ２…選択ゲート ＢＬ１，ＦＧ２…ビット線 ＣＧ１〜ＣＧ４…制御ゲート

フロントページの続き (56)参考文献 特開 平６−112443（ＪＰ，Ａ) 特開 平４−158582（ＪＰ，Ａ) 特開 平６−180992（ＪＰ，Ａ) 特開 平６−120490（ＪＰ，Ａ) 特開 昭61−183969（ＪＰ，Ａ) 特開 平５−48088（ＪＰ，Ａ) 特開 平７−283404（ＪＰ，Ａ) ＶＡＣＵＵＭ−ＳＥＡＬＥＤ ＳＩＬ ＩＣＯＮ−ＲＩＣＨ−ＯＸＩＤＥ ＥＥ ＰＲＯＭ ＣＥＬＬ，ＩＢＭ Ｔｅｃｈ ｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂ ｕｌｌｅｔｉｎ，1991年11月，Ｖｏｌ. 34，Ｎｏ．６，ＰＰ．238−241 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】半導体基板上に電荷蓄積層と制御ゲートが
   積層形成され、前記半導体基板と前記電荷蓄積層間で電
   荷の注入・放出が可能で、これにより電気的に書換え可
   能とされたメモリセルが、複数個隣接するもの同志でソ
   ース、ドレイン拡散層を共用する形で直列接続され、か
   つこの直列接続部のドレイン側、ソース側それぞれに選
   択ゲートを有するセレクトトランジスタが設けられてＮ
   ＡＮＤセルが構成された半導体装置において、 前記半導体基板と電荷蓄積層の間の少なくとも一部が真
   空あるいは気体とされており、前記セレクトトランジス
   タは前記半導体基板上にゲート酸化膜を介して選択ゲー
   トが積層されて形成され、前記ゲート酸化膜厚は前記真
   空または気体の厚さより厚いことを特徴とする半導体装
   置。