JP3470023B2 - 電界効果型トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電界効果型トラ
ンジスタ、特に、通信用機器やコンピュータなどに用い
られる高速化合物半導体ＩＣ用の電界効果型トランジス
タの製造方法に関するものである。

【０００２】

【従来の技術】従来、ＧａＡｓなどの化合物半導体を用
いた電界効果型トランジスタ（以下ＦＥＴと呼ぶ）で
は、ゲート・ソース間およびゲート・ドレイン間の寄生
ソース・ドレイン抵抗を低減し、かつゲート・ソース間
及びゲート・ドレイン間の耐圧を大きくするため、チャ
ネル層（ｎ層）の上方のゲート電極形成部分の活性層を
２段にエッチングした２段リセス構造が用いられてい
る。

【０００３】以下、その製造方法について図４を参照し
ながら説明する。

【０００４】まず、図７（ａ）に示す工程で、半絶縁性
ＧａＡｓ基板１１上に、３００ｎｍ程度の厚みのアンド
ープＧａＡｓ層からなるバッファ層１２と、Ｓｉを５×
１０^１７ｃｍ^―３程度ドープした５００ｎｍ程度の厚み
のｎ型ＧａＡｓ層からなる活性層１３とを順次エピタキ
シャル成長させた後、活性層１３の上で互いに離れた位
置にＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極１５及び
ドレイン電極１６をそれぞれ形成する。

【０００５】次に、図７（ｂ）に示す工程で、基板上に
レジスト膜４１を形成した後、レジスト膜４１をマスク
として用い、Ｈ_３ＰＯ_４／Ｈ_２Ｏ_２／Ｈ_２Ｏ系のエッチ
ング液による活性層１３の等方性エッチングを行って、
活性層１３に第１レジスト膜４１の開口部４１ａよりも
広い上段のリセス部１８を形成する。

【０００６】次に、レジスト膜４１を除去した後、上段
のリセス部１８の底面の一部を開口した、つまり上段の
リセス部１８の底面よりも狭い開口部４２ａを有する第
２レジスト膜４２を形成する。

【０００７】次に、図７（ｃ）に示す工程で、第２レジ
スト膜４２をマスクとして用い、Ｈ_３ＰＯ_４／Ｈ_２Ｏ_２
／Ｈ_２Ｏ系のエッチング液による活性層１３の等方性エ
ッチングを行って、上段のリセス部１８内に下段のリセ
ス部１９を形成する。

【０００８】次に、図７（ｄ）に示す工程で、下段のリ
セス部１９上にＡｌからなるゲート電極２０を形成す
る。

【０００９】この製造方法によると、活性層１３が、ソ
ース電極１５及びドレイン電極１６直下のコンタクト部
で最も膜厚が厚く、上段のリセス部１８の底部で次に膜
厚が厚く、ゲート電極２０直下つまり下段のリセス部１
９の底部で最も膜厚が薄く形成されるため、ゲート・ソ
ース間およびゲート・ドレイン間の寄生ソース・ドレイ
ン抵抗を低減し、かつゲート・ソース間およびゲート・
ドレイン間の耐圧を大きくすることができる。

【００１０】しかし、この製造方法では、２段リセス構
造を形成するために２回のフォトリソグラフィ工程が必
要であり工程数が多いために製造コストが高くつく。ま
た、上段のリセス部１８内での下段のリセス部１９の位
置がフォトリソグラフィの位置合わせにより決められる
ことから、ゲート・ソース間の距離およびゲート・ドレ
イン間の距離にばらつきが生じ、形成されるＦＥＴにお
けるゲート耐圧および相互コンダクタンスのウェハ面内
均一性および再現性が低いという問題がある。

【００１１】そこで、少ない工程数で、フォトリソグラ
フィの位置合わせなしで２段リセス構造を形成する方法
として、以下に示す製造方法が用いられている。（文献
Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．３１（１
９９２）ｐｐ．２３７４−２３８１）以下、その製造方
法について、図８（ａ）〜（ｅ）を参照しながら説明す
る。

【００１２】まず、図８（ａ）に示す工程で、半絶縁性
ＧａＡｓ基板１１上に、アンドープＧａＡｓ層からなる
バッファ層１２と、１．２×１０^１７ｃｍ^―３程度のＳ
ｉをドープしたｎ型ＧａＡｓ層からなる厚さ６００ｎｍ
の活性層１３とを順次エピタキシャル成長させた後、Ｓ
ｉＮ膜からなる絶縁膜２１を堆積し、続いて、活性層１
３の上で互いに離れた位置にソース電極１５及びドレイ
ン電極１６を形成する。

【００１３】次に、図８（ｂ）に示す工程で、基板上
に、ゲート電極を形成しようとする領域に開口部５１ａ
を有するレジスト膜５１を形成し、このレジスト膜５１
をマスクとして絶縁膜２１のドライエッチングを行って
絶縁膜２１の開口部２１ａを形成した後、レジスト膜５
１及び絶縁膜２１をマスクとして、活性層１３の等方性
エッチングを行って、下段のリセス部１９を形成する。

【００１４】次に、図８（ｃ）に示す工程で、レジスト
膜５１をマスクとして絶縁膜２１のウェットエッチング
（サイドエッチング）を行って、絶縁膜２１の開口部２
１ａを側方に拡大する。

【００１５】次に、図８（ｄ）に示す工程で、レジスト
膜５１及び絶縁膜２１をマスクとして活性層１３の等方
性エッチングを行う。このとき、下段のリセス部１９が
拡大されて側方と下方に広がるとともに、絶縁膜２１の
直下の領域が大きく側方に拡大されて下段のリセス部１
９の上面を底面とする上段のリセス部１８が形成され
る。

【００１６】次に、図８（ｅ）に示す工程で、下段のリ
セス部１９の底面上にＴｉ／Ｍｏからなるゲート電極２
０を形成する。

【００１７】この製造方法によると、リセス工程で１回
のフォトリソグラフィ工程しか用いないため、少ない工
程数で、フォトリソグラフィの位置合わせなしで２段リ
セス構造を形成することができる。

【００１８】

【発明が解決しようとしている課題】しかしながら、上
記文献に記載されている製造方法では、２回目の活性層
１３の等方性エッチングの際、最初に形成した下段のリ
セス部１９が下方だけでなく側方にも拡大されるので、
レジスト膜５１の開口部５１ａの幅よりも大きい幅を有
する下段のリセス部１９しか形成できないことになる。
つまり、下段のリセス部１９の幅が、フォトリソグラフ
ィーの分解能で規定されるレジスト膜５１の開口部５１
ａの最小寸法に比べ、相当大きくなってしまう。また、
２回の活性層１３の等方性エッチングの合計により、各
リセス部の寸法や形状が決定されるので寸法及び形状の
制御性が悪いという問題がある。

【００１９】本発明は、斯かる点に鑑みてなされたもの
であり、その目的は、リセス工程において、できるだけ
少ないフォトリソグラフィー工程で、均一性及び制御性
良く２段リセス構造を形成する手段を講ずることによ
り、寄生ソース・ドレイン抵抗が低くかつ高いゲート耐
圧を有するＦＥＴを低コストで形成しうるＦＥＴの製造
方法を提供することにある。

【００２０】

【課題を解決するための手段】本発明の第１の電界効果
トランジスタの製造方法は、基板上の半導体領域の上に
絶縁膜を形成する第１の工程と、上記絶縁膜の上に、ゲ
ート電極形成領域に開口部を有する第１のレジスト膜を
形成する第２の工程と、上記第１のレジスト膜をマスク
として上記絶縁膜のエッチングを行って、絶縁膜の開口
部を形成する第３の工程と、上記第１のレジスト膜を除
去した後、基板上に、上記絶縁膜の開口部とオーバーラ
ップする開口部を有する第２のレジスト膜を形成する第
４の工程と、上記絶縁膜及び第２のレジスト膜をマスク
として上記半導体領域の等方性エッチングを行って、上
記半導体領域に上記第２のレジスト膜の開口部及び上記
絶縁膜の開口部のオーバーラップ領域よりも広い上段の
リセス部を形成する第５の工程と、上記第２のレジスト
膜を除去する第６の工程と、上記絶縁膜をマスクとして
上記半導体領域の異方性エッチングを行って、上記絶縁
膜の開口部の下方に下段のリセス部を形成する第７の工
程とを備えている。

【００２１】この方法により、１回のフォトリソグラフ
ィ工程で、２回のリセスエッチングを行うことにより、
上段のリセス部と下段のリセス部とからなる２段リセス
構造が形成されるため、請求項１と同様の作用が得られ
る。加えて、ソース側またはドレイン側にオフセットし
た上段のリセス部が形成されるので、ソース側またはド
レイン側でリセス幅及び深さが大きいリセス部が形成さ
れる。すなわち、ソース側及びドレイン側のゲート耐圧
が独立に制御可能な構造を有するので、ソース側とドレ
イン側とで要求されるゲート耐圧が異なる場合に、その
要求に応じたソース側ゲート耐圧とドレイン側ゲート耐
圧との調整が可能となる。

【００２２】上記第６の工程と上記第７の工程との間
に、上記絶縁膜をマスクとして上記半導体領域の等方性
エッチングを行って、上記上段のリセス部を下方及び側
方に拡大しておくことにより、さらにソース側またはド
レイン側でリセス幅及び深さが大きいリセス部が形成さ
れるので、上述の作用がより顕著に得られる。。

【００２３】本発明の第２の電界効果トランジスタの製
造方法は、基板上の半導体領域の上に絶縁膜を形成する
第１の工程と、上記絶縁膜の上に、ゲート電極形成領域
に開口部を有する第１のレジスト膜を形成する第２の工
程と、上記第１のレジスト膜をマスクとして上記絶縁膜
のエッチングを行って絶縁膜の開口部を形成する第３の
工程と、少なくとも上記絶縁膜をマスクとして上記半導
体領域の等方性エッチングを行って、上記半導体領域に
上記絶縁膜の開口部よりも広い上段のリセス部を形成す
る第４の工程と、上記第１のレジスト膜を除去した後、
基板上に、上記絶縁膜の開口部とオーバーラップする開
口部を有する第２のレジスト膜を形成する第５の工程
と、上記絶縁膜及び第２のレジスト膜をマスクとして上
記半導体領域の等方性エッチングを行って、上記上段の
リセス部の一部を上記第２のレジスト膜の開口部及び上
記絶縁膜の開口部のオーバーラップ領域よりも広くなる
ように拡大させる第６の工程と、上記第２のレジスト膜
を除去する第７の工程と、上記絶縁膜をマスクとして上
記半導体領域の異方性エッチングを行って、上記半導体
領域の上記絶縁膜の開口部の下方となる領域に下段のリ
セス部を形成する第８の工程とを備えている。

【００２４】この方法により、１回のフォトリソグラフ
ィ工程で、２回のリセスエッチングを行うことにより、
上段のリセス部と下段のリセス部とからなる２段リセス
構造が形成されるため、第１の半導体装置と同様の作用
が得られる。加えて、上段のリセス部がサイドエッチに
よってソース側またはドレイン側にオフセットするよう
に拡大されるので、ソース側またはドレイン側でリセス
幅及び深さが大きいリセス部が形成される。すなわち、
ソース側及びドレイン側のゲート耐圧が独立に制御可能
な構造を有するので、ソース側とドレイン側とで要求さ
れるゲート耐圧が異なる場合に、その要求に応じたソー
ス側ゲート耐圧とドレイン側ゲート耐圧との調整が可能
となる。

【００２５】上記第２のレジスト膜の開口部内に上記絶
縁膜の開口部のドレイン側縁部が含まれるように、上記
第２のレジスト膜の開口部と絶縁膜の開口部とがオーバ
ーラップしていることにより、ドレイン側でリセス幅及
び深さが大きいリセス部が形成される。したがって、ソ
ース側及びドレイン側のゲート耐圧が独立に制御可能な
構造を有するとともに、一般的にソース側よりも高いゲ
ート耐圧が要求されることの多いドレイン側ゲート耐圧
が高いＦＥＴが形成される。

【００２６】本発明の第３の電界効果トランジスタの製
造方法は、基板上のＧａＡｓ層を含む半導体領域の上
に、ゲート電極形成領域に開口部を有するレジスト膜を
形成する第１の工程と、上記レジスト膜をマスクとして
上記ＧａＡｓ層の等方性エッチングを行って、上記半導
体領域に上記レジスト膜の開口部よりも広い上段のリセ
ス部を形成する第２の工程と、上記レジスト膜をマスク
として上記ＧａＡｓ層の異方性エッチングを行って、上
記半導体領域の上記レジスト膜の開口部の下方となる領
域に下段のリセス部を形成する第３の工程とを備え、上
記ＧａＡｓ層の異方性エッチングは、ＳｉＣｌ４及びＮ
２の混合ガスを用いて行われるドライエッチングであ
り、上記異方性エッチング及び等方性エッチングを共通
のプラズマドライエッチング装置を用いて行い、上記等
方性エッチングを行う際には高周波電力を印加してプラ
ズマエッチングを行う一方、上記異方性エッチングを行
う際には上記基板を設置した電極に高周波電力を印加し
てプラズマエッチングを行う一方、上記等方性エッチン
グを行う際には高周波電力を停止させるとともに、上記
等方性エッチングと異方性エッチングとで、共通のガス
を含むガスを用いる。

【００２７】この方法により、同じエッチング装置を用
いてエッチング条件を変えるだけで連続的に等方性エッ
チングと異方性エッチングとを行うことが可能となる。
しかも、エッチング条件の変更は、エッチングガスのう
ち一部を変更し、高周波電力のオン・オフを制御するだ
けなので、複雑な操作が不要で簡素な制御によって実行
が可能となる。

【００２８】

【発明の実施の形態】（第１の実施形態） 以下、本発明の第１の実施形態について説明する。図１
（ａ）〜（ｄ）は、第１の実施形態によるＦＥＴの製造
工程における構造を示す断面図である。

【００２９】まず、図１（ａ）に示す工程で、半絶縁性
ＧａＡｓ基板１１上に、厚みが３００ｎｍ程度のアンド
ープＧａＡｓ層からなるバッファ層１２と、５×１０
^１７ｃｍ^―３程度のＳｉがドープされた厚みが１００ｎ
ｍ程度のｎ型ＧａＡｓ層からなる第１の活性層１３ａ
と、厚みが１０〜２０ｎｍ程度のＡｌＧａＡｓ層からな
るエッチング停止層１４と、５×１０^１７ｃｍ^―３程度
のＳｉがドープされた厚みが４００ｎｍ程度のｎ型Ｇａ
Ａｓ層からなる第２の活性層１３ｂとを、順次エピタキ
シャル成長させた後、第２の活性層１３ｂの上で互いに
離れた位置にＡｕＧｅ／Ｎｉ／Ａｕ膜からなるソース電
極１５及びドレイン電極１６を形成する。

【００３０】次に、図１（ｂ）に示す工程で、基板上
に、ゲート電極を形成しようとする領域に開口部１７ａ
を有するレジスト膜１７を形成した後、レジスト膜１７
をマスクとして第２の活性層１３ｂの等方性エッチング
を行って、レジスト膜１７の開口部１７ａよりも広い上
段のリセス部１８を形成する。このとき、エッチングに
使用するプラズマ装置の図示は省略するが、誘導結合型
ドライエッチング装置（以下ＩＣＰ）を用い、反応室内
にＳｉＣｌ_４／ＳＦ_６混合ガスを導入し、基板電極に高
周波電力を印加しない条件で等方性エッチングを行う。

【００３１】次に、図１（ｃ）に示す工程で、レジスト
膜１７をマスクとして第２の活性層１３ｂの異方性エッ
チングを行って、上段のリセス部１８内に、レジスト膜
１７の開口部１７ａの幅にほぼ等しい幅を有する下段の
リセス部１９を形成する。このとき、プラズマ装置とし
て同じＩＣＰを用い、反応室内にＳｉＣｌ_４／ＳＦ_６／
Ｎ_２混合ガスを導入して、基板電極に高周波電力を印加
する条件で異方性エッチングを行う。

【００３２】次に、図１（ｄ）に示す工程で、下段のリ
セス部１９の底面の上にＡｌからなるゲート電極２０を
形成する。

【００３３】本実施形態のＦＥＴの製造方法によると、
上段のリセス部１８を形成するための１回目のエッチン
グ（等方性エッチング）で用いたレジスト膜１７をその
まま用いて、２回目のエッチング（異方性エッチング）
を行って下段のリセス部１９を形成するので、上段のリ
セス部１８内における下段のリセス部１９の位置が自己
整合的に決定される。しかも、２回目のエッチング工程
では、異方性エッチングを行っているので、最初に形成
した上段のリセス部１８の寸法がほとんど変化せず、リ
セス部全体の形状や幅寸法の制御性がよい。また、下段
のリセス部１９の幅はレジスト膜１７の幅にほぼ等しい
ので、微細な構造を実現できる。よって、フォトリソグ
ラフィー工程数の低減を図りつつ、寄生ソース・ドレイ
ン抵抗が低くかつ高いゲート耐圧を有するＦＥＴを、均
一性及び再現性良く製造することができる。

【００３４】さらに、本実施形態の製造工程では、１回
目のエッチングと２回目のエッチングにおいて、同一の
エッチング装置（プラズマ装置）を用いながら、エッチ
ング条件を変えるだけで、等方性エッチングと異方性エ
ッチングとに切り換えることが容易となる。すなわち、
図１（ｂ）に示す工程では、反応室内にＳｉＣｌ_４／Ｓ
Ｆ_６混合ガスを導入し、基板電極に高周波電力を印加し
ない条件でＧａＡｓ層のエッチングを行うと、等方性の
強いエッチングとなるので、第２の活性層１３ｂにレジ
スト膜１７の開口部１７ａの幅よりも広い幅を有する上
段のリセス部１８が形成される。また、図１（ｃ）に示
す工程では、反応室内にＳｉＣｌ_４／ＳＦ_６／Ｎ_２混合
ガスを導入し、基板電極に高周波電力を印加する条件で
ＧａＡｓ層のエッチングを行うと、非常に異方性が強
く、レジスト膜１７の開口部１７ａの幅にほぼ等しい幅
を有する下段のリセス部１９を形成することができる。
しかも、その間、上段のリセス部１８の形状はほとんど
変わらない。

【００３５】加えて、半導体領域内にＡｌＧａＡｓ層
（エッチング停止層１４）を設け、ＡｌＧａＡｓ層がこ
のエッチングガスに少しずつしかエッチングされないの
を利用することにより、深さがエッチング停止層１４の
位置で規定される寸法精度のよい下段のリセス部１９を
形成することができる。そして、下段のリセス部１９の
深さが精度よく制御されるので、下段のリセス部１９の
下方にあるチャネル領域となる第１の活性層１３ａの厚
みがほぼ一定となり、しきい値等の特性のばらつきの少
ないＦＥＴが形成されることになる。

【００３６】（第２の実施形態） 次に、本発明の第２の実施形態について説明する。図２
（ａ）〜（ｅ）は、第２の実施形態によるＦＥＴの製造
工程における構造を示す断面図である。

【００３７】まず、図２（ａ）に示す工程で、半絶縁性
ＧａＡｓ基板１１上に、厚みが３００ｎｍ程度のアンド
ープＧａＡｓ層からなるバッファ層１２と、５×１０
^１７ｃｍ^―３程度のＳｉがドープされた厚みが１００ｎ
ｍ程度のｎ型ＧａＡｓ層からなる第１の活性層１３ａ
と、厚みが１０〜２０ｎｍ程度のＡｌＧａＡｓ層からな
るエッチング停止層１４と、５×１０^１７ｃｍ^―３程度
のＳｉがドープされた厚みが４００ｎｍ程度のｎ型Ｇａ
Ａｓ層からなる第２の活性層１３ｂとを、順次エピタキ
シャル成長させる。その後、基板上に、厚みが１００ｎ
ｍ程度のＳｉＯ_２膜からなる絶縁膜２１を形成し、この
絶縁膜２１を貫通する接続孔内にＡｕＧｅ／Ｎｉ／Ａｕ
膜からなるソース電極１５及びドレイン電極１６を形成
する。

【００３８】次に、図２（ｂ）に示す工程で、基板上
に、ゲート電極を形成しようとする領域に開口部２３ａ
を有するレジスト膜２３を形成した後、レジスト膜２３
をマスクとして、フッ酸を用いた絶縁膜２１のウェット
エッチング（サイドエッチング）を行って、絶縁膜２１
にレジスト膜２３の開口部２３ａよりも広い開口部２１
ａを形成する。

【００３９】次に、図２（ｃ）に示す工程で、レジスト
膜２３及び絶縁膜２１をマスクとして第２の活性層１３
ｂの等方性エッチングを行って、絶縁膜２１の開口部２
１ａよりも広い上段のリセス部１８を形成する。このと
き、エッチングに使用するプラズマ装置の図示は省略す
るが、ＩＣＰを用い、反応室内にＳｉＣｌ_４／ＳＦ_６混
合ガスを導入し、基板電極に高周波電力を印加しない条
件で等方性エッチングを行う。

【００４０】次に、図２（ｄ）に示す工程で、レジスト
膜２３をマスクとして第２の活性層１３ｂの異方性エッ
チングを行って、上段のリセス部１８内に、レジスト膜
２３の開口部２３ａの幅にほぼ等しい幅を有する下段の
リセス部１９を形成する。このとき、プラズマ装置とし
て同じＩＣＰを用い、反応室内にＳｉＣｌ_４／ＳＦ_６／
Ｎ_２混合ガスを導入して、基板電極に高周波電力を印加
する条件で異方性エッチングを行う。

【００４１】次に、図２（ｅ）に示す工程で、下段のリ
セス部１９の底面の上にＡｌからなるゲート電極２０を
形成する。

【００４２】本実施形態では、第１の実施形態と同様
に、１回のフォトリソグラフィ工程で、同一のエッチン
グ装置を用いて異なるエッチング条件により２回のリセ
スエッチングを行うことにより、２段リセス構造が形成
されるため、第１の実施形態と同様の効果を発揮するこ
とができる。

【００４３】さらに、図２（ｂ）及び（ｃ）に示すよう
に、基板上に堆積した絶縁膜２１に、レジスト膜２３の
開口部２３ａよりも幅が広い開口部２１ａを形成した
後、レジスト膜２３及び絶縁膜２１をマスクとして等方
性の強いドライエッチングを行って上段のリセス部１８
を形成しているので、第１の実施形態よりも上段のリセ
ス部１８のリセス幅を広くすることができる。すなわ
ち、下段のリセス部１９の幅は小さく維持しながら、上
段のリセス部１８の幅のみを拡大できるので、微細構造
を崩すことなく、第１の実施形態に比べてより高いゲー
ト耐圧を有するＦＥＴを製造することができるという利
点がある。

【００４４】（第３の実施形態） 次に、本発明の第３の実施形態について説明する。図３
（ａ）〜（ｅ）は、第３の実施形態によるＦＥＴの製造
工程における構造を示す断面図である。

【００４５】まず、図３（ａ）に示す工程で、半絶縁性
ＧａＡｓ基板１１上に、厚みが３００ｎｍ程度のアンド
ープＧａＡｓ層からなるバッファ層１２と、５×１０
^１７ｃｍ^―３程度のＳｉがドープされた厚みが１００ｎ
ｍ程度のｎ型ＧａＡｓ層からなる第１の活性層１３ａ
と、厚みが１０〜２０ｎｍ程度のＡｌＧａＡｓ層からな
るエッチング停止層１４と、５×１０^１７ｃｍ^―３程度
のＳｉがドープされた厚みが４００ｎｍ程度のｎ型Ｇａ
Ａｓ層からなる第２の活性層１３ｂとを、順次エピタキ
シャル成長させる。その後、基板上に、厚みが１００ｎ
ｍ程度のＳｉＯ_２膜からなる絶縁膜２１を形成し、この
絶縁膜２１の一部を開口して、第２の活性層１３ｂの上
で互いに離れた位置にＡｕＧｅ／Ｎｉ／Ａｕ膜からなる
ソース電極１５及びドレイン電極１６を形成する。

【００４６】次に、図３（ｂ）に示す工程で、基板上
に、ゲート電極を形成しようとする領域に開口部３１ａ
を有する第１レジスト膜３１を形成した後、第１レジス
ト膜３１をマスクとして、ＣＦ_４ガスを用いた絶縁膜２
１のドライエッチングを行って、第１レジスト膜３１の
開口部３１ａと幅がほぼ等しい開口部２１ａを形成す
る。続いて、第１レジスト膜３１及び絶縁膜２１をマス
クとして第２の活性層１３ｂの等方性エッチングを行っ
て、絶縁膜２１の開口部２１ａよりも広い上段のリセス
部１８を形成する。このとき、エッチングに使用するプ
ラズマ装置の図示は省略するが、ＩＣＰを用い、反応室
内にＳｉＣｌ_４／ＳＦ_６混合ガスを導入し、基板電極に
高周波電力を印加しない条件で等方性エッチングを行
う。

【００４７】次に、図３（ｃ）に示す工程で、第１レジ
スト膜３１を除去した後、絶縁膜２１から上段のリセス
部１８に跨る領域の上に、絶縁膜２１の開口部２１ａと
オーバーラップする開口部３２ａを有する第２レジスト
膜３２を形成する。ただし、第２レジスト膜３２の開口
部３２ａの幅は、第１レジスト膜３１の開口部３１ａの
幅と同じ程度で、かつドレイン側にオフセットしている
ので、第２レジスト膜３２の開口部３２ａ内には、絶縁
膜２１の開口部２１ａのうちドレイン側の縁部が露出し
た状態となっている。そして、第２レジスト膜３２及び
絶縁膜２１をマスクとして第２の活性層１３ｂの等方性
エッチングを行って、上段のリセス部１８のドレイン側
の部分のみを、第２レジスト膜３２の開口部３２ａ及び
絶縁膜２１の開口部２１ａのオーバーラップ領域よりも
広くなるように側方及び下方に拡大させる。つまり、ド
レイン側サイドエッチ部３３を形成する。このとき、エ
ッチングに使用するプラズマ装置の図示は省略するが、
ＩＣＰを用い、反応室内にＳｉＣｌ_４／ＳＦ_６混合ガス
を導入し、基板電極に高周波電力を印加しない条件で等
方性エッチングを行う。

【００４８】次に、図３（ｄ）に示す工程で、第２レジ
スト膜３２を除去した後、絶縁膜２１をマスクとして第
２の活性層１３ｂの異方性エッチングを行って、上段の
リセス部１８内に、絶縁膜２１の開口部２１ａの幅にほ
ぼ等しい幅を有する下段のリセス部１９を形成する。こ
のとき、プラズマ装置として同じＩＣＰを用い、反応室
内にＳｉＣｌ_４／ＳＦ_６／Ｎ_２混合ガスを導入して、基
板電極に高周波電力を印加する条件で異方性エッチング
を行う。

【００４９】次に、図３（ｅ）に示す工程で、下段のリ
セス部１９の底面の上にＡｌからなるゲート電極２０を
形成する。

【００５０】本実施形態では、第１の実施形態と同様
に、１回のフォトリソグラフィ工程で、同一のエッチン
グ装置を用いて異なるエッチング条件により２回のリセ
スエッチングを行うことにより、上段のリセス部１８と
下段のリセス部１９とからなる２段リセス構造が形成さ
れるため、第１の実施形態と同様の効果を発揮すること
ができる。

【００５１】加えて、ドレイン側サイドエッチ部３３に
よって上段のリセス部１８が深さ方向及びドレイン方向
に拡大されて、ドレイン側にオフセットした形状となっ
ている。このリセス部の形状は、第１の実施形態のリセ
ス部の形状に比べ、ドレイン側でリセス幅及び深さが大
きい。その結果、形成されるＦＥＴは、ソース側及びド
レイン側のゲート耐圧を独立に制御可能な構造となり、
かつ一般的にソース側よりも高いゲート耐圧が要求され
ることの多いドレイン側ゲート耐圧が第１の実施形態の
ＦＥＴよりもさらに高くなるという利点がある。

【００５２】なお、図３（ｂ）に示す工程では、絶縁膜
２１の開口部２１ａを形成する際に、異方性エッチング
でなく等方性エッチングを行ってもよい。その場合、第
２の実施形態の効果に加えて、上述の効果が得られるこ
とになる。

【００５３】（第４の実施形態） 次に、本発明の第４の実施形態について説明する。図４
（ａ）〜（ｅ）は、第４の実施形態によるＦＥＴの製造
工程における構造を示す断面図である。

【００５４】まず、図４（ａ）に示す工程で、半絶縁性
ＧａＡｓ基板１１上に、厚みが３００ｎｍ程度のアンド
ープＧａＡｓ層からなるバッファ層１２と、５×１０
^１７ｃｍ^―３程度のＳｉがドープされた厚みが１００ｎ
ｍ程度のｎ型ＧａＡｓ層からなる第１の活性層１３ａ
と、厚みが１０〜２０ｎｍ程度のＡｌＧａＡｓ層からな
るエッチング停止層１４と、５×１０^１７ｃｍ^―３程度
のＳｉがドープされた厚みが４００ｎｍ程度のｎ型Ｇａ
Ａｓ層からなる第２の活性層１３ｂとを、順次エピタキ
シャル成長させる。その後、基板上に、厚みが１００ｎ
ｍ程度のＳｉＯ_２膜からなる絶縁膜２１を形成し、この
絶縁膜２１を貫通する接続孔内にＡｕＧｅ／Ｎｉ／Ａｕ
膜からなるソース電極１５及びドレイン電極１６を形成
する。

【００５５】次に、図４（ｂ）に示す工程で、基板上
に、第１レジスト膜３１を形成した後、第１レジスト膜
３１をマスクとして、ＣＦ_４ガスを用いた絶縁膜２１の
ドライエッチングを行って、第１レジスト膜３１の開口
部３１ａと幅がほぼ等しい開口部２１ａを形成する。

【００５６】次に、図４（ｃ）に示す工程で、第１レジ
スト膜３１を除去した後、絶縁膜２１上から開口部２１
ａ内に跨る領域の上に、絶縁膜２１の開口部２１ａとオ
ーバーラップする開口部３２ａを有する第２レジスト膜
３２を形成する。ただし、第２レジスト膜３２の開口部
３２ａの幅は、第１レジスト膜３１の開口部３１ａの幅
と同じ程度で、かつドレイン側にオフセットしているの
で、第２レジスト膜３２の開口部３２ａ内には、絶縁膜
２１の開口部２１ａのうちドレイン側の縁部が露出した
状態となっている。そして、第２レジスト膜３２及び絶
縁膜２１をマスクとして第２の活性層１３ｂの等方性エ
ッチングを行って、第２レジスト膜３２の開口部３２ａ
及び絶縁膜２１の開口部２１ａのオーバーラップ領域よ
りも広い上段のリセス部１８を形成する。このとき、エ
ッチングに使用するプラズマ装置の図示は省略するが、
ＩＣＰを用い、反応室内にＳｉＣｌ_４／ＳＦ_６混合ガス
を導入し、基板電極に高周波電力を印加しない条件で等
方性エッチングを行う。

【００５７】次に、図４（ｄ）に示す工程で、第２レジ
スト膜３２を除去した後、絶縁膜２１をマスクとして第
２の活性層１３ｂの異方性エッチングを行って、上段の
リセス部１８の下方に、絶縁膜２１の開口部２１ａの幅
にほぼ等しい幅を有する下段のリセス部１９を形成す
る。なお、下段のリセス部１９のソース側の側面は、元
の上段のリセス部１８の側面よりもソース側に形成され
る結果、最終的な仕上がり形状においては、上段のリセ
ス部１８のソース側側面と下段のリセス部１９のソース
側側面は共通の平面内にあることになる。このとき、プ
ラズマ装置として同じＩＣＰを用い、反応室内にＳｉＣ
ｌ_４／ＳＦ_６／Ｎ_２混合ガスを導入して、基板電極に高
周波電力を印加する条件で異方性エッチングを行う。

【００５８】次に、図４（ｅ）に示す工程で、下段のリ
セス部１９の底面の上にＡｌからなるゲート電極２０を
形成する。

【００５９】本実施形態では、第１の実施形態と同様
に、１回のフォトリソグラフィ工程で、同一のエッチン
グ装置を用いて異なるエッチング条件により２回のリセ
スエッチングを行うことにより、上段のリセス部１８と
下段のリセス部１９とからなる２段リセス構造が形成さ
れるため、第１の実施形態と同様の効果を発揮すること
ができる。

【００６０】加えて、リセス部全体として比較すると、
ドレイン側にオフセットした上段のリセス部１８を形成
しているので、第１の実施形態のリセス部の形状に比
べ、ドレイン側でリセス幅及び深さが大きいリセス部が
形成される。その結果、形成されるＦＥＴは、ソース側
及びドレイン側のゲート耐圧を独立に制御可能な構造と
なり、かつ一般的にソース側よりも高いゲート耐圧が要
求されることの多いドレイン側ゲート耐圧が第１の実施
形態のＦＥＴよりもさらに高くなるという利点がある。

【００６１】なお、図４（ｄ）に示す工程では、リセス
部全体の形状が、ドレイン側のみで２段リセス構造とな
っているが、図４（ｃ）に示す工程において、第２レジ
スト膜３２ａの位置やエッチング量によっては、上段の
リセス部１８が絶縁膜２１の開口部２１ａよりも左方に
まで広がることはあり得る。しかし、その場合にも上述
の作用効果を発揮することができる。

【００６２】（第５の実施形態） 次に、本発明の第５の実施形態について説明する。図５
（ａ）〜（ｅ）は、第５の実施形態によるＦＥＴの製造
工程における構造を示す断面図である。

【００６３】まず、図５（ａ）に示す工程では、上記第
４の実施形態における図４（ａ）〜（ｃ）に示す工程を
終了している。そして、図４（ｃ）に示す第１レジスト
膜３１を除去した後、絶縁膜２１から上段のリセス部１
８に跨る領域の上に、絶縁膜２１の開口部２１ａとオー
バーラップする開口部３２ａを有する第２レジスト膜３
２を形成する。ただし、第２レジスト膜３２の開口部３
２ａの幅は、第１レジスト膜３１の開口部３１ａの幅と
同じ程度で、かつドレイン側にオフセットしているの
で、第２レジスト膜３２の開口部３２ａ内には、絶縁膜
２１の開口部２１ａのうちドレイン側の縁部が露出した
状態となっている。そして、第２レジスト膜３２及び絶
縁膜２１をマスクとして第２の活性層１３ｂの等方性エ
ッチングを行って、第２レジスト膜３２の開口部３２ａ
及び絶縁膜２１の開口部２１ａのオーバーラップ領域よ
りも広い上段のリセス部１８を形成する。このとき、エ
ッチングに使用するプラズマ装置の図示は省略するが、
ＩＣＰを用い、反応室内にＳｉＣｌ_４／ＳＦ_６混合ガス
を導入し、基板電極に高周波電力を印加しない条件で等
方性エッチングを行う。

【００６４】次に、図５（ｂ）に示す工程で、第２レジ
スト膜３２を除去した後、絶縁膜２１をマスクとして第
２の活性層１３ｂの第２回目の等方性エッチングを行
う。この第２回目の等方性エッチングによって、上段の
リセス部１８は下方及び側方に拡大されるとともに、第
２の活性層１３ｂのうち絶縁膜２１の開口部２１ａのソ
ース側縁部の直下領域がサイドエッチングされる。この
とき、エッチングに使用するプラズマ装置の図示は省略
するが、ＩＣＰを用い、反応室内にＳｉＣｌ_４／ＳＦ_６
混合ガスを導入し、基板電極に高周波電力を印加しない
条件で等方性エッチングを行う。

【００６５】次に、図５（ｃ）に示す工程で、絶縁膜２
１をマスクとして第２の活性層１３ｂの異方性エッチン
グを行って、上段のリセス部１８内に、絶縁膜２１の開
口部２１ａの幅にほぼ等しい幅を有する下段のリセス部
１９を形成する。このとき、プラズマ装置として同じＩ
ＣＰを用い、反応室内にＳｉＣｌ_４／ＳＦ_６／Ｎ_２混合
ガスを導入して、基板電極に高周波電力を印加する条件
で異方性エッチングを行う。その結果、基本的には上記
第３の実施形態におけるリセス部とほぼ同じ形状を有す
るリセス部が形成されることになる。

【００６６】次に、図５（ｄ）に示す工程で、下段のリ
セス部１９の底面の上にＡｌからなるゲート電極２０を
形成する。

【００６７】本実施形態では、第１の実施形態と同様
に、１回のフォトリソグラフィ工程で、同一のエッチン
グ装置を用いて異なるエッチング条件により２回のリセ
スエッチングを行うことにより、上段のリセス部１８と
下段のリセス部１９とからなる２段リセス構造が形成さ
れるため、第１の実施形態と同様の効果を発揮すること
ができる。

【００６８】加えて、まずドレイン側にオフセットした
上段のリセス部１８を形成した後、これを下方及び側方
に拡大させているので、上記第４の実施形態よりもさら
にドレイン側でリセス幅及び深さが大きいリセス部が形
成される。その結果、形成されるＦＥＴは、ソース側及
びドレイン側のゲート耐圧を独立に制御可能な構造とな
り、かつソース側よりも高いゲート耐圧が要求されるド
レイン側ゲート耐圧が第４の実施形態のＦＥＴよりもさ
らに高くなるという利点がある。

【００６９】なお、図５（ａ）に示す工程では、絶縁膜
２１の開口部２１ａを形成する際に、異方性エッチング
でなく等方性エッチングを行ってもよい。その場合、上
段のリセス部１８の寸法をより細やかに調整できるとい
う利点がある。

【００７０】（第６の実施形態） 以下、本発明の第６の実施形態について説明する。図６
（ａ）〜（ｄ）は、第６の実施形態によるＦＥＴの製造
工程における構造を示す断面図である。

【００７１】まず、図６（ａ）に示す工程で、半絶縁性
ＧａＡｓ基板１１上に、厚みが３００ｎｍ程度のアンド
ープＧａＡｓ層からなるバッファ層１２と、５×１０
^１７ｃｍ^―３程度のＳｉがドープされた厚みが１００ｎ
ｍ程度のｎ型ＧａＡｓ層からなる第１の活性層１３ａ
と、厚みが１０〜２０ｎｍ程度のＡｌＧａＡｓ層からな
る第１のエッチング停止層１４ａと、５×１０^１７ｃｍ
^―３程度のＳｉがドープされた厚みが２００ｎｍ程度の
ｎ型ＧａＡｓ層からなる第２の活性層１３ｂと、厚みが
５〜１０ｎｍ程度のＡｌＧａＡｓ層からなる第２のエッ
チング停止層１４ｂと、５×１０^１７ｃｍ^―３程度のＳ
ｉがドープされた厚みが２００ｎｍ程度のｎ型ＧａＡｓ
層からなる第３の活性層１３ｃとを順次エピタキシャル
成長させた後、第３の活性層１３ｃの上で互いに離れた
位置にＡｕＧｅ／Ｎｉ／Ａｕ膜からなるソース電極１５
及びドレイン電極１６を形成する。

【００７２】次に、図６（ｂ）に示す工程で、基板上
に、ゲート電極を形成しようとする領域に開口部１７ａ
を有するレジスト膜１７を形成した後、レジスト膜１７
をマスクとして第３の活性層１３ｃの等方性エッチング
を行って、レジスト膜１７の開口部１７ａよりも広い上
段のリセス部１８を形成する。このとき、エッチングに
使用するプラズマ装置の図示は省略するが、誘導結合型
ドライエッチング装置（以下ＩＣＰ）を用い、反応室内
にＳｉＣｌ_４／ＳＦ_６混合ガスを導入し、基板電極に高
周波電力を印加しない条件で等方性エッチングを行う。

【００７３】次に、図６（ｃ）に示す工程で、レジスト
膜１７をマスクとして第２のエッチング停止層１４ｂ及
び第２の活性層１３ｂの異方性エッチングを行って、上
段のリセス部１８内に、レジスト膜１７の開口部１７ａ
の幅にほぼ等しい幅を有する下段のリセス部１９を形成
する。このとき、プラズマ装置として同じＩＣＰを用
い、反応室内にＳｉＣｌ_４／ＳＦ_６／Ｎ_２混合ガスを導
入して、基板電極に高周波電力を印加する条件で異方性
エッチングを行う。第２エッチング停止層１４ｂは、こ
のエッチングガスによっては少しずつしかエッチングさ
れないが、第１エッチング停止層１４ａに比べると厚み
が薄いのでエッチング時間を長くすれば除去することが
できる。その結果、第１の実施形態におけるリセス部の
形状とほぼ同じ形状を有するリセス部が形成されること
になる。

【００７４】次に、図６（ｄ）に示す工程で、下段のリ
セス部１９の底面の上にＡｌからなるゲート電極２０を
形成する。

【００７５】本実施形態のＦＥＴの製造方法によると、
第１の実施形態と同様に、１回のフォトリソグラフィ工
程で、同一のエッチング装置を用いて異なるエッチング
条件により２回のリセスエッチングを行うことにより、
２段リセス構造が形成されるため、第１の実施形態と同
様の効果を発揮することができる。

【００７６】加えて、本実施形態では、半導体領域内に
２つのＡｌＧａＡｓ層（第１，第２のエッチング停止層
１４ａ，１４ｂ）を設け、下段のリセス部１９だけでな
く、深さが第２のエッチング層まで達した寸法精度のよ
い上段のリセス部１８を形成することができる。したが
って、下段のリセス部１９の深さだけでなく上段のリセ
ス部１８の深さも精度よく制御されるので、しきい値や
ゲート耐圧特性のばらつきの少ないＦＥＴが形成される
ことになる。

【００７７】なお、本実施形態では、上記第１の実施形
態の製造方法において、活性層内に２つのエッチング停
止層１４ａ，１４ｂを設けた例について説明したが、上
記第２〜第５の実施形態においても、２つまたはそれ以
上の数のエッチング停止層を設けることができる。

【００７８】なお、上記第２〜第５の実施形態において
は、上段のリセス部を全てドレイン側にオフセットさせ
るようにしたが、本発明はかかる実施形態に限定される
ものではなく、場合によってはソース側にオフセットし
ていてもよい。

【００７９】

【発明の効果】本発明によれば、下記の効果を発揮する
ことができる。

【００８０】開口部が互いにオーバーラップするレジス
ト膜と絶縁膜とをマスクとして等方性エッチングにより
上段のリセス部を形成した後、絶縁膜をマスクとして下
段のリセス部を形成することにより、ソース側とドレイ
ン側とで幅と深さの異なる２段リセス形状が得られるの
で、ソース側とドレイン側とで異なるゲート耐圧特性が
要求される場合にも、所望の特性を有するＦＥＴを製造
することができる。

【００８１】上段のリセス部を側方及び下方に拡大した
後、下段のリセス部を形成することにより、ソース側と
ドレイン側とで幅と深さが異なり、かつ一方の幅と深さ
が特に大きい２段リセス形状が得られるので、上述の効
果をより顕著に得ることができる。

【００８２】絶縁膜をマスクとした等方性エッチングに
より上段のリセス部を形成した後、開口部が互いにオー
バーラップするレジスト膜と絶縁膜とをマスクとして等
方性エッチングにより上段のリセス部を下方及び側方に
拡大させる等方性エッチングを行い、その後、下段のリ
セス部を絶縁膜をマスクとする異方性エッチングにより
形成することにより、ソース側とドレイン側とで幅と深
さが異なり、かつ一方の幅と深さが特に大きい２段リセ
ス形状が得られるので、上述の効果をより顕著に得るこ
とができる。

【００８３】ドレイン側でリセス幅及び深さが大きいリ
セス部を形成することにより、一般的にソース側よりも
高いゲート耐圧が要求されることの多いドレイン側ゲー
ト耐圧が高いＦＥＴを製造することができる。

【００８４】同じエッチング装置を用いてエッチング条
件を変えるだけで連続的に等方性エッチングと異方性エ
ッチングとを行うことにより、複雑な操作が不要で簡素
な制御によってＦＥＴを製造することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による電界効果型トラ
ンジスタの各製造工程における構造を示す断面図であ
る。

【図２】本発明の第２の実施形態による電界効果型トラ
ンジスタの各製造工程における構造を示す断面図であ
る。

【図３】本発明の第３の実施形態による電界効果型トラ
ンジスタの各製造工程における構造を示す断面図であ
る。

【図４】本発明の第４の実施形態による電界効果型トラ
ンジスタの各製造工程における構造を示す断面図であ
る。

【図５】本発明の第５の実施形態による電界効果型トラ
ンジスタの各製造工程における構造を示す断面図であ
る。

【図６】本発明の第６の実施形態による電界効果型トラ
ンジスタの各製造工程における構造を示す断面図であ
る。

【図７】従来の電界効果型トランジスタの製造方法にお
ける製造工程を示す断面図である。

【図８】従来の電界効果型トランジスタの製造方法にお
ける製造工程を示す断面図である。

【符号の説明】

１１ 基板（半絶縁性ＧａＡｓ基板） １２ バッファ層（アンドープＧａＡｓ層） １３ 活性層（ｎ型ＧａＡｓ層） １４ エッチング停止層（ＡｌＧａＡｓ層） １５ ソース電極 １６ ドレイン電極 １７ レジスト膜 １７ａ 開口部 １８ 上段のリセス部 １９ 下段のリセス部 ２０ ゲート電極 ２１ 絶縁膜 ２１ａ 開口部 ２３ レジスト膜 ３１ 第１レジスト膜 ３１ａ 開口部 ３２ 第２レジスト膜 ３２ａ 開口部 ３３ ドレイン側サイドエッチ部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−166764（ＪＰ，Ａ) 特開 昭62−202564（ＪＰ，Ａ) 特開 平６−310541（ＪＰ，Ａ) 特開 平１−133374（ＪＰ，Ａ) 特開 平10−209181（ＪＰ，Ａ) 特開 平８−97239（ＪＰ，Ａ) 特開 平６−314668（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/812 H01L 21/3065

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 基板上の半導体領域の上に絶縁膜を形成
   する第１の工程と、 上記絶縁膜の上に、ゲート電極形成領域に開口部を有す
   る第１のレジスト膜を形成する第２の工程と、 上記第１のレジスト膜をマスクとして上記絶縁膜のエッ
   チングを行って、絶縁膜の開口部を形成する第３の工程
   と、 上記第１のレジスト膜を除去した後、基板上に、上記絶
   縁膜の開口部とオーバーラップする開口部を有する第２
   のレジスト膜を形成する第４の工程と、 上記絶縁膜及び第２のレジスト膜をマスクとして上記半
   導体領域の等方性エッチングを行って、上記半導体領域
   に上記第２のレジスト膜の開口部及び上記絶縁膜の開口
   部のオーバーラップ領域よりも広い上段のリセス部を形
   成する第５の工程と、 上記第２のレジスト膜を除去する第６の工程と、 上記絶縁膜をマスクとして上記半導体領域の異方性エッ
   チングを行って、上記絶縁膜の開口部の下方に下段のリ
   セス部を形成する第７の工程とを備えている電界効果型
   トランジスタの製造方法。
2. 【請求項２】 請求項１記載の電界効果トランジスタの
   製造方法において、 上記第６の工程と上記第７の工程との間に、上記絶縁膜
   をマスクとして上記半導体領域の等方性エッチングを行
   って、上記上段のリセス部を下方及び側方に拡大するこ
   とを特徴とする電界効果型トランジスタの製造方法。
3. 【請求項３】 基板上の半導体領域の上に絶縁膜を形成
   する第１の工程と、 上記絶縁膜の上に、ゲート電極形成領域に開口部を有す
   る第１のレジスト膜を形成する第２の工程と、 上記第１のレジスト膜をマスクとして上記絶縁膜のエッ
   チングを行って絶縁膜の開口部を形成する第３の工程
   と、 少なくとも上記絶縁膜をマスクとして上記半導体領域の
   等方性エッチングを行って、上記半導体領域に上記絶縁
   膜の開口部よりも広い上段のリセス部を形成する第４の
   工程と、 上記第１のレジスト膜を除去した後、基板上に、上記絶
   縁膜の開口部とオーバーラップする開口部を有する第２
   のレジスト膜を形成する第５の工程と、 上記絶縁膜及び第２のレジスト膜をマスクとして上記半
   導体領域の等方性エッチングを行って、上記上段のリセ
   ス部の一部を上記第２のレジスト膜の開口部及び上記絶
   縁膜の開口部のオーバーラップ領域よりも広くなるよう
   に拡大させる第６の工程と、 上記第２のレジスト膜を除去する第７の工程と、 上記絶縁膜をマスクとして上記半導体領域の異方性エッ
   チングを行って、上記半導体領域の上記絶縁膜の開口部
   の下方となる領域に下段のリセス部を形成する第８の工
   程とを備えている電界効果型トランジスタの製造方法。
4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
   の電界効果トランジスタの製造方法において、 上記第２のレジスト膜の開口部内に上記絶縁膜の開口部
   のドレイン側縁部が含まれるように、上記第２のレジス
   ト膜の開口部と絶縁膜の開口部とがオーバーラップして
   いることを特徴とする電界効果型トランジスタの製造方
   法。
5. 【請求項５】 基板上のＧａＡｓ層を含む半導体領域の
   上に、ゲート電極形成領域に開口部を有するレジスト膜
   を形成する第１の工程と、 上記レジスト膜をマスクとして上記ＧａＡｓ層の等方性
   エッチングを行って、上記半導体領域に上記レジスト膜
   の開口部よりも広い上段のリセス部を形成する第２の工
   程と、 上記レジスト膜をマスクとして上記ＧａＡｓ層の異方性
   エッチングを行って、上記半導体領域の上記レジスト膜
   の開口部の下方となる領域に下段のリセス部を形成する
   第３の工程とを備え、 上記ＧａＡｓ層の異方性エッチングは、ＳｉＣｌ４及び
   Ｎ２の混合ガスを用いて行われる ドライエッチングであ
   り、 上記異方性エッチング及び等方性エッチングは、共通の
   プラズマドライエッチング装置を用いて行われ、 上記異方性エッチングを行う際には上記基板を設置した
   電極に高周波電力を印加してプラズマエッチングを行う
   一方、上記等方性エッチングを行う際には高周波電力を
   停止させるとともに、 上記等方性エッチングと異方性エッチングとで、共通の
   ガスを含むガスを用いることを特徴とする電界効果型ト
   ランジスタの製造方法。