JP3474778B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3474778B2 JP3474778B2 JP18530498A JP18530498A JP3474778B2 JP 3474778 B2 JP3474778 B2 JP 3474778B2 JP 18530498 A JP18530498 A JP 18530498A JP 18530498 A JP18530498 A JP 18530498A JP 3474778 B2 JP3474778 B2 JP 3474778B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate insulating
- gate
- channel
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01332—Making the insulator
- H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
- H10D64/01342—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid by deposition, e.g. evaporation, ALD or laser deposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0135—Manufacturing their gate conductors
- H10D84/0142—Manufacturing their gate conductors the gate conductors having different shapes or dimensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0144—Manufacturing their gate insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01332—Making the insulator
- H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
- H10D64/01344—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid in a nitrogen-containing ambient, e.g. N2O oxidation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
- H10P14/6938—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses the material containing at least one metal element, e.g. metal oxides, metal oxynitrides or metal oxycarbides
- H10P14/69398—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses the material containing at least one metal element, e.g. metal oxides, metal oxynitrides or metal oxycarbides the material having a perovskite structure, e.g. BaTiO3
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ等で用いる
ＭＯＳ型半導体装置に係わり、特にゲート絶縁膜に比誘
電率が２０以上の高誘電率材料、或いは強誘電体材料を
用いた半導体装置に関する。
ＭＯＳ型半導体装置に係わり、特にゲート絶縁膜に比誘
電率が２０以上の高誘電率材料、或いは強誘電体材料を
用いた半導体装置に関する。
【０００２】
【従来の技術】近年、半導体技術分野においては、微細
加工技術等によるトランジスタのスケーリングにより、
数１００万トランジスタが数ｃｍ2 角の１チップ上に搭
載されるまでになり、大型コンピュータ，パーソナルコ
ンピュータ，家電製品，自動車，携帯電話等、至る所で
利用されるようになっている。
加工技術等によるトランジスタのスケーリングにより、
数１００万トランジスタが数ｃｍ2 角の１チップ上に搭
載されるまでになり、大型コンピュータ，パーソナルコ
ンピュータ，家電製品，自動車，携帯電話等、至る所で
利用されるようになっている。
【０００３】一般に、トランジスタを縮小する場合、例
えばトランジスタサイズを電界一定のスケーリングによ
り１／ｋにする場合、各トランジスタのパラメータを以
下のようにスケーリングする。ゲート酸化膜厚：Ｔox／
ｋ、チャネル長：Ｌ／ｋ、チャネル幅：Ｗ／ｋ、Ｓｉ基
板の不純物濃度：ＮＡ×ｋ、ソース・ドレイン部の接合
深さ：Ｘj ／ｋ、電源電圧：Ｖdd／ｋである。
えばトランジスタサイズを電界一定のスケーリングによ
り１／ｋにする場合、各トランジスタのパラメータを以
下のようにスケーリングする。ゲート酸化膜厚：Ｔox／
ｋ、チャネル長：Ｌ／ｋ、チャネル幅：Ｗ／ｋ、Ｓｉ基
板の不純物濃度：ＮＡ×ｋ、ソース・ドレイン部の接合
深さ：Ｘj ／ｋ、電源電圧：Ｖdd／ｋである。
【０００４】このようにすると、トランジスタ面積は、
（Ｗ／ｋ）×（Ｌ／ｋ）＝ＷＬ／ｋ2
と２乗分の１で縮小され、トランジスタのゲート負荷容
量Ｃは、 Ｃ＝ε／（Ｔox／ｋ）×（Ｗ／ｋ）／（Ｌ／ｋ） ＝｛（ε／Ｔox）×Ｗ×Ｌ｝／ｋ となり、トランジスタの駆動電流は、 Ｉ＝με／（Ｔox/k）×（Ｗ/k）／（Ｌ/k）×（Ｖdd/k
−Ｖt）×Ｖdd/k〜｛（με／Ｔox）×（Ｗ／Ｌ）×Ｖd
d×Ｖdd｝／ｋ と１／ｋに低減される。従って、トランジスタの動作遅
延ｔは、配線容量，配線抵抗を無視すると、 ｔ＝Ｑ／Ｉ＝｛（Ｃ／ｋ）×（Ｖdd／ｋ）｝／（Ｉ／
ｋ）＝ｔ／ｋ とスケーリング係数ｋに比例して縮小される。ここで、
Ｑは電荷を示している。
量Ｃは、 Ｃ＝ε／（Ｔox／ｋ）×（Ｗ／ｋ）／（Ｌ／ｋ） ＝｛（ε／Ｔox）×Ｗ×Ｌ｝／ｋ となり、トランジスタの駆動電流は、 Ｉ＝με／（Ｔox/k）×（Ｗ/k）／（Ｌ/k）×（Ｖdd/k
−Ｖt）×Ｖdd/k〜｛（με／Ｔox）×（Ｗ／Ｌ）×Ｖd
d×Ｖdd｝／ｋ と１／ｋに低減される。従って、トランジスタの動作遅
延ｔは、配線容量，配線抵抗を無視すると、 ｔ＝Ｑ／Ｉ＝｛（Ｃ／ｋ）×（Ｖdd／ｋ）｝／（Ｉ／
ｋ）＝ｔ／ｋ とスケーリング係数ｋに比例して縮小される。ここで、
Ｑは電荷を示している。
【０００５】今日のＬＳＩの高速化は、トランジスタの
スケーリングによって為し得たと言って良い。図３４左
図は、今日量産化に実現しているトランジスタの実寸サ
イズを示す。ゲート酸化膜厚Ｔox＝５ｎｍ、チャネル長
Ｌ＝０．２μｍ、ソース・ドレイン部の接合深さＸj ＝
１００ｎｍとなっている。
スケーリングによって為し得たと言って良い。図３４左
図は、今日量産化に実現しているトランジスタの実寸サ
イズを示す。ゲート酸化膜厚Ｔox＝５ｎｍ、チャネル長
Ｌ＝０．２μｍ、ソース・ドレイン部の接合深さＸj ＝
１００ｎｍとなっている。
【０００６】ところで、これから先の世代に向かってト
ランジスタをスケーリングしていった場合、ゲート電極
−基板間，ゲート電極−ソース・ドレイン間を流れるゲ
ート酸化膜のリーク電流が大きな障害になると予想され
る。
ランジスタをスケーリングしていった場合、ゲート電極
−基板間，ゲート電極−ソース・ドレイン間を流れるゲ
ート酸化膜のリーク電流が大きな障害になると予想され
る。
【０００７】現状のゲート酸化膜では、ＦＮ−トンネル
（Fowler-Nordeim-Tunneling）電流が支配的で、酸化膜
が薄くなることにより、ゲート酸化膜に印加される電界
が大きくなるに従って、ＦＮ−トンネル電流はほぼ電界
の２乗で増加する。さらに酸化膜を薄膜化すると、Ｔox
＝３ｎｍ〜４ｎｍ辺りから直接トンネル（Direct-Tunne
ling）電流が流れ始める。直接トンネル電流は、電界に
比例して増加するばかりでなく、ゲート酸化膜の薄膜化
に対して指数関数的に増加するため、ＦＮ−トンネルに
比べ、桁違いに大きなゲート電流が流れてしまう大きな
問題点を持つ。
（Fowler-Nordeim-Tunneling）電流が支配的で、酸化膜
が薄くなることにより、ゲート酸化膜に印加される電界
が大きくなるに従って、ＦＮ−トンネル電流はほぼ電界
の２乗で増加する。さらに酸化膜を薄膜化すると、Ｔox
＝３ｎｍ〜４ｎｍ辺りから直接トンネル（Direct-Tunne
ling）電流が流れ始める。直接トンネル電流は、電界に
比例して増加するばかりでなく、ゲート酸化膜の薄膜化
に対して指数関数的に増加するため、ＦＮ−トンネルに
比べ、桁違いに大きなゲート電流が流れてしまう大きな
問題点を持つ。
【０００８】ゲート酸化膜リーク電流により、１）ＬＳ
Ｉチップ全体のスタンドバイリーク電流が増大、２）ゲ
ートに蓄積した電荷が逃げるため、ダイナミック回路が
動作しない、３）ＤＲＡＭ等のセルキャパシタに蓄積し
た電荷が逃げるため、メモリとして動作しない、４）さ
らにゲート酸化膜を薄膜化するとトランジスタのＯＮ電
流と比較できなくなり、スタティック回路自身も動作し
なくなる、等の致命的な問題となる。
Ｉチップ全体のスタンドバイリーク電流が増大、２）ゲ
ートに蓄積した電荷が逃げるため、ダイナミック回路が
動作しない、３）ＤＲＡＭ等のセルキャパシタに蓄積し
た電荷が逃げるため、メモリとして動作しない、４）さ
らにゲート酸化膜を薄膜化するとトランジスタのＯＮ電
流と比較できなくなり、スタティック回路自身も動作し
なくなる、等の致命的な問題となる。
【０００９】図３４右図は、今のトランジスタのスケー
リングが続いた場合、１０年後のトランジスタのサイズ
を示している。ゲート酸化膜厚Ｔox＝１．５ｎｍ、チャ
ネル長Ｌ＝５０ｎｍ（０．０５μｍ）、ソース・ドレイ
ン部の接合深さＸj ＝１０ｎｍとなっている。
リングが続いた場合、１０年後のトランジスタのサイズ
を示している。ゲート酸化膜厚Ｔox＝１．５ｎｍ、チャ
ネル長Ｌ＝５０ｎｍ（０．０５μｍ）、ソース・ドレイ
ン部の接合深さＸj ＝１０ｎｍとなっている。
【００１０】例えば、ゲート酸化膜厚Ｔox＝３．５ｎｍ
から１．６ｎｍにすると、ゲートリーク電流はＶdd＝
０．５Ｖ時、４×１０-17 Ａ／μｍ2 から４×１０-9Ａ
／μｍ2 と実測で実に８桁も増大してしまう。これで
は、例えばＷ／Ｌ＝０．４μｍ／０．０５μｍ、Ｔox＝
１．５ｎｍサイズのトランジスタのゲートに貯えられる
電荷は、 0.4μｍ×0.05μｍ× 8.854×10-14 F/cm×4/1.5nm ＝
０．５ｆＦ で、これに対してゲートリーク電流は、 0.4μm×0.05μｍ×４×１０-9Ａ／μｍ2 ＝８×１０
-11 Ａ となり、電荷を蓄積保持できる時間は、 Ｑ／Ｉ＝０．５ｆＦ／（８×１０-11 Ａ）＝６μｓ しかなく、メモリとして用いることができないことはも
ちろん、１桁〜２桁のバラツキを考慮すると、ダイナミ
ック回路には適用できない。さらに、１ｃｍ2 角のＬＳ
Ｉチップ全体のリーク電流は、 ４×１０-9Ａ／μｍ2 ×１０4 μｍ×１０4 μｍ＝０．
４Ａ と、とてつもなく大きな値になってしまう。
から１．６ｎｍにすると、ゲートリーク電流はＶdd＝
０．５Ｖ時、４×１０-17 Ａ／μｍ2 から４×１０-9Ａ
／μｍ2 と実測で実に８桁も増大してしまう。これで
は、例えばＷ／Ｌ＝０．４μｍ／０．０５μｍ、Ｔox＝
１．５ｎｍサイズのトランジスタのゲートに貯えられる
電荷は、 0.4μｍ×0.05μｍ× 8.854×10-14 F/cm×4/1.5nm ＝
０．５ｆＦ で、これに対してゲートリーク電流は、 0.4μm×0.05μｍ×４×１０-9Ａ／μｍ2 ＝８×１０
-11 Ａ となり、電荷を蓄積保持できる時間は、 Ｑ／Ｉ＝０．５ｆＦ／（８×１０-11 Ａ）＝６μｓ しかなく、メモリとして用いることができないことはも
ちろん、１桁〜２桁のバラツキを考慮すると、ダイナミ
ック回路には適用できない。さらに、１ｃｍ2 角のＬＳ
Ｉチップ全体のリーク電流は、 ４×１０-9Ａ／μｍ2 ×１０4 μｍ×１０4 μｍ＝０．
４Ａ と、とてつもなく大きな値になってしまう。
【００１１】一方、ゲート酸化膜の薄膜化は諦め、トラ
ンジスタの駆動電流はそこそこで、Ｌ＝０．０５μｍの
トランジスタを構成した場合、ショートチャネル効果が
大きくなってしまい、ＤＩＢＬ（Drain Induced Barrie
r Lowering）を抑えたり、Ｓファクタの劣化を抑えるこ
とが極めて困難になる。ショートチャネル効果は通常、
チャネル長Ｌが、 Ｌ＝０．４｛Ｘj ×Ｔox（Ｗs ＋Ｗd ）2 ｝1/3 以下だと顕著になり始める。ここで、Ｘj はソース・ド
レイン部の接合深さ、Ｔoxはゲート酸化膜厚、Ｗs ＋Ｗ
d はソース及びドレインの空乏層幅の和である。Ｔoxを
縮小できない分、ソース・ドレイン部の接合深さＸj 等
をオーバースケーリングしなくてはならない。
ンジスタの駆動電流はそこそこで、Ｌ＝０．０５μｍの
トランジスタを構成した場合、ショートチャネル効果が
大きくなってしまい、ＤＩＢＬ（Drain Induced Barrie
r Lowering）を抑えたり、Ｓファクタの劣化を抑えるこ
とが極めて困難になる。ショートチャネル効果は通常、
チャネル長Ｌが、 Ｌ＝０．４｛Ｘj ×Ｔox（Ｗs ＋Ｗd ）2 ｝1/3 以下だと顕著になり始める。ここで、Ｘj はソース・ド
レイン部の接合深さ、Ｔoxはゲート酸化膜厚、Ｗs ＋Ｗ
d はソース及びドレインの空乏層幅の和である。Ｔoxを
縮小できない分、ソース・ドレイン部の接合深さＸj 等
をオーバースケーリングしなくてはならない。
【００１２】しかしながら、Ｘj は現状でも１００ｎｍ
程度と小さく、さらに浅い接合を形成するのには多くの
困難を伴う。即ち、従来のゲート絶縁膜に酸化膜を利用
し続けるのには、ＦＮ−トンネル電流，直接トンネル電
流が指数関数的に増大し、多くの困難を伴う問題があっ
た。
程度と小さく、さらに浅い接合を形成するのには多くの
困難を伴う。即ち、従来のゲート絶縁膜に酸化膜を利用
し続けるのには、ＦＮ−トンネル電流，直接トンネル電
流が指数関数的に増大し、多くの困難を伴う問題があっ
た。
【００１３】この問題に対して最近、図３５に示すよう
に、ゲート絶縁膜に高誘電体膜を利用する試みがなされ
ている。ＳｉＯ2 等のゲート酸化膜の比誘電率（εｒ）
が約４であるのに対して、Ｓｉ3 Ｎ4 ，ＮＯでは比誘電
率が７〜８程度、Ｔａ2 Ｏ5では比誘電率が２０〜３０
程度、ＴｉＯ2 では比誘電率が８０程度、ＳｒＴｉＯ3
では比誘電率が１００〜２００、Ｂａx Ｓｒ1-x ＴｉＯ
3 では比誘電率が２５０〜３００と大きく、比誘電率が
大きな材料をゲート絶縁膜として用いれば、同じトラン
ジスタの駆動電流 Ｉ＝με０εｒ／Ｔox×（Ｗ／Ｌ）×Ｖdd×Ｖdd であるため、同じ駆動電流を得るのに、即ち酸化膜厚換
算で同じ単位面積当たりのゲート容量を得るのに、実質
のゲート絶縁膜厚を厚くすることができる。例えば、酸
化膜厚換算Ｔef＝１．５ｎｍを実現するのに、ＴｉＯ2
では膜厚 Ｔ＝（８０／４）×１．５ｎｍ＝３０ｎｍ と厚い膜で実現できる。
に、ゲート絶縁膜に高誘電体膜を利用する試みがなされ
ている。ＳｉＯ2 等のゲート酸化膜の比誘電率（εｒ）
が約４であるのに対して、Ｓｉ3 Ｎ4 ，ＮＯでは比誘電
率が７〜８程度、Ｔａ2 Ｏ5では比誘電率が２０〜３０
程度、ＴｉＯ2 では比誘電率が８０程度、ＳｒＴｉＯ3
では比誘電率が１００〜２００、Ｂａx Ｓｒ1-x ＴｉＯ
3 では比誘電率が２５０〜３００と大きく、比誘電率が
大きな材料をゲート絶縁膜として用いれば、同じトラン
ジスタの駆動電流 Ｉ＝με０εｒ／Ｔox×（Ｗ／Ｌ）×Ｖdd×Ｖdd であるため、同じ駆動電流を得るのに、即ち酸化膜厚換
算で同じ単位面積当たりのゲート容量を得るのに、実質
のゲート絶縁膜厚を厚くすることができる。例えば、酸
化膜厚換算Ｔef＝１．５ｎｍを実現するのに、ＴｉＯ2
では膜厚 Ｔ＝（８０／４）×１．５ｎｍ＝３０ｎｍ と厚い膜で実現できる。
【００１４】しかしながら、高誘電体膜でゲート絶縁膜
を実現する場合も以下の問題点が存在する。これは、一
般に比誘電率が大きな材料であればあるほど、絶縁膜の
バンドギャップは小さな値をとり、結果として、ゲート
電極−ゲート絶縁膜間，Ｓｉ基板−ゲート絶縁膜間のバ
リアハイトが小さくなる。バリアハイトが小さいという
ことは、電子がバリアハイトを超え絶縁膜中を流れやす
い、即ちゲート絶縁膜リーク電流が多く流れるというこ
とである。
を実現する場合も以下の問題点が存在する。これは、一
般に比誘電率が大きな材料であればあるほど、絶縁膜の
バンドギャップは小さな値をとり、結果として、ゲート
電極−ゲート絶縁膜間，Ｓｉ基板−ゲート絶縁膜間のバ
リアハイトが小さくなる。バリアハイトが小さいという
ことは、電子がバリアハイトを超え絶縁膜中を流れやす
い、即ちゲート絶縁膜リーク電流が多く流れるというこ
とである。
【００１５】図３５右下に、各絶縁膜材料における比誘
電率と絶縁破壊を起こす電界との関係を示す。絶縁破壊
の電界が比誘電率にほぼ反比例していることを示す。こ
れは即ち、比誘電率が高い材料を用いて酸化膜換算で同
じ厚み、即ち誘電率が大きい分だけ厚いゲート絶縁膜に
して、ゲート絶縁膜に印加される電界を緩和しても、結
局酸化膜と同等のゲート絶縁膜リーク電流が流れるのに
等しいと言える。これでは、ゲート絶縁膜として高誘電
率の材料を用いてゲートリーク電流を減らす効果があっ
ても、あまり多くは期待できない。
電率と絶縁破壊を起こす電界との関係を示す。絶縁破壊
の電界が比誘電率にほぼ反比例していることを示す。こ
れは即ち、比誘電率が高い材料を用いて酸化膜換算で同
じ厚み、即ち誘電率が大きい分だけ厚いゲート絶縁膜に
して、ゲート絶縁膜に印加される電界を緩和しても、結
局酸化膜と同等のゲート絶縁膜リーク電流が流れるのに
等しいと言える。これでは、ゲート絶縁膜として高誘電
率の材料を用いてゲートリーク電流を減らす効果があっ
ても、あまり多くは期待できない。
【００１６】
【発明が解決しようとする課題】このように、ゲート絶
縁膜に高誘電体材料を用いて酸化膜換算のゲート絶縁膜
厚を薄くする場合でも、高誘電体材料のバンドギャップ
が小さいため絶縁耐圧の電界が低くなり、結果として、
酸化膜以上に酸化膜厚換算のゲート絶縁膜厚を薄くする
のには困難が伴った。
縁膜に高誘電体材料を用いて酸化膜換算のゲート絶縁膜
厚を薄くする場合でも、高誘電体材料のバンドギャップ
が小さいため絶縁耐圧の電界が低くなり、結果として、
酸化膜以上に酸化膜厚換算のゲート絶縁膜厚を薄くする
のには困難が伴った。
【００１７】以上まとめると、従来のゲート絶縁膜に酸
化膜を利用したままでは、トランジスタをスケーリング
して酸化膜を薄膜化すると、ＦＮ−トンネル電流，直接
トンネル電流が指数関数的に増大し困難が伴う問題があ
ったし、ゲート絶縁膜に高誘電体材料を用いて酸化膜厚
換算のゲート絶縁膜厚を小さくする場合でも、高誘電体
材料のバンドギャップが小さいため絶縁耐圧の電界が低
くなり、結果として、酸化膜以上に酸化膜厚換算のゲー
ト絶縁膜厚を小さくするのには困難が伴った。反対に、
ゲートリーク電流を抑えるために、ゲート絶縁膜厚を厚
いままトランジスタの他の部分をスケーリングしていく
と、トランジスタの駆動能力向上の劣化、ショートチャ
ネル効果増大、サブスレスホールド特性の劣化が著しく
なる問題があった。
化膜を利用したままでは、トランジスタをスケーリング
して酸化膜を薄膜化すると、ＦＮ−トンネル電流，直接
トンネル電流が指数関数的に増大し困難が伴う問題があ
ったし、ゲート絶縁膜に高誘電体材料を用いて酸化膜厚
換算のゲート絶縁膜厚を小さくする場合でも、高誘電体
材料のバンドギャップが小さいため絶縁耐圧の電界が低
くなり、結果として、酸化膜以上に酸化膜厚換算のゲー
ト絶縁膜厚を小さくするのには困難が伴った。反対に、
ゲートリーク電流を抑えるために、ゲート絶縁膜厚を厚
いままトランジスタの他の部分をスケーリングしていく
と、トランジスタの駆動能力向上の劣化、ショートチャ
ネル効果増大、サブスレスホールド特性の劣化が著しく
なる問題があった。
【００１８】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、ゲート絶縁膜に比誘電
率が２０以上の高誘電率材料或いは強誘電体材料を用い
たトランジスタにおいて、ゲート絶縁膜厚を薄くするこ
と無くトランジスタのスケーリングを効果的に行うこと
ができ、ゲートリーク電流を抑えつつ、トランジスタの
駆動能力向上，ショートチャネル効果抑制，サブスレス
ホールド特性の向上等を可能にする半導体装置を提供す
ることにある。
ので、その目的とするところは、ゲート絶縁膜に比誘電
率が２０以上の高誘電率材料或いは強誘電体材料を用い
たトランジスタにおいて、ゲート絶縁膜厚を薄くするこ
と無くトランジスタのスケーリングを効果的に行うこと
ができ、ゲートリーク電流を抑えつつ、トランジスタの
駆動能力向上，ショートチャネル効果抑制，サブスレス
ホールド特性の向上等を可能にする半導体装置を提供す
ることにある。
【００１９】また、本発明の他の目的は、従来のトラン
ジスタと組み合わせることにより、より一層の高性能化
をはかり得る半導体装置を提供することにある。
ジスタと組み合わせることにより、より一層の高性能化
をはかり得る半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は、次のような構成を採用している。
するために本発明は、次のような構成を採用している。
【００２１】即ち本発明は、半導体基板の表面層に形成
された第１導電型のチャネルと、このチャネルの両側に
形成された第２導電型のソース及びドレインと、少なく
とも前記チャネルの上に直接又はバッファ絶縁膜を介し
て形成された第１の比誘電率を持つゲート絶縁膜と、こ
のゲート絶縁膜上に形成されたゲート電極と、少なくと
も前記ゲート絶縁膜の側部に形成された、第１の比誘電
率より小さい第２の比誘電率を持つ側部絶縁膜とを備え
た半導体装置であって、第１の比誘電率は２０以上であ
り、前記ゲート電極に隣接する前記ゲート絶縁膜の第１
の面積をＳ１、ソース・ドレイン方向に沿った長さをＬ
１とし、前記チャネルに隣接する前記ゲート絶縁膜の第
２の面積をＳ２、ソース・ドレイン方向に沿った長さを
Ｌ２とし、前記ゲート電極の底部の第３の面積をＳ３、
ソース・ドレイン方向に沿った長さをＬ３としたとき、
Ｌ２＜Ｌ１＜Ｌ３であり、第１の面積Ｓ１は第２の面積
Ｓ２よりも大きく形成され、第３の面積Ｓ３は第１の面
積Ｓ１よりも大きく形成され、第３の面積Ｓ３の一部は
前記ゲート絶縁膜に接触し、第３の面積Ｓ３のその他の
部分は前記ゲート絶縁膜に接触していないことを特徴と
する。
された第１導電型のチャネルと、このチャネルの両側に
形成された第２導電型のソース及びドレインと、少なく
とも前記チャネルの上に直接又はバッファ絶縁膜を介し
て形成された第１の比誘電率を持つゲート絶縁膜と、こ
のゲート絶縁膜上に形成されたゲート電極と、少なくと
も前記ゲート絶縁膜の側部に形成された、第１の比誘電
率より小さい第２の比誘電率を持つ側部絶縁膜とを備え
た半導体装置であって、第１の比誘電率は２０以上であ
り、前記ゲート電極に隣接する前記ゲート絶縁膜の第１
の面積をＳ１、ソース・ドレイン方向に沿った長さをＬ
１とし、前記チャネルに隣接する前記ゲート絶縁膜の第
２の面積をＳ２、ソース・ドレイン方向に沿った長さを
Ｌ２とし、前記ゲート電極の底部の第３の面積をＳ３、
ソース・ドレイン方向に沿った長さをＬ３としたとき、
Ｌ２＜Ｌ１＜Ｌ３であり、第１の面積Ｓ１は第２の面積
Ｓ２よりも大きく形成され、第３の面積Ｓ３は第１の面
積Ｓ１よりも大きく形成され、第３の面積Ｓ３の一部は
前記ゲート絶縁膜に接触し、第３の面積Ｓ３のその他の
部分は前記ゲート絶縁膜に接触していないことを特徴と
する。
【００２２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。
は、次のものがあげられる。
【００２３】(1) 面積Ｓ１に対して面積Ｓ２は、１．５
倍以上大きいこと。
倍以上大きいこと。
【００２４】(2) ゲート絶縁膜は、チャネル側の幅に対
してゲート電極側の幅の方が大きいテーパ断面形状を有
すること。
してゲート電極側の幅の方が大きいテーパ断面形状を有
すること。
【００２５】(3) ゲート絶縁膜における電束密度は、ゲ
ート電極側が粗く、チャネル側が密であること。
ート電極側が粗く、チャネル側が密であること。
【００２６】(4) ソース−ドレイン方向で見たゲート絶
縁膜の断面形状は、上下逆向きの凸型，上下逆向きの台
形型，又は上下逆向きの扇形であること。
縁膜の断面形状は、上下逆向きの凸型，上下逆向きの台
形型，又は上下逆向きの扇形であること。
【００２７】(5) 第１のゲート絶縁膜は、Ｔａ2 Ｏ5 ，
Ｓｒ2 Ｔａ2 Ｏ7 ，ＴｉＯ2 ，ＳｒＴｉＯ3 ，ＢａＴｉ
Ｏ3 ，ＣａＴｉＯ3 ，Ｂａx ，Ｓｒ1-x ＴｉＯ3 ，Ｐｂ
ＴｉＯ3 ，ＰｂＺｒx Ｔｉ1-x Ｏ3 ，ＳｒＢｉ2 Ｔａ2
Ｏ9 ，若しくはＳｒＢｉ2 （Ｔａx Ｎｂ1-x ）2 Ｏ9 ，
Ｂｉ2 （Ｔａx Ｎｂ1-x ）Ｏ6 等の組成又は元素を含む
高誘電体膜、或いは強誘電体膜であること。
Ｓｒ2 Ｔａ2 Ｏ7 ，ＴｉＯ2 ，ＳｒＴｉＯ3 ，ＢａＴｉ
Ｏ3 ，ＣａＴｉＯ3 ，Ｂａx ，Ｓｒ1-x ＴｉＯ3 ，Ｐｂ
ＴｉＯ3 ，ＰｂＺｒx Ｔｉ1-x Ｏ3 ，ＳｒＢｉ2 Ｔａ2
Ｏ9 ，若しくはＳｒＢｉ2 （Ｔａx Ｎｂ1-x ）2 Ｏ9 ，
Ｂｉ2 （Ｔａx Ｎｂ1-x ）Ｏ6 等の組成又は元素を含む
高誘電体膜、或いは強誘電体膜であること。
【００２８】(6) 側部絶縁膜は、ＳｉＯ2 ，Ｓｉ
3 Ｎ4 ，ＮＯ，Ｆ添加ＳｉＯ2 ，ＣＨ3 基混入Ｓｉ
Ｏ2 ，ＴＥＯＳ，ポリミド，若しくはポーラスＳｉＯ2
等の組成又は元素を含む低誘電体膜であること。
3 Ｎ4 ，ＮＯ，Ｆ添加ＳｉＯ2 ，ＣＨ3 基混入Ｓｉ
Ｏ2 ，ＴＥＯＳ，ポリミド，若しくはポーラスＳｉＯ2
等の組成又は元素を含む低誘電体膜であること。
【００２９】(7) バッファ絶縁膜は、ＳｉＯ2 ，Ｓｉ3
Ｎ4 ，ＮＯ，ＴｉＯ2 ，ＳｒＴｉＯ3 ，ＭｇＯ，若しく
はＣｅＯ2 であること。
Ｎ4 ，ＮＯ，ＴｉＯ2 ，ＳｒＴｉＯ3 ，ＭｇＯ，若しく
はＣｅＯ2 であること。
【００３０】(8) 半導体基板は、単結晶半導体基板上に
絶縁層を介して半導体層を形成したＳＯＩ基板であるこ
と。
絶縁層を介して半導体層を形成したＳＯＩ基板であるこ
と。
【００３１】また本発明は、半導体基板の表面層に形成
された第１導電型の第１のチャネルと、この第１のチャ
ネルの両側に形成された第２導電型の第１のソース及び
第１のドレインと、少なくとも第１のチャネルの上に直
接或いはバッファ絶縁膜を介して形成された第１の比誘
電率を持つ第１のゲート絶縁膜と、この第１のゲート絶
縁膜上に形成された第１のゲート電極と、少なくとも第
１のゲート絶縁膜の側部に形成された、第１の比誘電率
より小さい第２の比誘電率を持つ第１の側部絶縁膜とを
備えた複数の第１のＭＯＳ型トランジスタと、前記基板
の表面層に形成された第１導電型の第２のチャネルと、
この第２のチャネルの両側に形成された第２導電型の第
２のソース及び第２のドレインと、少なくとも第２のチ
ャネルの上に直接或いはバッファ絶縁膜を介して形成さ
れた第１の比誘電率を持つ第２のゲート絶縁膜と、この
第２のゲート絶縁膜上に形成された第２のゲート電極
と、少なくとも第２のゲート絶縁膜の側部に形成された
第２の比誘電率を持つ第２の側部絶縁膜とを備えた複数
の第２のＭＯＳ型トランジスタとを具備した半導体装置
において、第１の比誘電率は２０以上であり、前記第１
のゲート電極に隣接する前記第１のゲート絶縁膜の面積
をＳ１、ソース・ドレイン方向に沿った長さをＬ１と
し、前記第１のチャネルに隣接する前記第１のゲート絶
縁膜の面積をＳ２、ソース・ドレイン方向に沿った長さ
をＬ２とし、前記第２のゲート電極に隣接する前記第２
のゲート絶縁膜の面積をＳ３、ソース・ドレイン方向に
沿った長さをＬ３とし、前記第２のチャネルに隣接する
前記第２のゲート絶縁膜の面積をＳ４、ソース・ドレイ
ン方向に沿った長さをＬ４とするとき、Ｓ１＞Ｓ２，Ｌ
１＞Ｌ２，Ｓ３＝Ｓ４，Ｌ３＝Ｌ４が成り立つことを特
徴とする。
された第１導電型の第１のチャネルと、この第１のチャ
ネルの両側に形成された第２導電型の第１のソース及び
第１のドレインと、少なくとも第１のチャネルの上に直
接或いはバッファ絶縁膜を介して形成された第１の比誘
電率を持つ第１のゲート絶縁膜と、この第１のゲート絶
縁膜上に形成された第１のゲート電極と、少なくとも第
１のゲート絶縁膜の側部に形成された、第１の比誘電率
より小さい第２の比誘電率を持つ第１の側部絶縁膜とを
備えた複数の第１のＭＯＳ型トランジスタと、前記基板
の表面層に形成された第１導電型の第２のチャネルと、
この第２のチャネルの両側に形成された第２導電型の第
２のソース及び第２のドレインと、少なくとも第２のチ
ャネルの上に直接或いはバッファ絶縁膜を介して形成さ
れた第１の比誘電率を持つ第２のゲート絶縁膜と、この
第２のゲート絶縁膜上に形成された第２のゲート電極
と、少なくとも第２のゲート絶縁膜の側部に形成された
第２の比誘電率を持つ第２の側部絶縁膜とを備えた複数
の第２のＭＯＳ型トランジスタとを具備した半導体装置
において、第１の比誘電率は２０以上であり、前記第１
のゲート電極に隣接する前記第１のゲート絶縁膜の面積
をＳ１、ソース・ドレイン方向に沿った長さをＬ１と
し、前記第１のチャネルに隣接する前記第１のゲート絶
縁膜の面積をＳ２、ソース・ドレイン方向に沿った長さ
をＬ２とし、前記第２のゲート電極に隣接する前記第２
のゲート絶縁膜の面積をＳ３、ソース・ドレイン方向に
沿った長さをＬ３とし、前記第２のチャネルに隣接する
前記第２のゲート絶縁膜の面積をＳ４、ソース・ドレイ
ン方向に沿った長さをＬ４とするとき、Ｓ１＞Ｓ２，Ｌ
１＞Ｌ２，Ｓ３＝Ｓ４，Ｌ３＝Ｌ４が成り立つことを特
徴とする。
【００３２】ここで、本発明における第１のゲート電極
に印加される電圧は、第２のゲート電極に印加される電
圧よりも低いことを特徴とする。また、先に記載した望
ましい実施態様と同様の構成が適用できる。
に印加される電圧は、第２のゲート電極に印加される電
圧よりも低いことを特徴とする。また、先に記載した望
ましい実施態様と同様の構成が適用できる。
【００３３】（作用）従来のＳｉＯ2 や、高誘電体膜，
強誘電体膜を用いるゲート絶縁膜では、トランジスタの
駆動能力を上げるにはゲート絶縁膜を薄膜化するしか方
法がなかったが、これではゲートリーク電流が問題であ
った。
強誘電体膜を用いるゲート絶縁膜では、トランジスタの
駆動能力を上げるにはゲート絶縁膜を薄膜化するしか方
法がなかったが、これではゲートリーク電流が問題であ
った。
【００３４】本発明（請求項１〜３）によれば、ゲート
絶縁膜のゲート電極側に接する（面する）面積Ｓ２に比
べ、チャネル側に接する（面する）面積Ｓ１が小さくな
る。この結果、従来のＳ２＝Ｓ１のトランジスタに比
べ、Ｓ２がＳ１よりも大きくなる。従って、ゲート電極
に電圧を印加した場合、ゲート電極側の電荷により発生
するゲート絶縁膜の電束は、ゲート絶縁膜の両側を取り
巻く絶縁膜の誘電率がゲート絶縁膜より小さいため、あ
まりゲート絶縁膜の両側を取り巻く絶縁膜の方には向か
わず、かつゲート絶縁膜の面積（即ちトランジスタのソ
ース−ドレイン端子間方向で見ると長さ）がチャネル側
では小さく（短く）なるため、上記電束がチャネル側に
集中して、結果としてチャネル側では電束密度がゲート
絶縁膜側に比べて大きくなる。
絶縁膜のゲート電極側に接する（面する）面積Ｓ２に比
べ、チャネル側に接する（面する）面積Ｓ１が小さくな
る。この結果、従来のＳ２＝Ｓ１のトランジスタに比
べ、Ｓ２がＳ１よりも大きくなる。従って、ゲート電極
に電圧を印加した場合、ゲート電極側の電荷により発生
するゲート絶縁膜の電束は、ゲート絶縁膜の両側を取り
巻く絶縁膜の誘電率がゲート絶縁膜より小さいため、あ
まりゲート絶縁膜の両側を取り巻く絶縁膜の方には向か
わず、かつゲート絶縁膜の面積（即ちトランジスタのソ
ース−ドレイン端子間方向で見ると長さ）がチャネル側
では小さく（短く）なるため、上記電束がチャネル側に
集中して、結果としてチャネル側では電束密度がゲート
絶縁膜側に比べて大きくなる。
【００３５】これは言葉を変えると、従来に比べて本発
明においては、上部チャネル長（ゲート電極とゲート絶
縁膜が接する部分で定義）が長い分、同じ誘電率で同じ
ゲート絶縁膜厚のゲート絶縁膜で、同じ下部チャネル長
（ゲート絶縁膜とチャネル，ソース，ドレインを含む半
導体基板とが接する部分で定義）の単位チャネル幅当り
のトランジスタのゲート容量は大きくなる。結果として
本発明によれば、ゲート絶縁膜一定でチャネル部に誘起
されるチャネル電荷密度は従来に比べ大きな値になる。
この効果により、ゲート絶縁膜厚を薄くすること無く、
ゲートリーク電流を抑えつつ、トランジスタの駆動能力
向上が実現できる。
明においては、上部チャネル長（ゲート電極とゲート絶
縁膜が接する部分で定義）が長い分、同じ誘電率で同じ
ゲート絶縁膜厚のゲート絶縁膜で、同じ下部チャネル長
（ゲート絶縁膜とチャネル，ソース，ドレインを含む半
導体基板とが接する部分で定義）の単位チャネル幅当り
のトランジスタのゲート容量は大きくなる。結果として
本発明によれば、ゲート絶縁膜一定でチャネル部に誘起
されるチャネル電荷密度は従来に比べ大きな値になる。
この効果により、ゲート絶縁膜厚を薄くすること無く、
ゲートリーク電流を抑えつつ、トランジスタの駆動能力
向上が実現できる。
【００３６】このように本発明では、見かけ上ゲート絶
縁膜を薄くした場合と同じ効果が現れ、ショートチャネ
ル効果抑制、サブスレスホールド特性の向上が実現でき
る。また、ソース−ドレイン方向で見たゲート電極のゲ
ート幅が大きくなり、ゲート配線抵抗の低減が可能にな
る。また、チャネル−ゲート電極方向で見ると、ゲート
絶縁膜のゲート電極側へ向かうほど電束密度は低下す
る。このことは、ゲート電極材料として、ゲート電極全
部或いはゲート絶縁膜界面に接する部分でｎ+ ポリＳ
ｉ，ｐ+ ポリＳｉ等の半導体を用いた場合に発生する、
ゲート電極側の空乏化に伴い発生する容量により、実質
的なゲート絶縁膜容量が低減するのを抑制できる。
縁膜を薄くした場合と同じ効果が現れ、ショートチャネ
ル効果抑制、サブスレスホールド特性の向上が実現でき
る。また、ソース−ドレイン方向で見たゲート電極のゲ
ート幅が大きくなり、ゲート配線抵抗の低減が可能にな
る。また、チャネル−ゲート電極方向で見ると、ゲート
絶縁膜のゲート電極側へ向かうほど電束密度は低下す
る。このことは、ゲート電極材料として、ゲート電極全
部或いはゲート絶縁膜界面に接する部分でｎ+ ポリＳ
ｉ，ｐ+ ポリＳｉ等の半導体を用いた場合に発生する、
ゲート電極側の空乏化に伴い発生する容量により、実質
的なゲート絶縁膜容量が低減するのを抑制できる。
【００３７】これは簡単に言うと、チャネル−ゲート電
極方向でゲート絶縁膜を細分化した場合、各細分化した
ゲート絶縁膜の容量は、ゲート絶縁膜側へ向かうほど大
きな値となる。即ち、従来のトランジスタに比べて本発
明においては、この空乏層による容量が面積増大により
大きくなり、見かけ上空乏層幅が縮小されるためであ
る。
極方向でゲート絶縁膜を細分化した場合、各細分化した
ゲート絶縁膜の容量は、ゲート絶縁膜側へ向かうほど大
きな値となる。即ち、従来のトランジスタに比べて本発
明においては、この空乏層による容量が面積増大により
大きくなり、見かけ上空乏層幅が縮小されるためであ
る。
【００３８】本発明は、ソース−ドレイン電極方向とゲ
ート電極−チャネル方向での面で割ったゲート絶縁膜の
断面の形状が、下部チャネル幅より上部チャネル幅が大
きい台形の形状や、上部チャネルが丸みをもつ逆向きの
扇形や、下部チャネル幅より上部チャネル幅が大きい逆
向きの凸型で形成でき、これらを実現するには上部チャ
ネル幅に比べてゲート絶縁膜の膜厚が大きいほど、或い
は小さくても比較できるくらい大きいほど、容易に実現
できる。これらを実現するには、比誘電率が２０以上大
きい高誘電体材料や強誘電体材料のゲート絶縁膜、即ち
Ｔａ2 Ｏ5 ，Ｓｒ2 Ｔａ2 Ｏ7 ，ＴｉＯ2 ，ＳｒＴｉＯ
3 ，ＢａＴｉＯ3 ，ＣａＴｉＯ3 ，Ｂａx Ｓｒ1-x Ｔｉ
Ｏ3 ，ＰｂＴｉＯ3 ，ＰｂＺｒx Ｔｉ1-x Ｏ3 ，ＳｒＢ
ｉ2 Ｔａ2 Ｏ9 ，ＳｒＢｉ2 （Ｔａx Ｎｂ1-x ）
2 Ｏ9 ，若しくはＢｉ2 （Ｔａx Ｎｂ1- x ）Ｏ6 等の組
成又は元素を含む高誘電体膜、或いは強誘電体膜が望ま
しい。
ート電極−チャネル方向での面で割ったゲート絶縁膜の
断面の形状が、下部チャネル幅より上部チャネル幅が大
きい台形の形状や、上部チャネルが丸みをもつ逆向きの
扇形や、下部チャネル幅より上部チャネル幅が大きい逆
向きの凸型で形成でき、これらを実現するには上部チャ
ネル幅に比べてゲート絶縁膜の膜厚が大きいほど、或い
は小さくても比較できるくらい大きいほど、容易に実現
できる。これらを実現するには、比誘電率が２０以上大
きい高誘電体材料や強誘電体材料のゲート絶縁膜、即ち
Ｔａ2 Ｏ5 ，Ｓｒ2 Ｔａ2 Ｏ7 ，ＴｉＯ2 ，ＳｒＴｉＯ
3 ，ＢａＴｉＯ3 ，ＣａＴｉＯ3 ，Ｂａx Ｓｒ1-x Ｔｉ
Ｏ3 ，ＰｂＴｉＯ3 ，ＰｂＺｒx Ｔｉ1-x Ｏ3 ，ＳｒＢ
ｉ2 Ｔａ2 Ｏ9 ，ＳｒＢｉ2 （Ｔａx Ｎｂ1-x ）
2 Ｏ9 ，若しくはＢｉ2 （Ｔａx Ｎｂ1- x ）Ｏ6 等の組
成又は元素を含む高誘電体膜、或いは強誘電体膜が望ま
しい。
【００３９】また、ゲート絶縁膜の電束がチャネルに向
かい、ゲート絶縁膜を覆う絶縁膜側にあまり漏れないた
めには、比較的比誘電率の低いＳｉＯ2 ，Ｓｉ3 Ｎ4 ，
ＮＯ，Ｆ添加ＳｉＯ2 ，ＣＨ3 基混入ＳｉＯ2 ，ＴＥＯ
Ｓ，ポリミド，若しくはポーラスＳｉＯ2 等の組成又は
元素を含む絶縁膜でゲート絶縁膜の両側を覆うことが望
ましい。さらに、ゲート絶縁膜とＳｉのチャネルは直接
接続しても良いし、ＳｉＯ2 ，Ｓｉ3 Ｎ4 ，ＮＯ，Ｔｉ
Ｏ2 ，ＳｒＴｉＯ3 ，ＭｇＯ，若しくはＣｅＯ2 等のバ
ッファ膜を挟んでも良い。
かい、ゲート絶縁膜を覆う絶縁膜側にあまり漏れないた
めには、比較的比誘電率の低いＳｉＯ2 ，Ｓｉ3 Ｎ4 ，
ＮＯ，Ｆ添加ＳｉＯ2 ，ＣＨ3 基混入ＳｉＯ2 ，ＴＥＯ
Ｓ，ポリミド，若しくはポーラスＳｉＯ2 等の組成又は
元素を含む絶縁膜でゲート絶縁膜の両側を覆うことが望
ましい。さらに、ゲート絶縁膜とＳｉのチャネルは直接
接続しても良いし、ＳｉＯ2 ，Ｓｉ3 Ｎ4 ，ＮＯ，Ｔｉ
Ｏ2 ，ＳｒＴｉＯ3 ，ＭｇＯ，若しくはＣｅＯ2 等のバ
ッファ膜を挟んでも良い。
【００４０】また、従来例では、同じゲート電圧印加時
では、ゲート絶縁膜厚＝Ｔに対しゲート絶縁膜厚＝Ｔ／
ｋ（ｋ＝Ｓファクタ＞１）の場合、ゲート絶縁膜全体の
印加電界はｋＥとｋ倍に増加して、トランジスタのチャ
ネル表面電荷密度はｋ倍にはなるが、電界増加のためゲ
ートリーク電流が激増する。
では、ゲート絶縁膜厚＝Ｔに対しゲート絶縁膜厚＝Ｔ／
ｋ（ｋ＝Ｓファクタ＞１）の場合、ゲート絶縁膜全体の
印加電界はｋＥとｋ倍に増加して、トランジスタのチャ
ネル表面電荷密度はｋ倍にはなるが、電界増加のためゲ
ートリーク電流が激増する。
【００４１】これに対して本発明によれば、ゲート絶縁
膜＝Ｔのままで（上部チャネル長）／（下部チャネル
長）＝β（＞１）に設計することにより、チャネル側で
電束密度が増加して、トランジスタのチャネル表面電荷
密度をｋ倍にすることができ、膜厚一定のまま、トラン
ジスタの駆動能力を上げることができる。このときの電
界は、チャネル側ではｋＥになり、膜厚をＴ／ｋにした
場合と同じになるが、ゲート電界側に向かうほど電界は
低下して、ゲート電極側では逆にＥｋ／β（ｋ／β＜
１）となり、従来のゲート絶縁膜＝Ｔの場合に比べて電
界が小さくなる。
膜＝Ｔのままで（上部チャネル長）／（下部チャネル
長）＝β（＞１）に設計することにより、チャネル側で
電束密度が増加して、トランジスタのチャネル表面電荷
密度をｋ倍にすることができ、膜厚一定のまま、トラン
ジスタの駆動能力を上げることができる。このときの電
界は、チャネル側ではｋＥになり、膜厚をＴ／ｋにした
場合と同じになるが、ゲート電界側に向かうほど電界は
低下して、ゲート電極側では逆にＥｋ／β（ｋ／β＜
１）となり、従来のゲート絶縁膜＝Ｔの場合に比べて電
界が小さくなる。
【００４２】この結果は、次のように理解できる。即
ち、本発明では確かにチャネル側からゲート絶縁膜側に
電界ｋＥで加速してバリアハイトを超え電子が流れ込む
が、その後で電子は、ゲート絶縁膜中のトラップをホッ
ピングしてゲート電極側に到達する。このホッピング伝
導において本発明によれば、この部分の電界は小さな値
をとるため、流れる電流が低減される訳である。
ち、本発明では確かにチャネル側からゲート絶縁膜側に
電界ｋＥで加速してバリアハイトを超え電子が流れ込む
が、その後で電子は、ゲート絶縁膜中のトラップをホッ
ピングしてゲート電極側に到達する。このホッピング伝
導において本発明によれば、この部分の電界は小さな値
をとるため、流れる電流が低減される訳である。
【００４３】また、本発明（請求項４，５）では、ゲー
ト絶縁膜下限がゲートリーク電流に決まらない他の場合
でも本発明が適用でき効果があることを示す。例えば、
ＤＲＡＭとロジック混載チップのケースでは、ＤＲＡＭ
ではメモリには電源電圧Ｖddより高いＶpp電位が印加さ
れ、ゲート絶縁膜厚はこのＶppに耐えうる、即ちトラン
ジスタの信頼性（トランジスタの劣化，ゲートリーク電
流）を保つ厚いゲート絶縁膜が必要である。しかし、こ
のトランジスタをそのままＶdd電源を用いるＤＲＡＭ周
辺回路やロジック部で用いたのでは、ゲート絶縁膜が厚
すぎて、トランジスタの駆動能力がロジック専用プロセ
スで製造したチップに比べ性能が劣り、高性能なＤＲＡ
Ｍ−ロジック混載ＬＳＩが実現できない。
ト絶縁膜下限がゲートリーク電流に決まらない他の場合
でも本発明が適用でき効果があることを示す。例えば、
ＤＲＡＭとロジック混載チップのケースでは、ＤＲＡＭ
ではメモリには電源電圧Ｖddより高いＶpp電位が印加さ
れ、ゲート絶縁膜厚はこのＶppに耐えうる、即ちトラン
ジスタの信頼性（トランジスタの劣化，ゲートリーク電
流）を保つ厚いゲート絶縁膜が必要である。しかし、こ
のトランジスタをそのままＶdd電源を用いるＤＲＡＭ周
辺回路やロジック部で用いたのでは、ゲート絶縁膜が厚
すぎて、トランジスタの駆動能力がロジック専用プロセ
スで製造したチップに比べ性能が劣り、高性能なＤＲＡ
Ｍ−ロジック混載ＬＳＩが実現できない。
【００４４】本発明によれば、Ｖddが印加されるＤＲＡ
Ｍ周辺回路やロジック部のトランジスタとして、ゲート
絶縁膜厚一定で、（上部チャネル長）／（下部チャネル
長）＝β（＞１）のトランジスタを用いることにより、
トランジスタの駆動能力を上げることができる。この場
合、少なくとも、Ｖpp印加のトランジスタのチャネル側
電界と同じだけＶdd印加のトランジスタの電界が最大に
なるチャネル側電界を上げることができる。この例は、
Ｖdd印加のトランジスタのゲートリーク電流で信頼性が
律束されることが無い例である。
Ｍ周辺回路やロジック部のトランジスタとして、ゲート
絶縁膜厚一定で、（上部チャネル長）／（下部チャネル
長）＝β（＞１）のトランジスタを用いることにより、
トランジスタの駆動能力を上げることができる。この場
合、少なくとも、Ｖpp印加のトランジスタのチャネル側
電界と同じだけＶdd印加のトランジスタの電界が最大に
なるチャネル側電界を上げることができる。この例は、
Ｖdd印加のトランジスタのゲートリーク電流で信頼性が
律束されることが無い例である。
【００４５】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を説明する。
実施形態を説明する。
【００４６】（第１の実施形態）図１は、本発明の第１
の実施形態に係わるＭＯＳトランジスタの素子構造を模
式的に示す断面図である。（ａ）は従来のトランジスタ
構造であり、（ｂ）は本実施形態のトランジスタ構造で
ある。
の実施形態に係わるＭＯＳトランジスタの素子構造を模
式的に示す断面図である。（ａ）は従来のトランジスタ
構造であり、（ｂ）は本実施形態のトランジスタ構造で
ある。
【００４７】（ａ）（ｂ）共に、Ｓｉ基板（ウェル）１
１上に高誘電体膜や強誘電体膜からなる高誘電体（Ｈｉ
−ε）材料のゲート絶縁膜１４を形成し、その上にゲー
ト電極１５を形成している。ゲート絶縁膜１４の両側の
Ｓｉ基板１１中には、ソース１２とドレイン１３である
拡散層が形成されている。ゲート絶縁膜１４の両側に
は、図には示さないがＳｉＯ2 等の低誘電率（Ｌｏ−
ε）絶縁膜１６が形成されている。ゲート電圧印加によ
り、ゲート絶縁膜下のＳｉ基板１１とゲート絶縁膜１４
の界面のＳｉ基板表面（チャネル）には電荷が誘起さ
れ、ソース・ドレイン間に電流が流れて、トランジスタ
として動作することになる。
１上に高誘電体膜や強誘電体膜からなる高誘電体（Ｈｉ
−ε）材料のゲート絶縁膜１４を形成し、その上にゲー
ト電極１５を形成している。ゲート絶縁膜１４の両側の
Ｓｉ基板１１中には、ソース１２とドレイン１３である
拡散層が形成されている。ゲート絶縁膜１４の両側に
は、図には示さないがＳｉＯ2 等の低誘電率（Ｌｏ−
ε）絶縁膜１６が形成されている。ゲート電圧印加によ
り、ゲート絶縁膜下のＳｉ基板１１とゲート絶縁膜１４
の界面のＳｉ基板表面（チャネル）には電荷が誘起さ
れ、ソース・ドレイン間に電流が流れて、トランジスタ
として動作することになる。
【００４８】図１（ａ）に示す従来構造のように、ゲー
ト絶縁膜１４は、チャネル，ソース，ドレインを形成す
るＳｉ基板側に接する部分の面積（チャネル長に相当）
と、ゲート電極１５に接する部分の面積が等しい。即
ち、ゲート絶縁膜１４の上部と下部の長さが等しかっ
た。それ故、ゲート電極１５に電圧を印加した場合のゲ
ート絶縁膜１４中の電束密度は一定であり、これはゲー
ト電圧印加時、ゲート電極側に誘起される電荷密度とチ
ャネル側に誘起される電荷密度が等しいことを意味す
る。それ故、ゲート電圧（Ｖg ）一定のまま、トランジ
スタの駆動能力を上げるには、ゲートチャネルに誘起さ
れる電荷密度を増やす、即ちゲート絶縁膜１４中の電束
密度を上げることが必要である。
ト絶縁膜１４は、チャネル，ソース，ドレインを形成す
るＳｉ基板側に接する部分の面積（チャネル長に相当）
と、ゲート電極１５に接する部分の面積が等しい。即
ち、ゲート絶縁膜１４の上部と下部の長さが等しかっ
た。それ故、ゲート電極１５に電圧を印加した場合のゲ
ート絶縁膜１４中の電束密度は一定であり、これはゲー
ト電圧印加時、ゲート電極側に誘起される電荷密度とチ
ャネル側に誘起される電荷密度が等しいことを意味す
る。それ故、ゲート電圧（Ｖg ）一定のまま、トランジ
スタの駆動能力を上げるには、ゲートチャネルに誘起さ
れる電荷密度を増やす、即ちゲート絶縁膜１４中の電束
密度を上げることが必要である。
【００４９】しかし、ゲート絶縁膜１４中の電荷密度が
一定のため、ゲート電圧Ｖg ＝εＥＴ（ここで、ε＝誘
電率，Ｅ＝電界，Ｔはゲート絶縁膜厚）で表されるの
で、ゲート絶縁膜１４を薄膜化するしか方法はなかっ
た。これでは、ゲート絶縁膜１４中の全体の電界が増加
してゲートリーク電流が問題であった。
一定のため、ゲート電圧Ｖg ＝εＥＴ（ここで、ε＝誘
電率，Ｅ＝電界，Ｔはゲート絶縁膜厚）で表されるの
で、ゲート絶縁膜１４を薄膜化するしか方法はなかっ
た。これでは、ゲート絶縁膜１４中の全体の電界が増加
してゲートリーク電流が問題であった。
【００５０】これに対して図１（ｂ）に示す実施形態構
造においては、ゲート絶縁膜１４のゲート電極側に接す
る部分の長さをチャネル側に接する長さより長い構造に
し、即ちゲート絶縁膜１４を上辺が下辺に比べて大きい
台形の形にしている。立体的に言うと、ゲート絶縁膜１
４のゲート電極側に接する（面する）面積Ｓ２を、チャ
ネル側に接する（面する）面積Ｓ１に比べ大きな値にし
ている。この結果、ゲート電極１５に電圧を印加した場
合、ゲート電極側の電荷により発生するゲート絶縁膜１
４の電束は、ゲート絶縁膜１４の両側を取り巻く絶縁膜
１６の誘電率がゲート絶縁膜１４より小さいため、あま
りゲート絶縁膜１４の両側を取り巻く絶縁膜１６の方に
は向かわず、かつゲート絶縁膜１４のＳｉ界面方向で切
って見た場合の面積がゲート絶縁膜側からチャネル側に
向かうほど小さくなるため、上記電束がチャネル側に向
かうほど集中して、チャネル側では電束密度がゲート絶
縁膜側より大きくなる。
造においては、ゲート絶縁膜１４のゲート電極側に接す
る部分の長さをチャネル側に接する長さより長い構造に
し、即ちゲート絶縁膜１４を上辺が下辺に比べて大きい
台形の形にしている。立体的に言うと、ゲート絶縁膜１
４のゲート電極側に接する（面する）面積Ｓ２を、チャ
ネル側に接する（面する）面積Ｓ１に比べ大きな値にし
ている。この結果、ゲート電極１５に電圧を印加した場
合、ゲート電極側の電荷により発生するゲート絶縁膜１
４の電束は、ゲート絶縁膜１４の両側を取り巻く絶縁膜
１６の誘電率がゲート絶縁膜１４より小さいため、あま
りゲート絶縁膜１４の両側を取り巻く絶縁膜１６の方に
は向かわず、かつゲート絶縁膜１４のＳｉ界面方向で切
って見た場合の面積がゲート絶縁膜側からチャネル側に
向かうほど小さくなるため、上記電束がチャネル側に向
かうほど集中して、チャネル側では電束密度がゲート絶
縁膜側より大きくなる。
【００５１】これは言葉を変えると、従来に比べて本実
施形態においては、上部チャネル長（ゲート電極１５と
ゲート絶縁膜１４が接する部分で定義）が長い分、同じ
誘電率で同じゲート絶縁膜厚のゲート絶縁膜１４で、同
じ下部チャネル長（ゲート絶縁膜１４とチャネル，ソー
ス，ドレインを含むＳｉ基板と接する部分で定義）の単
位チャネル幅当りのトランジスタのゲート容量は大きく
なる。結果として本実施形態によれば、ゲート絶縁膜厚
一定でチャネル部に誘起されるチャネル電荷密度は従来
に比べ大きな値になる。この効果により、ゲート絶縁膜
厚を薄くすること無く、ゲートリーク電流を抑えつつ、
トランジスタの駆動能力向上が実現できる。
施形態においては、上部チャネル長（ゲート電極１５と
ゲート絶縁膜１４が接する部分で定義）が長い分、同じ
誘電率で同じゲート絶縁膜厚のゲート絶縁膜１４で、同
じ下部チャネル長（ゲート絶縁膜１４とチャネル，ソー
ス，ドレインを含むＳｉ基板と接する部分で定義）の単
位チャネル幅当りのトランジスタのゲート容量は大きく
なる。結果として本実施形態によれば、ゲート絶縁膜厚
一定でチャネル部に誘起されるチャネル電荷密度は従来
に比べ大きな値になる。この効果により、ゲート絶縁膜
厚を薄くすること無く、ゲートリーク電流を抑えつつ、
トランジスタの駆動能力向上が実現できる。
【００５２】このように本実施形態では、見かけ上ゲー
ト絶縁膜１４を薄くした場合と同じ効果が現れ、ショー
トチャネル効果の抑制，サブスレシホールド特性の向上
が実現できる。また、ソース−ドレイン方向で見たゲー
ト電極１５のゲート幅が大きくなり、ゲート配線抵抗の
低減が可能になる。また、チャネル−ゲート電極方向で
見ると、ゲート絶縁膜１４のゲート電極側へ向かうほど
電束密度は低下する。このことは、ゲート電極材料とし
て、ゲート電極全部或いはゲート絶縁膜界面に接する部
分でｎ+ ポリＳｉ，ｐ+ ポリＳｉ等の半導体を用いた場
合に発生する、ゲート電極側の空乏化に伴い発生する容
量により、実質的なゲート絶縁膜容量が低減するのを抑
制できる。
ト絶縁膜１４を薄くした場合と同じ効果が現れ、ショー
トチャネル効果の抑制，サブスレシホールド特性の向上
が実現できる。また、ソース−ドレイン方向で見たゲー
ト電極１５のゲート幅が大きくなり、ゲート配線抵抗の
低減が可能になる。また、チャネル−ゲート電極方向で
見ると、ゲート絶縁膜１４のゲート電極側へ向かうほど
電束密度は低下する。このことは、ゲート電極材料とし
て、ゲート電極全部或いはゲート絶縁膜界面に接する部
分でｎ+ ポリＳｉ，ｐ+ ポリＳｉ等の半導体を用いた場
合に発生する、ゲート電極側の空乏化に伴い発生する容
量により、実質的なゲート絶縁膜容量が低減するのを抑
制できる。
【００５３】これは簡単に言うと、チャネル−ゲート電
極方向でゲート絶縁膜１４を細分化した場合、各細分化
したゲート絶縁膜１４の容量は、ゲート絶縁膜側へ向か
うほど大きな値となる。即ち、従来のトランジスタに比
べて本実施形態においては、この空乏層による容量が面
積増大により大きくなり、見かけ上空乏層幅が縮小され
るためである。
極方向でゲート絶縁膜１４を細分化した場合、各細分化
したゲート絶縁膜１４の容量は、ゲート絶縁膜側へ向か
うほど大きな値となる。即ち、従来のトランジスタに比
べて本実施形態においては、この空乏層による容量が面
積増大により大きくなり、見かけ上空乏層幅が縮小され
るためである。
【００５４】なお、本実施形態はゲート絶縁膜材料とし
て、現状のＬＳＩを実現しているＳｉＯ2 で実現するこ
とは不可能ではないが難しい。これは、例えばゲート酸
化膜＝５ｎｍに対して下部チャネル長が２５０ｎｍの現
状のトランジスタでは、縦横比があまりにも小さく、台
形のゲート絶縁膜を形成するには無理があるからであ
る。本実施形態は、将来的にＳｉＯ2 以外の比誘電率が
２０以上くらいの高誘電体ゲート絶縁膜材料が用いられ
た時、より有効となる。これは誘電率が大きいため、酸
化膜厚換算でＳｉＯ2 と等価なゲート絶縁膜厚は下部チ
ャネル長と比較できる位十分厚く、或いはより厚くでき
るからであるし、ゲート絶縁膜からゲート絶縁膜の両側
の低誘電率の絶縁膜への漏れ電束の割合を抑えることが
できるからである。
て、現状のＬＳＩを実現しているＳｉＯ2 で実現するこ
とは不可能ではないが難しい。これは、例えばゲート酸
化膜＝５ｎｍに対して下部チャネル長が２５０ｎｍの現
状のトランジスタでは、縦横比があまりにも小さく、台
形のゲート絶縁膜を形成するには無理があるからであ
る。本実施形態は、将来的にＳｉＯ2 以外の比誘電率が
２０以上くらいの高誘電体ゲート絶縁膜材料が用いられ
た時、より有効となる。これは誘電率が大きいため、酸
化膜厚換算でＳｉＯ2 と等価なゲート絶縁膜厚は下部チ
ャネル長と比較できる位十分厚く、或いはより厚くでき
るからであるし、ゲート絶縁膜からゲート絶縁膜の両側
の低誘電率の絶縁膜への漏れ電束の割合を抑えることが
できるからである。
【００５５】例えば、下部チャネル長＝５０ｎｍ、酸化
膜厚換算３ｎｍのゲート絶縁膜を比誘電率８０のＴｉＯ
2 で実現した場合、ゲート絶縁膜厚 Ｔ＝３ｎｍ×８０÷４＝６０ｎｍ とゲート絶縁膜の縦横比が１以上となり、容易に下部チ
ャネル長より上部チャネル長が数倍大きいトランジスタ
が実現できる。比誘電率が２０では、 Ｔ＝３ｎｍ×２０÷４＝１５ｎｍ と縦横比が０．３となり、その実現が極めて困難であ
る。即ち、本実施形態のトランジスタが有意義な効果を
上げる、或いは製造し易いのは、比誘電率が２０以上の
高誘電体材料や強誘電体材料であると言える。
膜厚換算３ｎｍのゲート絶縁膜を比誘電率８０のＴｉＯ
2 で実現した場合、ゲート絶縁膜厚 Ｔ＝３ｎｍ×８０÷４＝６０ｎｍ とゲート絶縁膜の縦横比が１以上となり、容易に下部チ
ャネル長より上部チャネル長が数倍大きいトランジスタ
が実現できる。比誘電率が２０では、 Ｔ＝３ｎｍ×２０÷４＝１５ｎｍ と縦横比が０．３となり、その実現が極めて困難であ
る。即ち、本実施形態のトランジスタが有意義な効果を
上げる、或いは製造し易いのは、比誘電率が２０以上の
高誘電体材料や強誘電体材料であると言える。
【００５６】比誘電率が２０以上大きい高誘電体材料，
強誘電体材料としては、Ｔａ2 Ｏ5，Ｓｒ2 Ｔａ
2 Ｏ7 ，ＴｉＯ2 ，ＳｒＴｉＯ3 ＝（ＳＴＯ），ＢａＴ
ｉＯ3 ，ＣａＴｉＯ3 ，Ｂａx Ｓｒ1-x ＴｉＯ3 （＝Ｂ
ＳＴ），ＰｂＴｉＯ3 ，ＰｂＺｒxＴｉ1-x Ｏ3 （＝Ｐ
ＺＴ），ＳｒＢｉ2 Ｔａ2 Ｏ9 （＝ＳＢＴ），ＳｒＢｉ
2 （Ｔａx Ｎｂ1-x ）2 Ｏ9 ，若しくはＢｉ2 （Ｔａx
Ｎｂ1-x ）Ｏ6 等の組成又は元素を含む高誘電体膜、或
いは強誘電体膜があり、これらで構成したゲート絶縁膜
が望ましいことが分かる。
強誘電体材料としては、Ｔａ2 Ｏ5，Ｓｒ2 Ｔａ
2 Ｏ7 ，ＴｉＯ2 ，ＳｒＴｉＯ3 ＝（ＳＴＯ），ＢａＴ
ｉＯ3 ，ＣａＴｉＯ3 ，Ｂａx Ｓｒ1-x ＴｉＯ3 （＝Ｂ
ＳＴ），ＰｂＴｉＯ3 ，ＰｂＺｒxＴｉ1-x Ｏ3 （＝Ｐ
ＺＴ），ＳｒＢｉ2 Ｔａ2 Ｏ9 （＝ＳＢＴ），ＳｒＢｉ
2 （Ｔａx Ｎｂ1-x ）2 Ｏ9 ，若しくはＢｉ2 （Ｔａx
Ｎｂ1-x ）Ｏ6 等の組成又は元素を含む高誘電体膜、或
いは強誘電体膜があり、これらで構成したゲート絶縁膜
が望ましいことが分かる。
【００５７】また、ゲート絶縁膜の電束がチャネルに向
かい、ゲート絶縁膜を覆う絶縁膜側にあまり漏れないた
めには、比誘電率が２０未満でできるだけ誘電率が低い
材料が望ましく、比較的比誘電率の低いＳｉＯ2 ，Ｓｉ
3 Ｎ4 ，ＮＯ，Ｆ添加ＳｉＯ2 ，ＣＨ3 基混入Ｓｉ
Ｏ2 ，ＴＥＯＳ，ポリミド，若しくはポーラスＳｉＯ2
等の組成又は元素を含む絶縁膜でゲート絶縁膜の両側を
覆うことが望ましい。さらに、Ｓｉ基板上に高誘電体材
料や強誘電体材料を直接形成するのが最も望ましいが、
格子定数の不整合問題や不純物のＳｉへの拡散を防止す
るため、上記ゲート絶縁膜とＳｉ基板との間にＳｉ
Ｏ2 ，Ｓｉ3 Ｎ4 ，ＮＯ，ＴｉＯ2 ，ＳｒＴｉＯ3 ，Ｍ
ｇＯ，若しくはＣｅＯ2 等のバッファ膜を挟んでも良
い。
かい、ゲート絶縁膜を覆う絶縁膜側にあまり漏れないた
めには、比誘電率が２０未満でできるだけ誘電率が低い
材料が望ましく、比較的比誘電率の低いＳｉＯ2 ，Ｓｉ
3 Ｎ4 ，ＮＯ，Ｆ添加ＳｉＯ2 ，ＣＨ3 基混入Ｓｉ
Ｏ2 ，ＴＥＯＳ，ポリミド，若しくはポーラスＳｉＯ2
等の組成又は元素を含む絶縁膜でゲート絶縁膜の両側を
覆うことが望ましい。さらに、Ｓｉ基板上に高誘電体材
料や強誘電体材料を直接形成するのが最も望ましいが、
格子定数の不整合問題や不純物のＳｉへの拡散を防止す
るため、上記ゲート絶縁膜とＳｉ基板との間にＳｉ
Ｏ2 ，Ｓｉ3 Ｎ4 ，ＮＯ，ＴｉＯ2 ，ＳｒＴｉＯ3 ，Ｍ
ｇＯ，若しくはＣｅＯ2 等のバッファ膜を挟んでも良
い。
【００５８】また、従来例では、同じゲート電圧印加時
では、ゲート絶縁膜厚＝Ｔの場合に対してゲート絶縁膜
厚＝Ｔ／ｋ（ｋ：スケーリングファクタ＞１）の場合、
ゲート絶縁膜全体の印加電界はｋＥとｋ倍に増加して、
トランジスタのチャネル表面電荷密度はｋ倍にはなる
が、電界増加のためゲートリーク電流が激増する。これ
に対して本実施形態によれば、ゲート絶縁膜厚＝Ｔのま
まで、（上部チャネル長）／（下部チャネル長）＝β
（＞１）に設計することにより、チャネル側で電束密度
が増加して、トランジスタのチャネル表面電荷密度をｋ
倍にすることができ、膜厚一定のまま、トランジスタの
駆動能力を上げることができる。
では、ゲート絶縁膜厚＝Ｔの場合に対してゲート絶縁膜
厚＝Ｔ／ｋ（ｋ：スケーリングファクタ＞１）の場合、
ゲート絶縁膜全体の印加電界はｋＥとｋ倍に増加して、
トランジスタのチャネル表面電荷密度はｋ倍にはなる
が、電界増加のためゲートリーク電流が激増する。これ
に対して本実施形態によれば、ゲート絶縁膜厚＝Ｔのま
まで、（上部チャネル長）／（下部チャネル長）＝β
（＞１）に設計することにより、チャネル側で電束密度
が増加して、トランジスタのチャネル表面電荷密度をｋ
倍にすることができ、膜厚一定のまま、トランジスタの
駆動能力を上げることができる。
【００５９】この時の電界は、チャネル側ではｋＥにな
り、膜厚をＴ／ｋにした場合と同じになるが、ゲート電
界側に向かうほど電界は低下し、ゲート電極側では逆に
Ｅｋ／β（ｋ／β＜１）となり、従来のゲート絶縁膜厚
＝Ｔの場合に比べて電界が小さくなる。この結果は、次
のように理解できる。即ち、本実施形態では確かにチャ
ネル側からゲート絶縁膜側に電界ｋＥで加速してバリア
ハイトを超え電子が流れ込むが、その後ゲート絶縁膜中
のトラップをホッピングしてゲート電極側に到達する。
このホッピング伝導において本実施形態によれば、この
部分の電界は小さな値をとるため、流れる電流が低減さ
れる訳である。また、高電界である部分の厚みが短いた
め十分加速されず、ゲートリーク電流が低減できると言
える。
り、膜厚をＴ／ｋにした場合と同じになるが、ゲート電
界側に向かうほど電界は低下し、ゲート電極側では逆に
Ｅｋ／β（ｋ／β＜１）となり、従来のゲート絶縁膜厚
＝Ｔの場合に比べて電界が小さくなる。この結果は、次
のように理解できる。即ち、本実施形態では確かにチャ
ネル側からゲート絶縁膜側に電界ｋＥで加速してバリア
ハイトを超え電子が流れ込むが、その後ゲート絶縁膜中
のトラップをホッピングしてゲート電極側に到達する。
このホッピング伝導において本実施形態によれば、この
部分の電界は小さな値をとるため、流れる電流が低減さ
れる訳である。また、高電界である部分の厚みが短いた
め十分加速されず、ゲートリーク電流が低減できると言
える。
【００６０】（第２の実施形態）図２は、本発明の第２
の実施形態に係わるＭＯＳトランジスタの素子構造を従
来構造と共に模式的に示す断面図と、各種トランジスタ
構造とチャネル電荷密度の関係を示す特性図である。図
２上左は従来トランジスタ構造、図２上中央は第１の実
施形態のようにゲート絶縁膜が上辺が低辺より長い台形
トランジスタ構造、図２上右は本実施形態構造であり、
上辺が扇形をしたトランジスタ構造となっている。図２
においては、いずれのトランジスタもゲート絶縁膜厚は
Ｔで一定にした場合を示す。
の実施形態に係わるＭＯＳトランジスタの素子構造を従
来構造と共に模式的に示す断面図と、各種トランジスタ
構造とチャネル電荷密度の関係を示す特性図である。図
２上左は従来トランジスタ構造、図２上中央は第１の実
施形態のようにゲート絶縁膜が上辺が低辺より長い台形
トランジスタ構造、図２上右は本実施形態構造であり、
上辺が扇形をしたトランジスタ構造となっている。図２
においては、いずれのトランジスタもゲート絶縁膜厚は
Ｔで一定にした場合を示す。
【００６１】図２上中央に示す第１の実施形態のように
ゲート絶縁膜が台形では、確かにゲート絶縁膜中の電束
がゲート電極側からチャネル側に向かって集中するが、
ゲート電極とチャネル間距離が、中心よりも端で長くな
り、実質的なゲート絶縁膜厚がＴより大きくなってしま
い、チャネル電荷密度が最大化できない。これに対し
て、図２上右に示す本実施形態のように、上辺が扇形を
して、ゲート電極−チャネル間距離が中心でも端でもＴ
になるようにすることにより、効率良く電束が集中し
て、ゲート絶縁膜のチャネル付近の電束密度を最大化で
きる。
ゲート絶縁膜が台形では、確かにゲート絶縁膜中の電束
がゲート電極側からチャネル側に向かって集中するが、
ゲート電極とチャネル間距離が、中心よりも端で長くな
り、実質的なゲート絶縁膜厚がＴより大きくなってしま
い、チャネル電荷密度が最大化できない。これに対し
て、図２上右に示す本実施形態のように、上辺が扇形を
して、ゲート電極−チャネル間距離が中心でも端でもＴ
になるようにすることにより、効率良く電束が集中し
て、ゲート絶縁膜のチャネル付近の電束密度を最大化で
きる。
【００６２】この場合、上部チャネル長をＬＴ、下部チ
ャネル長をＬＢ、ゲート絶縁膜の誘電率をε、ゲート電
圧をＶとし、ゲート絶縁膜の誘電率に比べゲート絶縁膜
の両側の絶縁膜の誘電率が十分小さいとすると、ほぼ全
ての電束がチャネル側に集中して、扇形（正確にはドー
ナツを中心からある角度で切った構造の）の上部弧長Ｌ
Ｔと下部弧長ＬＢで計算した場合のチャネル側の電荷密
度σは図２中のような式で表される。
ャネル長をＬＢ、ゲート絶縁膜の誘電率をε、ゲート電
圧をＶとし、ゲート絶縁膜の誘電率に比べゲート絶縁膜
の両側の絶縁膜の誘電率が十分小さいとすると、ほぼ全
ての電束がチャネル側に集中して、扇形（正確にはドー
ナツを中心からある角度で切った構造の）の上部弧長Ｌ
Ｔと下部弧長ＬＢで計算した場合のチャネル側の電荷密
度σは図２中のような式で表される。
【００６３】ＬＴ／ＬＢ比と従来トランジスタを１とし
た時のチャネル電荷密度の関係を、図２下図中に示す。
実線は、上記σの理論式を表わし、白丸，黒丸，白四
角，黒四角はデバイスシミュレータでトランジスタ構造
を入力して計算した場合を示している。この図から、理
論式とシミュレーション結果がほぼ一致していることが
分かる。ここで、ＬＢ＝５０ｎｍを仮定して、酸化膜厚
換算で３ｎｍと１．５ｎｍの場合での、比誘電率８０の
ＴｉＯ2 と比誘電率３００のＢＳＴ膜での場合の、従来
トランジスタと台形トランジスタと扇形のトランジスタ
を比較している。以後、上辺が下辺より長い台形を台
形、ドーナツを中心からある角度で切った構造を扇形と
略称することにする。
た時のチャネル電荷密度の関係を、図２下図中に示す。
実線は、上記σの理論式を表わし、白丸，黒丸，白四
角，黒四角はデバイスシミュレータでトランジスタ構造
を入力して計算した場合を示している。この図から、理
論式とシミュレーション結果がほぼ一致していることが
分かる。ここで、ＬＢ＝５０ｎｍを仮定して、酸化膜厚
換算で３ｎｍと１．５ｎｍの場合での、比誘電率８０の
ＴｉＯ2 と比誘電率３００のＢＳＴ膜での場合の、従来
トランジスタと台形トランジスタと扇形のトランジスタ
を比較している。以後、上辺が下辺より長い台形を台
形、ドーナツを中心からある角度で切った構造を扇形と
略称することにする。
【００６４】この図から明らかに、扇形は理論値とほぼ
一致しておりＬＴ／ＬＢ比が大きいほどチャネル電荷密
度が大きく、トランジスタの駆動能力が上がり、ショー
トチャネル効果抑制、Ｓファクタの向上等が見込まれる
ことが分かる。ＬＴ／ＬＢ＞３以上でトランジスタのチ
ャネル電荷密度は２倍以上になり、ゲート絶縁膜厚一定
でゲートリーク電流を抑えつつ大幅な駆動能力の向上が
実現できる。台形トランジスタにおいても、誘電率が大
きいＢＳＴ等の材料では、トランジスタのゲート絶縁膜
の絶縁膜厚÷ＬＢの値が大きく、第１にＬＴ／ＬＢ比が
大きいトランジスタを実現し易い。第２にＬＴ／ＬＢ比
一定では、ゲート電極−チャネル間距離がゲート電極の
端でも中心部とそれほど長くならないため、扇形との効
果の差があまりなく、扇形の理論値に近づき効果が大き
いことがこの図から読み取れる。
一致しておりＬＴ／ＬＢ比が大きいほどチャネル電荷密
度が大きく、トランジスタの駆動能力が上がり、ショー
トチャネル効果抑制、Ｓファクタの向上等が見込まれる
ことが分かる。ＬＴ／ＬＢ＞３以上でトランジスタのチ
ャネル電荷密度は２倍以上になり、ゲート絶縁膜厚一定
でゲートリーク電流を抑えつつ大幅な駆動能力の向上が
実現できる。台形トランジスタにおいても、誘電率が大
きいＢＳＴ等の材料では、トランジスタのゲート絶縁膜
の絶縁膜厚÷ＬＢの値が大きく、第１にＬＴ／ＬＢ比が
大きいトランジスタを実現し易い。第２にＬＴ／ＬＢ比
一定では、ゲート電極−チャネル間距離がゲート電極の
端でも中心部とそれほど長くならないため、扇形との効
果の差があまりなく、扇形の理論値に近づき効果が大き
いことがこの図から読み取れる。
【００６５】図３は、本発明の効果を表わすＶg ＝−３
Ｖ電圧印加時のｎＭＯＳトランジスタのデバイスシミュ
レータでシミュレーションした等電位線図を示す。図３
（ａ）は従来トランジスタ、図３（ｂ）（ｃ）は本発明
の台形トランジスタと扇形トランジスタを示す。従来ト
ランジスタにおいては、等電位線図は下に向かって均等
に広がり、チャネル側付近では、左右に電束が分散して
等電位線間隔（＝電界）が広がり、逆に電束密度が落ち
ている。
Ｖ電圧印加時のｎＭＯＳトランジスタのデバイスシミュ
レータでシミュレーションした等電位線図を示す。図３
（ａ）は従来トランジスタ、図３（ｂ）（ｃ）は本発明
の台形トランジスタと扇形トランジスタを示す。従来ト
ランジスタにおいては、等電位線図は下に向かって均等
に広がり、チャネル側付近では、左右に電束が分散して
等電位線間隔（＝電界）が広がり、逆に電束密度が落ち
ている。
【００６６】これに対して第１の実施形態の台形トラン
ジスタにおいては、等電位線と垂直な方向、即ち電束の
方向は、ゲート電極下からチャネル側に向かうに従って
チャネルの中心の方向を向き、電束が集中していること
が分かる。さらに、第２の実施形態の扇形トランジスタ
においては、ゲート電極下から直に電束方向がチャネル
側の中心に向かい効率的に電束が集中して、チャネル側
で電束密度がより高くなっていることが分かる。
ジスタにおいては、等電位線と垂直な方向、即ち電束の
方向は、ゲート電極下からチャネル側に向かうに従って
チャネルの中心の方向を向き、電束が集中していること
が分かる。さらに、第２の実施形態の扇形トランジスタ
においては、ゲート電極下から直に電束方向がチャネル
側の中心に向かい効率的に電束が集中して、チャネル側
で電束密度がより高くなっていることが分かる。
【００６７】なお、比誘電率＝８０のゲート絶縁膜中に
比べて、比誘電率＝４のゲート絶縁膜の両側の絶縁膜中
の電界が大きいが、電束密度（ε×Ｅ）で見ると、ゲー
ト絶縁膜中が大きいと言える。また、ゲート絶縁膜の等
電位線間が、側部の絶縁膜に比べて間隔が広いと言うこ
とは、ゲート電位のゲート絶縁膜中での減衰が無くチャ
ネル側付近までゲート電位が伝わり、ゲートの制御性が
高い、即ちゲート駆動能力が向上したと言える。Ｖg ＝
−３Ｖ条件では、ｎＭＯＳトランジスタのチャネルはア
キュムレーション状態にあり、ゲート電極とチャネル
（＝基板）間の容量（Ｃgb）が計算できる。この値を図
３の右側に示す。従来に比べて、台形では１．６７倍、
扇形では１．８３倍だけ、ゲート−基板容量が増加して
いることが確認できた。
比べて、比誘電率＝４のゲート絶縁膜の両側の絶縁膜中
の電界が大きいが、電束密度（ε×Ｅ）で見ると、ゲー
ト絶縁膜中が大きいと言える。また、ゲート絶縁膜の等
電位線間が、側部の絶縁膜に比べて間隔が広いと言うこ
とは、ゲート電位のゲート絶縁膜中での減衰が無くチャ
ネル側付近までゲート電位が伝わり、ゲートの制御性が
高い、即ちゲート駆動能力が向上したと言える。Ｖg ＝
−３Ｖ条件では、ｎＭＯＳトランジスタのチャネルはア
キュムレーション状態にあり、ゲート電極とチャネル
（＝基板）間の容量（Ｃgb）が計算できる。この値を図
３の右側に示す。従来に比べて、台形では１．６７倍、
扇形では１．８３倍だけ、ゲート−基板容量が増加して
いることが確認できた。
【００６８】図４は、本発明の効果を表わすＶg ＝１電
圧印加時のｎＭＯＳトランジスタのデバイスシミュレー
タでシミュレーションした等電位線図を示す。図４
（ａ）は従来トランジスタ、図４（ｂ）（ｃ）は本発明
の台形トランジスタと扇形トランジスタを示す。この条
件は、トランジスタがＯＮしチャネルに反転層ができて
いる状態を示す。この例でも、第１の実施形態の台形ト
ランジスタや第２の実施形態の扇形トランジスタにおい
ては、電束の向きがチャネル側中央に向かい、電束集中
が起こっていることが分かる。
圧印加時のｎＭＯＳトランジスタのデバイスシミュレー
タでシミュレーションした等電位線図を示す。図４
（ａ）は従来トランジスタ、図４（ｂ）（ｃ）は本発明
の台形トランジスタと扇形トランジスタを示す。この条
件は、トランジスタがＯＮしチャネルに反転層ができて
いる状態を示す。この例でも、第１の実施形態の台形ト
ランジスタや第２の実施形態の扇形トランジスタにおい
ては、電束の向きがチャネル側中央に向かい、電束集中
が起こっていることが分かる。
【００６９】図５は、本発明の効果を表わす、実際のト
ランジスタの駆動電流の比較を示す図である。従来トラ
ンジスタと、本発明のＬＴ／ＬＢ＝３の台形トランジス
タ、ＬＴ／ＬＢ＝３の扇形トランジスタの例を示してい
る。酸化膜厚換算＝３ｎｍの比誘電率＝８０のＴｉＯ2
を用いたゲート絶縁膜の例であり、図３と図４の場合と
同じである。
ランジスタの駆動電流の比較を示す図である。従来トラ
ンジスタと、本発明のＬＴ／ＬＢ＝３の台形トランジス
タ、ＬＴ／ＬＢ＝３の扇形トランジスタの例を示してい
る。酸化膜厚換算＝３ｎｍの比誘電率＝８０のＴｉＯ2
を用いたゲート絶縁膜の例であり、図３と図４の場合と
同じである。
【００７０】図５（ａ）はＶｄ＝０．０１Ｖ三極管動作
時のＶgs−Ｉds特性、図５（ｂ）はＶｄ＝０．５Ｖ五極
管動作時のＶgs−Ｉds特性、図５（ｃ）はＶｄ＝０．０
１Ｖと０．５Ｖ時のカットオフ特性を示す。図５（ａ）
（ｂ）から分かるように、明らかに本発明では、ゲート
絶縁膜厚一定、チャネル長一定にも拘わらず、トランジ
スタの駆動電流が１．４１倍〜１．６４倍と向上して、
特に扇形がトランジスタの駆動電流が大きいことが分か
る。
時のＶgs−Ｉds特性、図５（ｂ）はＶｄ＝０．５Ｖ五極
管動作時のＶgs−Ｉds特性、図５（ｃ）はＶｄ＝０．０
１Ｖと０．５Ｖ時のカットオフ特性を示す。図５（ａ）
（ｂ）から分かるように、明らかに本発明では、ゲート
絶縁膜厚一定、チャネル長一定にも拘わらず、トランジ
スタの駆動電流が１．４１倍〜１．６４倍と向上して、
特に扇形がトランジスタの駆動電流が大きいことが分か
る。
【００７１】また、図５（ｃ）から分かるように、上記
効果に加え、ゲート容量増大によりゲート電圧のチャネ
ル電位制御性が増し、Ｓファクタが従来の１４３ｍＶ／
ｄｅｃから本発明の１１４ｍＶ／ｄｅｃ（台形）、１０
８ｍＶ／ｄｅｃ（扇形）と大幅に低減し、カットオフ特
性の向上が見られる。さらに、Ｖｄ＝０．０１Ｖから
０．５Ｖに上げた時のしきい値電圧の低下量も大幅に低
減され、大幅なＤＩＢＬの低減等、ショートチャネル効
果の抑制ができていることが分かる。
効果に加え、ゲート容量増大によりゲート電圧のチャネ
ル電位制御性が増し、Ｓファクタが従来の１４３ｍＶ／
ｄｅｃから本発明の１１４ｍＶ／ｄｅｃ（台形）、１０
８ｍＶ／ｄｅｃ（扇形）と大幅に低減し、カットオフ特
性の向上が見られる。さらに、Ｖｄ＝０．０１Ｖから
０．５Ｖに上げた時のしきい値電圧の低下量も大幅に低
減され、大幅なＤＩＢＬの低減等、ショートチャネル効
果の抑制ができていることが分かる。
【００７２】このショートチャネル効果の抑制は、逆に
言うと、抑制された分チャネル長を縮小できることを意
味する。ショートチャネル効果は、通常チャネル長が Ｌ＜０．４｛Ｘj ×Ｔox（Ｗs ＋Ｗd ）2 ｝1/3 だと顕著になり始める。よって見かけ上Ｔoxが低減した
分、チャネル長Ｌを小さくできる。図３の結果からＬＴ
／ＬＢ＝３の時、Ｔoxが１／１．８３に低減された場合
と等価であるから、上のショートチャネルの式から、 Ｌmin (atLT／LB=3）＝ 0.4｛Ｘj ×（Ｔox／1.83）（Ｗs ＋Ｗd)2 ｝/3 ＝Ｌmin × 0.8 と、さらに２割だけチャネル長を低減できる。これは図
５（ｂ）の扇形の時、１．４８／０．８＝１．８５倍の
トランジスタ駆動能力向上が実現できることを意味す
る。
言うと、抑制された分チャネル長を縮小できることを意
味する。ショートチャネル効果は、通常チャネル長が Ｌ＜０．４｛Ｘj ×Ｔox（Ｗs ＋Ｗd ）2 ｝1/3 だと顕著になり始める。よって見かけ上Ｔoxが低減した
分、チャネル長Ｌを小さくできる。図３の結果からＬＴ
／ＬＢ＝３の時、Ｔoxが１／１．８３に低減された場合
と等価であるから、上のショートチャネルの式から、 Ｌmin (atLT／LB=3）＝ 0.4｛Ｘj ×（Ｔox／1.83）（Ｗs ＋Ｗd)2 ｝/3 ＝Ｌmin × 0.8 と、さらに２割だけチャネル長を低減できる。これは図
５（ｂ）の扇形の時、１．４８／０．８＝１．８５倍の
トランジスタ駆動能力向上が実現できることを意味す
る。
【００７３】（第３の実施形態）図６は、本発明の第３
の実施形態を説明するためのもので、ＢＳＴ膜を用いた
場合の、実際のトランジスタの駆動電流の比較を示す図
である。例えば、比誘電率＝３００のＢＳＴ膜を用いた
場合、酸化膜厚換算３ｎｍのゲート絶縁膜は実効膜厚２
２０ｎｍとなり、Ｌ＝５０ｎｍ世代では縦横比＝２２０
／５０＝４．４となる。この縦長の構造では、上記定義
の下部チャネル長に比べて、上部チャネル長を大きくで
きる。
の実施形態を説明するためのもので、ＢＳＴ膜を用いた
場合の、実際のトランジスタの駆動電流の比較を示す図
である。例えば、比誘電率＝３００のＢＳＴ膜を用いた
場合、酸化膜厚換算３ｎｍのゲート絶縁膜は実効膜厚２
２０ｎｍとなり、Ｌ＝５０ｎｍ世代では縦横比＝２２０
／５０＝４．４となる。この縦長の構造では、上記定義
の下部チャネル長に比べて、上部チャネル長を大きくで
きる。
【００７４】図６の例は従来トランジスタ、本実施形態
のＬＴ／ＬＢ＝５の台形、ＬＴ／ＬＢ＝５の扇形トラン
ジスタの場合を示し、図６（ａ）はＶｄ＝０．０１Ｖ三
極管動作時のＶgs−Ｉds特性、図６（ｂ）はＶｄ＝０．
５Ｖ五極管動作時のＶgs−Ｉds特性、図６（ｃ）はＶｄ
＝０．０１Ｖと０．５Ｖ時のカットオフ特性を示してい
る。図６（ａ）（ｂ）から分かるように、明らかに本実
施形態では、ゲート絶縁膜厚一定、チャネル長一定にも
拘わらず、トランジスタの駆動電流が１．７３倍〜１．
９０倍と図５の例より向上して、特に扇形がトランジス
タの駆動電流が大きいことが分かる。
のＬＴ／ＬＢ＝５の台形、ＬＴ／ＬＢ＝５の扇形トラン
ジスタの場合を示し、図６（ａ）はＶｄ＝０．０１Ｖ三
極管動作時のＶgs−Ｉds特性、図６（ｂ）はＶｄ＝０．
５Ｖ五極管動作時のＶgs−Ｉds特性、図６（ｃ）はＶｄ
＝０．０１Ｖと０．５Ｖ時のカットオフ特性を示してい
る。図６（ａ）（ｂ）から分かるように、明らかに本実
施形態では、ゲート絶縁膜厚一定、チャネル長一定にも
拘わらず、トランジスタの駆動電流が１．７３倍〜１．
９０倍と図５の例より向上して、特に扇形がトランジス
タの駆動電流が大きいことが分かる。
【００７５】また、図６（ｃ）から分かるように、上記
効果に加え本実施形態によれば、ゲート容量増大により
ゲート電圧のチャネル電位制御性が増し、Ｓファクタが
従来の１６９ｍＶ／ｄｅｃから本実施形態の１３０ｍＶ
／ｄｅｃ（台形）、１２６ｍＶ／ｄｅｃ（扇形）と大幅
に低減し、カットオフ特性の向上が見られる。さらに、
Ｖｄ＝０．０１Ｖから０．５Ｖに上げた時のしきい値電
圧の低下量も大幅に低減され、大幅なＤＩＢＬの低減
等、ショートチャネル効果の抑制ができていることが分
かる。もちろんこのショートチャネル効果の抑制は、抑
制された分チャネル長を縮小できることを意味する。
効果に加え本実施形態によれば、ゲート容量増大により
ゲート電圧のチャネル電位制御性が増し、Ｓファクタが
従来の１６９ｍＶ／ｄｅｃから本実施形態の１３０ｍＶ
／ｄｅｃ（台形）、１２６ｍＶ／ｄｅｃ（扇形）と大幅
に低減し、カットオフ特性の向上が見られる。さらに、
Ｖｄ＝０．０１Ｖから０．５Ｖに上げた時のしきい値電
圧の低下量も大幅に低減され、大幅なＤＩＢＬの低減
等、ショートチャネル効果の抑制ができていることが分
かる。もちろんこのショートチャネル効果の抑制は、抑
制された分チャネル長を縮小できることを意味する。
【００７６】図７は、本実施形態の効果を説明するため
のもので、ゲート絶縁膜部分の電界強度を示す図であ
る。従来トランジスタと台形，扇形トランジスタの各々
に対する、Ｖg ＝−１Ｖ，３Ｖ時のチャネル中央のゲー
ト電極−チャネル間の電界、とチャネル端でのゲート電
極−チャネル間の電界を示している。(a-1) はＶｇ＝−
３Ｖ，ゲート中央からの距離ｘ＝０ｎｍ、(a-2) はＶｇ
＝−３Ｖ，ｘ＝２０ｎｍ、(b-1) はＶｇ＝１Ｖ，ｘ＝０
ｎｍ、(b-2) はＶｇ＝１Ｖ，ｘ＝２０ｎｍの場合であ
る。
のもので、ゲート絶縁膜部分の電界強度を示す図であ
る。従来トランジスタと台形，扇形トランジスタの各々
に対する、Ｖg ＝−１Ｖ，３Ｖ時のチャネル中央のゲー
ト電極−チャネル間の電界、とチャネル端でのゲート電
極−チャネル間の電界を示している。(a-1) はＶｇ＝−
３Ｖ，ゲート中央からの距離ｘ＝０ｎｍ、(a-2) はＶｇ
＝−３Ｖ，ｘ＝２０ｎｍ、(b-1) はＶｇ＝１Ｖ，ｘ＝０
ｎｍ、(b-2) はＶｇ＝１Ｖ，ｘ＝２０ｎｍの場合であ
る。
【００７７】従来トランジスタにおいては、ゲート電極
からチャネル側に向かって、電束の分散により電界が低
下して駆動能力が落ちるが、本実施形態によれば、チャ
ネル側に向かうほど従来例より電界が強まり、ゲート電
極側では逆に電界が弱まっている。従って本実施形態に
よれば、チャネル端での電界の劣化は無く、逆に電界集
中している。
からチャネル側に向かって、電束の分散により電界が低
下して駆動能力が落ちるが、本実施形態によれば、チャ
ネル側に向かうほど従来例より電界が強まり、ゲート電
極側では逆に電界が弱まっている。従って本実施形態に
よれば、チャネル端での電界の劣化は無く、逆に電界集
中している。
【００７８】図８は、本実施形態の効果を説明するため
のもので、ゲート絶縁膜とソース・ドレイン間にオフセ
ットを加えた場合のＶg −Ｉds特性を示している。従来
に比べて本実施形態では、オフセット変動によるしきい
値変動が小さいことが分かる。これは、図７のゲート絶
縁膜−ソース・ドレインが隣接している付近の電界が強
いことに起因していると思われる。このように本実施形
態によれば、オフセットバラツキ等の製造バラツキに対
して安定なトランジスタ特性が得られることを意味して
いる。
のもので、ゲート絶縁膜とソース・ドレイン間にオフセ
ットを加えた場合のＶg −Ｉds特性を示している。従来
に比べて本実施形態では、オフセット変動によるしきい
値変動が小さいことが分かる。これは、図７のゲート絶
縁膜−ソース・ドレインが隣接している付近の電界が強
いことに起因していると思われる。このように本実施形
態によれば、オフセットバラツキ等の製造バラツキに対
して安定なトランジスタ特性が得られることを意味して
いる。
【００７９】（第４の実施形態）図９は、本発明の第４
の実施形態に係わるＭＯＳトランジスタの素子構造を示
す平面図と断面図である。
の実施形態に係わるＭＯＳトランジスタの素子構造を示
す平面図と断面図である。
【００８０】図９（ａ）は、トランジスタのソース・ド
レイン間で切った断面図を示す。Ｓｉ基板１１上のソー
ス１２，チャネル，ドレイン１３とソース・ドレインの
両側に素子分離のＳＴＩ（Shallow Trench Isolation）
２１が形成され、ソース・ドレイン抵抗低減のために金
属層２４（Ｍｅｔａｌ２）が貼り付けられ、チャネル上
に薄いＳｉＯ2 等のバッファ膜２２とその上に比誘電率
が２０以上のゲート絶縁膜１４が逆凸型で形成されてい
る。詳細に言うと、逆凸で、少しでもゲート容量を増加
しつつ、ゲート−ソース・ドレイン間容量を減らすため
に、ゲート絶縁膜１４の幅が狭くなるところは、斜めに
細くしている。
レイン間で切った断面図を示す。Ｓｉ基板１１上のソー
ス１２，チャネル，ドレイン１３とソース・ドレインの
両側に素子分離のＳＴＩ（Shallow Trench Isolation）
２１が形成され、ソース・ドレイン抵抗低減のために金
属層２４（Ｍｅｔａｌ２）が貼り付けられ、チャネル上
に薄いＳｉＯ2 等のバッファ膜２２とその上に比誘電率
が２０以上のゲート絶縁膜１４が逆凸型で形成されてい
る。詳細に言うと、逆凸で、少しでもゲート容量を増加
しつつ、ゲート−ソース・ドレイン間容量を減らすため
に、ゲート絶縁膜１４の幅が狭くなるところは、斜めに
細くしている。
【００８１】ゲート絶縁膜１４の両側は、図には示さな
いが、誘電率が２０以下のＳｉＮ等の側壁絶縁膜１６、
さらにその外側はＳｉＯ2 等の絶縁膜で覆われている。
ゲート絶縁膜１４上には、バリアメタル２３を介してゲ
ート電極１５（Ｍｅｔａｌ１）がゲート絶縁膜１４に対
してセルフアラインで形成されている。ソース・ドレイ
ンのＭｅｔａｌ２は、金属層２５（Ｍｅｔａｌ３）を介
して他の回路に接続されるようになっている。
いが、誘電率が２０以下のＳｉＮ等の側壁絶縁膜１６、
さらにその外側はＳｉＯ2 等の絶縁膜で覆われている。
ゲート絶縁膜１４上には、バリアメタル２３を介してゲ
ート電極１５（Ｍｅｔａｌ１）がゲート絶縁膜１４に対
してセルフアラインで形成されている。ソース・ドレイ
ンのＭｅｔａｌ２は、金属層２５（Ｍｅｔａｌ３）を介
して他の回路に接続されるようになっている。
【００８２】図９（ｂ）は、本実施形態の平面図とチャ
ネル幅方向の断面図を示す。高誘電率のゲート絶縁膜１
４（Ｈｉ−ε）は、図中の(1) に示すように、逆凸の下
の狭い部分はトランジスタのチャネル部分の上にのみ形
成し、上の広い部分はチャネル長，チャネル幅にオフセ
ットを増やした部分で形成している。また、図中の(2)
に示すように、上の広い部分はゲート電極１５と同じに
或いはセルフアラインに形成しても良い。図９（ｃ）
は、ゲート絶縁膜１４の上の部分と下の部分を両方とも
ゲート配線に合わせて形成している。即ち、ゲート電極
１５のコンタクトの引き延ばし部分でも高誘電体材料の
ゲート絶縁膜１４を引き延ばしている。この場合でも、
引き延ばし部の下はＳＴＩで形成すれば、ゲート電極１
５の寄生容量はそれほど増加しないことが分かる。な
お、図中の２７はソース・ドレインのコンタクトであ
る。
ネル幅方向の断面図を示す。高誘電率のゲート絶縁膜１
４（Ｈｉ−ε）は、図中の(1) に示すように、逆凸の下
の狭い部分はトランジスタのチャネル部分の上にのみ形
成し、上の広い部分はチャネル長，チャネル幅にオフセ
ットを増やした部分で形成している。また、図中の(2)
に示すように、上の広い部分はゲート電極１５と同じに
或いはセルフアラインに形成しても良い。図９（ｃ）
は、ゲート絶縁膜１４の上の部分と下の部分を両方とも
ゲート配線に合わせて形成している。即ち、ゲート電極
１５のコンタクトの引き延ばし部分でも高誘電体材料の
ゲート絶縁膜１４を引き延ばしている。この場合でも、
引き延ばし部の下はＳＴＩで形成すれば、ゲート電極１
５の寄生容量はそれほど増加しないことが分かる。な
お、図中の２７はソース・ドレインのコンタクトであ
る。
【００８３】図１０は、本実施形態の効果を説明するた
めのもので、従来例及び実施形態トランジスタのレイア
ウト図である。
めのもので、従来例及び実施形態トランジスタのレイア
ウト図である。
【００８４】本実施形態において、ゲート絶縁膜として
比誘電率＝８０の高誘電率材料を用いてＬＢ＝５０ｎ
ｍ、酸化膜換算絶縁膜厚３ｎｍ、ＬＴ／ＬＢ＝３のトラ
ンジスタを実現した場合、前記図５に示すように、トラ
ンジスタの５極管の駆動能力は１．６４倍になり、さら
にショートチャネル効果抑制分Ｌを細くすると駆動能力
は１．８５倍になる。図１０（ａ）はチャネル幅Ｗ＝１
の場合の従来トランジスタを示し、図１０（ｂ）はチャ
ネル幅Ｗ＝１．８の場合の従来トランジスタを示し、図
１０（ｃ）は、扇形，台形，逆凸形等のＬＴを大きくし
た場合のトランジスタを示している。
比誘電率＝８０の高誘電率材料を用いてＬＢ＝５０ｎ
ｍ、酸化膜換算絶縁膜厚３ｎｍ、ＬＴ／ＬＢ＝３のトラ
ンジスタを実現した場合、前記図５に示すように、トラ
ンジスタの５極管の駆動能力は１．６４倍になり、さら
にショートチャネル効果抑制分Ｌを細くすると駆動能力
は１．８５倍になる。図１０（ａ）はチャネル幅Ｗ＝１
の場合の従来トランジスタを示し、図１０（ｂ）はチャ
ネル幅Ｗ＝１．８の場合の従来トランジスタを示し、図
１０（ｃ）は、扇形，台形，逆凸形等のＬＴを大きくし
た場合のトランジスタを示している。
【００８５】本実施形態のトランジスタは、チャネル部
分だけでなく、ソース１２，ドレイン１３，素子分離，
ゲートコンタクト領域２８を広くでき、図１０（ｃ）に
示したように、ゲート駆動能力を上げるためにＬＴを従
来の３倍にしても、それほどレイアウト面積は増加しな
い、これに対して、図１０（ｃ）と同様な効果を上げる
ために、図１０（ｂ）に示すようにチャネル幅を１．８
とすると、トランジスタ全体の面積は大きくなることと
なる。また、この比較はチャネル幅が大きい場合、ゲー
トコンタクト領域２８の割合が減ってさらに効果がある
ことが分かる。
分だけでなく、ソース１２，ドレイン１３，素子分離，
ゲートコンタクト領域２８を広くでき、図１０（ｃ）に
示したように、ゲート駆動能力を上げるためにＬＴを従
来の３倍にしても、それほどレイアウト面積は増加しな
い、これに対して、図１０（ｃ）と同様な効果を上げる
ために、図１０（ｂ）に示すようにチャネル幅を１．８
とすると、トランジスタ全体の面積は大きくなることと
なる。また、この比較はチャネル幅が大きい場合、ゲー
トコンタクト領域２８の割合が減ってさらに効果がある
ことが分かる。
【００８６】（第５の実施形態）図１１（ａ）〜（ｐ）
は、本発明の第５の実施形態に係わるＭＯＳトランジス
タの素子構造を示す断面図である。
は、本発明の第５の実施形態に係わるＭＯＳトランジス
タの素子構造を示す断面図である。
【００８７】図１１（ａ）は、上辺が底辺より長い台形
でゲート絶縁膜１４を形成した場合を示し、第１の実施
形態（図１（ｂ））と等価であり、効果も第１の実施形
態と同様である。図１１（ｂ）は、上記定義の扇形トラ
ンジスタであり、第２の実施形態（図２上右図）と等価
であり、効果も第２の実施形態と同様である。図１１
（ｃ）は、高誘電体ゲート絶縁膜１４がゲート電極１５
の左右側面も覆った場合を示し、ゲート電極１５の側面
の表面に発生する電荷による電束がソース・ドレイン等
の周辺にもれるのを防ぎ、ゲートチャネル側に向かわせ
ることができ、チャネル側の電束密度を上げる効果と、
ゲート−ソース・ドレイン間の寄生容量を減らす効果が
ある。図１１（ｄ）は（ｃ）の考えをさらに延長し、ゲ
ート電極１５の上部も高誘電体ゲート絶縁膜１４で覆っ
たものであり、ゲート電極１５の上部から発生される電
束も、かなり漏れるがチャネル側に向かわせることがで
きる効果がある。
でゲート絶縁膜１４を形成した場合を示し、第１の実施
形態（図１（ｂ））と等価であり、効果も第１の実施形
態と同様である。図１１（ｂ）は、上記定義の扇形トラ
ンジスタであり、第２の実施形態（図２上右図）と等価
であり、効果も第２の実施形態と同様である。図１１
（ｃ）は、高誘電体ゲート絶縁膜１４がゲート電極１５
の左右側面も覆った場合を示し、ゲート電極１５の側面
の表面に発生する電荷による電束がソース・ドレイン等
の周辺にもれるのを防ぎ、ゲートチャネル側に向かわせ
ることができ、チャネル側の電束密度を上げる効果と、
ゲート−ソース・ドレイン間の寄生容量を減らす効果が
ある。図１１（ｄ）は（ｃ）の考えをさらに延長し、ゲ
ート電極１５の上部も高誘電体ゲート絶縁膜１４で覆っ
たものであり、ゲート電極１５の上部から発生される電
束も、かなり漏れるがチャネル側に向かわせることがで
きる効果がある。
【００８８】図１１（ｅ）は逆凸形の高誘電体ゲート絶
縁膜１４の例、即ち面積の広い上部ゲート絶縁膜と面積
の狭い下部ゲート絶縁膜を用いた例を示す。面積の広い
上部ゲート絶縁膜厚に対する、面積の狭い下部ゲート絶
縁膜厚の比を下げれば下げるほど、ゲート容量は増加す
る効果がある。図１１（ｆ）は、（ｃ）と（ｅ）を組み
合わせた効果がある。図１１（ｇ）は高誘電体ゲート絶
縁膜１４の上部面積に比べて、ゲート電極１５の面積が
大きい（この断面積では長い）場合を示す。このよう
に、高誘電体ゲート絶縁膜１４の上部チャネル長とゲー
ト電極１５の長さは自由に変えることができるし、セル
フアラインで同じ長さにしてもよい。図１１（ｈ）は、
高誘電体ゲート絶縁膜１４をじょうろ形で形成した場合
を示す。
縁膜１４の例、即ち面積の広い上部ゲート絶縁膜と面積
の狭い下部ゲート絶縁膜を用いた例を示す。面積の広い
上部ゲート絶縁膜厚に対する、面積の狭い下部ゲート絶
縁膜厚の比を下げれば下げるほど、ゲート容量は増加す
る効果がある。図１１（ｆ）は、（ｃ）と（ｅ）を組み
合わせた効果がある。図１１（ｇ）は高誘電体ゲート絶
縁膜１４の上部面積に比べて、ゲート電極１５の面積が
大きい（この断面積では長い）場合を示す。このよう
に、高誘電体ゲート絶縁膜１４の上部チャネル長とゲー
ト電極１５の長さは自由に変えることができるし、セル
フアラインで同じ長さにしてもよい。図１１（ｈ）は、
高誘電体ゲート絶縁膜１４をじょうろ形で形成した場合
を示す。
【００８９】図１１（ｉ）は、高誘電体ゲート絶縁膜１
４の上部は立方体、下部は幅をある傾きで狭くした台形
の場合を示す。図１１（ｊ）は、（ｉ）の変形で、高誘
電体ゲート絶縁膜１４の上部は立方体、下部は幅を徐々
に丸みをもたせて狭くした場合を示す。図１１（ｋ）
は、図９（ａ）と同様な構成を示す。図１１（ｌ）は、
高誘電体ゲート絶縁膜１４を量子的に何段階に分けてチ
ャネル側に向かって、面積を減らす（長さを短くする）
方法である。段々の回数は図では示さないが何回でも良
い。
４の上部は立方体、下部は幅をある傾きで狭くした台形
の場合を示す。図１１（ｊ）は、（ｉ）の変形で、高誘
電体ゲート絶縁膜１４の上部は立方体、下部は幅を徐々
に丸みをもたせて狭くした場合を示す。図１１（ｋ）
は、図９（ａ）と同様な構成を示す。図１１（ｌ）は、
高誘電体ゲート絶縁膜１４を量子的に何段階に分けてチ
ャネル側に向かって、面積を減らす（長さを短くする）
方法である。段々の回数は図では示さないが何回でも良
い。
【００９０】図１１（ｍ）は、台形トランジスタより扇
形トランジスタが効果があることを踏まえ、量子的にチ
ャネル中央から端に向かうに従って、ゲート電極１５の
下部位置（即ち高誘電体ゲート絶縁膜１４の上部位置）
をＳｉ側に近づけた場合を示す。これにより、チャネル
端のゲート電極１５とチャネルまでの距離が遠のくのを
防ぎ、ゲート容量の増加の効率を上げている。（ｂ）の
ような扇形は高誘電体ゲート絶縁膜１４の上部の丸みを
形成するのは割と難しいが、（ｍ）のような方式により
容易に実現できる。図１１（ｎ）は、Ｓｉ界面と高誘電
体ゲート絶縁膜間にバッファ膜２２を形成した場合を示
し、格子定数不整合や高誘電体材料のＳｉへの拡散を防
ぐ効果がある。
形トランジスタが効果があることを踏まえ、量子的にチ
ャネル中央から端に向かうに従って、ゲート電極１５の
下部位置（即ち高誘電体ゲート絶縁膜１４の上部位置）
をＳｉ側に近づけた場合を示す。これにより、チャネル
端のゲート電極１５とチャネルまでの距離が遠のくのを
防ぎ、ゲート容量の増加の効率を上げている。（ｂ）の
ような扇形は高誘電体ゲート絶縁膜１４の上部の丸みを
形成するのは割と難しいが、（ｍ）のような方式により
容易に実現できる。図１１（ｎ）は、Ｓｉ界面と高誘電
体ゲート絶縁膜間にバッファ膜２２を形成した場合を示
し、格子定数不整合や高誘電体材料のＳｉへの拡散を防
ぐ効果がある。
【００９１】図１１（ｏ）は、高誘電体ゲート絶縁膜１
４とゲート電極１５の間にバリアメタル２３を形成した
場合を示す。図１１（ｐ）は、ゲート絶縁膜側面の絶縁
膜１６の誘電率ε１より高誘電体ゲート絶縁膜１４の上
部材料の比誘電率ε２を大きく、さらに高誘電体ゲート
絶縁膜１４の上部材料の比誘電率ε２より、高誘電体ゲ
ート絶縁膜１４の下部材料の比誘電率ε３を大きくした
場合を示す。面積が小さくなる下部での容量低下を誘電
率を上げて補うことができる。
４とゲート電極１５の間にバリアメタル２３を形成した
場合を示す。図１１（ｐ）は、ゲート絶縁膜側面の絶縁
膜１６の誘電率ε１より高誘電体ゲート絶縁膜１４の上
部材料の比誘電率ε２を大きく、さらに高誘電体ゲート
絶縁膜１４の上部材料の比誘電率ε２より、高誘電体ゲ
ート絶縁膜１４の下部材料の比誘電率ε３を大きくした
場合を示す。面積が小さくなる下部での容量低下を誘電
率を上げて補うことができる。
【００９２】以上、図１１（ａ）〜（ｐ）に複数の例を
示したが、これらは全て単独ばかりで無く、組み合わせ
て用いることは容易であるし、ゲート容量や寄生容量に
変化はあるが、図１〜図１０までの効果は全て当てはま
る。
示したが、これらは全て単独ばかりで無く、組み合わせ
て用いることは容易であるし、ゲート容量や寄生容量に
変化はあるが、図１〜図１０までの効果は全て当てはま
る。
【００９３】（第６の実施形態）図１２（ａ）〜（ｌ）
は、本発明の第６の実施形態に係わるＭＯＳトランジス
タの素子構造を示す断面図である。
は、本発明の第６の実施形態に係わるＭＯＳトランジス
タの素子構造を示す断面図である。
【００９４】図１２（ａ）は図１１（ｅ）に加え、ゲー
ト電極１５で高誘電体ゲート絶縁膜１４の逆凸形の上部
の面積が広い部分の側壁まで覆った場合を示す。ここ
で、ゲート電極最下の部分からチャネル部までの距離を
チャネル中央の高誘電体ゲート絶縁膜厚より以上にして
おけば、リーク増加の問題は防げる。図１２（ｂ）は、
（ａ）を改良した場合を示し、高誘電体ゲート絶縁膜１
４の上部に丸みを持たせ、ゲート電極１５とチャネル間
距離をできるだけ最小で一定に保ちゲート容量を最大化
する効果がある。図１２（ｃ）は、図１１（ｇ）と同様
で、但し左右のゲート電極１５と高誘電体ゲート絶縁膜
１４と間のオフセット量が異なる。図１２（ｄ）は、図
１１（ｇ）と逆で、ゲート電極１５の長さを高誘電体ゲ
ート絶縁膜１４の上部長さより短くした例である。この
場合でも従来に比べ容量増加の効果はある。
ト電極１５で高誘電体ゲート絶縁膜１４の逆凸形の上部
の面積が広い部分の側壁まで覆った場合を示す。ここ
で、ゲート電極最下の部分からチャネル部までの距離を
チャネル中央の高誘電体ゲート絶縁膜厚より以上にして
おけば、リーク増加の問題は防げる。図１２（ｂ）は、
（ａ）を改良した場合を示し、高誘電体ゲート絶縁膜１
４の上部に丸みを持たせ、ゲート電極１５とチャネル間
距離をできるだけ最小で一定に保ちゲート容量を最大化
する効果がある。図１２（ｃ）は、図１１（ｇ）と同様
で、但し左右のゲート電極１５と高誘電体ゲート絶縁膜
１４と間のオフセット量が異なる。図１２（ｄ）は、図
１１（ｇ）と逆で、ゲート電極１５の長さを高誘電体ゲ
ート絶縁膜１４の上部長さより短くした例である。この
場合でも従来に比べ容量増加の効果はある。
【００９５】図１２（ｅ）は、ソース１２側の高誘電体
ゲート絶縁膜１４のはみ出し量をドレイン１３側の高誘
電体ゲート絶縁膜１４のはみ出し量よりも大きくした場
合である。図１２（ｆ）は、ソース１２側は本発明のよ
うな高誘電体ゲート絶縁膜１４のはみ出しを施し、ドレ
イン１３側の高誘電体ゲート絶縁膜１４は従来例のまま
にした場合を示す。
ゲート絶縁膜１４のはみ出し量をドレイン１３側の高誘
電体ゲート絶縁膜１４のはみ出し量よりも大きくした場
合である。図１２（ｆ）は、ソース１２側は本発明のよ
うな高誘電体ゲート絶縁膜１４のはみ出しを施し、ドレ
イン１３側の高誘電体ゲート絶縁膜１４は従来例のまま
にした場合を示す。
【００９６】通常、論理回路構成時、ゲート電圧をＶss
からＶddに上げてトランジスタをＯＮすると、ソース側
はＶssのままであるがドレイン側はＶddからＶssに下が
るため、ゲート電極−ドレイン間容量とゲート電極−ソ
ース間容量が同じでも、ゲート電極−ドレイン間容量に
印加される電圧変動が−ＶddからＶddとゲート電極−ソ
ース間容量に印加される電圧変動の２倍になり、実動作
上問題がある。図１２（ｅ）（ｆ）の実施形態はこの問
題を鑑み、できるだけゲート容量を増やしつつ、実動作
上見かけ上容量が大きいドレイン側への高誘電体ゲート
絶縁膜１４のはみ出しを減らし、或いは無くし、より高
性能なトランジスタを実現している。
からＶddに上げてトランジスタをＯＮすると、ソース側
はＶssのままであるがドレイン側はＶddからＶssに下が
るため、ゲート電極−ドレイン間容量とゲート電極−ソ
ース間容量が同じでも、ゲート電極−ドレイン間容量に
印加される電圧変動が−ＶddからＶddとゲート電極−ソ
ース間容量に印加される電圧変動の２倍になり、実動作
上問題がある。図１２（ｅ）（ｆ）の実施形態はこの問
題を鑑み、できるだけゲート容量を増やしつつ、実動作
上見かけ上容量が大きいドレイン側への高誘電体ゲート
絶縁膜１４のはみ出しを減らし、或いは無くし、より高
性能なトランジスタを実現している。
【００９７】図１２（ｇ）は、上記定義の扇形における
高誘電体ゲート絶縁膜１４の上部のゲート電極１５と接
する部分の傾きを徐々に何段階かで端に向かって大きく
した場合を示しており、この構成により効果を最大限化
できる。図１２（ｈ）は、高誘電体ゲート絶縁膜１４の
チャネルと接する部分も弧を持たし、完全なドーナツ型
の高誘電体ゲート絶縁膜１４を中心を通る線である角度
で切った構造になっている。この構成では、チャネル部
に印加される電界を均一にできる効果がある。
高誘電体ゲート絶縁膜１４の上部のゲート電極１５と接
する部分の傾きを徐々に何段階かで端に向かって大きく
した場合を示しており、この構成により効果を最大限化
できる。図１２（ｈ）は、高誘電体ゲート絶縁膜１４の
チャネルと接する部分も弧を持たし、完全なドーナツ型
の高誘電体ゲート絶縁膜１４を中心を通る線である角度
で切った構造になっている。この構成では、チャネル部
に印加される電界を均一にできる効果がある。
【００９８】図１２（ｉ）は、高誘電体ゲート絶縁膜１
４の下部チャネル長（ＬＢ）をチャネルよりも短くした
例である。図１２（ｊ）は、これとは逆に、高誘電体ゲ
ート絶縁膜１４の下部チャネル長（ＬＢ）をチャネルよ
りも長くした例である。図１２（ｋ）は、本実施形態の
トランジスタをＳＯＩで形成した場合を示す。図１２
（ｌ）は、本実施形態のトランジスタを、溝内にチャネ
ルを形成するコンケイブ（concave ）形で形成した場合
を示す。
４の下部チャネル長（ＬＢ）をチャネルよりも短くした
例である。図１２（ｊ）は、これとは逆に、高誘電体ゲ
ート絶縁膜１４の下部チャネル長（ＬＢ）をチャネルよ
りも長くした例である。図１２（ｋ）は、本実施形態の
トランジスタをＳＯＩで形成した場合を示す。図１２
（ｌ）は、本実施形態のトランジスタを、溝内にチャネ
ルを形成するコンケイブ（concave ）形で形成した場合
を示す。
【００９９】以上、図１２（ａ）〜（ｌ）に複数の実施
形態を示したが、これらは全て単独ばかりで無く、図１
１を含め組み合わせて用いることは容易であるし、ゲー
ト容量や寄生容量に変化はあるが、図１〜図１０までの
効果は全て当てはまる。また、図１２（ｋ）（ｌ）に示
したように、従来の各種提案されているトランジスタと
本実施形態の構造を組み合わせることは容易である。
形態を示したが、これらは全て単独ばかりで無く、図１
１を含め組み合わせて用いることは容易であるし、ゲー
ト容量や寄生容量に変化はあるが、図１〜図１０までの
効果は全て当てはまる。また、図１２（ｋ）（ｌ）に示
したように、従来の各種提案されているトランジスタと
本実施形態の構造を組み合わせることは容易である。
【０１００】（第７の実施形態）図１３（ａ）〜（ｆ）
は、本発明の第７の実施形態に係わるＭＯＳトランジス
タの素子構造を示す断面図である。
は、本発明の第７の実施形態に係わるＭＯＳトランジス
タの素子構造を示す断面図である。
【０１０１】図１３（ａ）は、高誘電体ゲート絶縁膜１
４として誘電率がソース−ドレイン方向と、ゲート電極
−チャネル方向で異なる異方性のある材料を用いた場合
を示す。ソース−ドレイン方向の誘電率ε２が、ゲート
電極−チャネルの誘電率ε１より大きくなる構造にする
と、逆凸形の本実施形態のトランジスタにおいて、高誘
電体ゲート絶縁膜１４の面積の広い上部をソース・ドレ
イン側に長く延ばしても、ソース・ドレイン側の誘電率
が大きいため、ゲート電極端とチャネル間の酸化膜厚換
算での距離を等方性材料に比べて短くできる。従って、
高誘電体ゲート絶縁膜１４の上部の長さを十分長くして
も、実質の酸化膜厚換算距離は増えず、チャネル部の電
束密度を十分に高めることができ、ゲート容量をさらに
増加できる。
４として誘電率がソース−ドレイン方向と、ゲート電極
−チャネル方向で異なる異方性のある材料を用いた場合
を示す。ソース−ドレイン方向の誘電率ε２が、ゲート
電極−チャネルの誘電率ε１より大きくなる構造にする
と、逆凸形の本実施形態のトランジスタにおいて、高誘
電体ゲート絶縁膜１４の面積の広い上部をソース・ドレ
イン側に長く延ばしても、ソース・ドレイン側の誘電率
が大きいため、ゲート電極端とチャネル間の酸化膜厚換
算での距離を等方性材料に比べて短くできる。従って、
高誘電体ゲート絶縁膜１４の上部の長さを十分長くして
も、実質の酸化膜厚換算距離は増えず、チャネル部の電
束密度を十分に高めることができ、ゲート容量をさらに
増加できる。
【０１０２】図１３（ｂ）は、高誘電体ゲート絶縁膜１
４を用いず、高誘電体ゲート絶縁膜３４で本発明を実現
した場合を示す。この場合、高誘電体ゲート絶縁膜を用
いた場合と同様な効果は勿論のこと、記憶効果を持たせ
ることができる。
４を用いず、高誘電体ゲート絶縁膜３４で本発明を実現
した場合を示す。この場合、高誘電体ゲート絶縁膜を用
いた場合と同様な効果は勿論のこと、記憶効果を持たせ
ることができる。
【０１０３】本発明でＮＡＮＤ，ＮＯＲ論理ゲートを実
現するためには、本実施形態の上記トランジスタを並
列，直列に接続すれば実現できるし、図１３（ｃ）の直
列接続に示すように、高誘電体ゲート絶縁膜１４を介し
てＧａｔｅ１，２を直列に接続することもできる。図１
３（ｃ）の左図は、ソース−ドレイン方向の断面、右図
はチャネル幅方向の断面を示す。この構成により、トラ
ンジスタ間の拡散層を省略してトランジスタサイズを小
さくできるメリットがある。この原理で、並列接続もで
きる。
現するためには、本実施形態の上記トランジスタを並
列，直列に接続すれば実現できるし、図１３（ｃ）の直
列接続に示すように、高誘電体ゲート絶縁膜１４を介し
てＧａｔｅ１，２を直列に接続することもできる。図１
３（ｃ）の左図は、ソース−ドレイン方向の断面、右図
はチャネル幅方向の断面を示す。この構成により、トラ
ンジスタ間の拡散層を省略してトランジスタサイズを小
さくできるメリットがある。この原理で、並列接続もで
きる。
【０１０４】高誘電体ゲート絶縁膜１４を用いるとさら
に、図１３（ｄ）（ｅ）（ｆ）のような構成が実現でき
る。図１３（ｄ）は、ゲート絶縁膜１４の比誘電率が非
常に高い場合、ゲート絶縁膜１４の縦横比が大きくな
り、本発明のトランジスタ構造のゲート電極１５の下
に、他の配線３５（Ｍｅｔａｌ１）を引き回した例を示
す。図１３（ｅ）は、従来のトランジスタ構造でゲート
電極１５の下に、他の配線３５（Ｍｅｔａｌ１）を引き
回した例を示す。図１３（ｆ）は、ゲート絶縁膜１４の
比誘電率が、その周りの絶縁膜１６に比べて非常に大き
い場合、ゲート絶縁膜１４自身を配線であるかのように
引き回した場合を示す。引き回しは、縦方向，横方向と
自由自在である。
に、図１３（ｄ）（ｅ）（ｆ）のような構成が実現でき
る。図１３（ｄ）は、ゲート絶縁膜１４の比誘電率が非
常に高い場合、ゲート絶縁膜１４の縦横比が大きくな
り、本発明のトランジスタ構造のゲート電極１５の下
に、他の配線３５（Ｍｅｔａｌ１）を引き回した例を示
す。図１３（ｅ）は、従来のトランジスタ構造でゲート
電極１５の下に、他の配線３５（Ｍｅｔａｌ１）を引き
回した例を示す。図１３（ｆ）は、ゲート絶縁膜１４の
比誘電率が、その周りの絶縁膜１６に比べて非常に大き
い場合、ゲート絶縁膜１４自身を配線であるかのように
引き回した場合を示す。引き回しは、縦方向，横方向と
自由自在である。
【０１０５】以上、図１３（ａ）〜（ｆ）に複数の実施
形態を示したが、これらは全て単独ばかりで無く、図１
１、図１２を含め組み合わせて用いることは容易である
し、ゲート容量や寄生容量に変化はあるが、図１〜図１
０までの効果は全て当てはまる。
形態を示したが、これらは全て単独ばかりで無く、図１
１、図１２を含め組み合わせて用いることは容易である
し、ゲート容量や寄生容量に変化はあるが、図１〜図１
０までの効果は全て当てはまる。
【０１０６】図１４は図１１、図１２等で説明した実施
形態における容量成分比較を示す図である。
形態における容量成分比較を示す図である。
【０１０７】図１４（ａ）は従来例、図１４（ｂ）〜
（ｆ）は実施形態を示す。Ｃgbはゲートチャネル間容
量、Ｃgs，Ｃgdはゲート−ソース間容量、ゲート−ドレ
イン間容量を示す。最小ゲート絶縁膜厚を一定にした場
合、ゲート容量が最大になるのは（ｃ）の扇形、（ｆ）
の丸みを持ったゲート電極カバー形であり、寄生容量を
減らすことも考えると（ｃ）の扇形がこの中では最も性
能が良いことが分かる。
（ｆ）は実施形態を示す。Ｃgbはゲートチャネル間容
量、Ｃgs，Ｃgdはゲート−ソース間容量、ゲート−ドレ
イン間容量を示す。最小ゲート絶縁膜厚を一定にした場
合、ゲート容量が最大になるのは（ｃ）の扇形、（ｆ）
の丸みを持ったゲート電極カバー形であり、寄生容量を
減らすことも考えると（ｃ）の扇形がこの中では最も性
能が良いことが分かる。
【０１０８】図１５は、本発明の効果を説明するための
もので、等電位線図を示している。図１５（ａ）（ｂ）
（ｃ）は、図１４（ｄ）（ｅ）（ｆ）の形状でゲート電
圧に−３Ｖ印加時の等電位線図を示す。全てチャネル側
での等電位線間距離が短くなり、電束集中が起こってい
ることが分かる。特に、図１５（ｂ）は高率良く電束集
中が起こっているのが分かる。
もので、等電位線図を示している。図１５（ａ）（ｂ）
（ｃ）は、図１４（ｄ）（ｅ）（ｆ）の形状でゲート電
圧に−３Ｖ印加時の等電位線図を示す。全てチャネル側
での等電位線間距離が短くなり、電束集中が起こってい
ることが分かる。特に、図１５（ｂ）は高率良く電束集
中が起こっているのが分かる。
【０１０９】（第８の実施形態）図１６は、本発明の第
８の実施形態に係わるＭＯＳトランジスタの素子構造を
従来構造と共に模式的に示す断面図と、各種トランジス
タ構造とチャネル電荷密度の関係を示す特性図である。
８の実施形態に係わるＭＯＳトランジスタの素子構造を
従来構造と共に模式的に示す断面図と、各種トランジス
タ構造とチャネル電荷密度の関係を示す特性図である。
【０１１０】図１〜図１５の例では、ソース−ドレイン
方向に上部チャネル長を下部チャネル長より長く取っ
て、電束集中を行う言わば２次元的なものであったが、
図１６においては、さらにチャネル幅方向も電束を集中
させて、さらに本発明のゲート容量増加の効果を高めて
いる。図１６上左図は従来、図１６上右図は本実施形態
を示し、完全に球状で電束集中させた場合、理論的に
は、ＬＴ／ＬＢの比だけチャネル部の電荷密度は増加し
駆動能力が増加する。
方向に上部チャネル長を下部チャネル長より長く取っ
て、電束集中を行う言わば２次元的なものであったが、
図１６においては、さらにチャネル幅方向も電束を集中
させて、さらに本発明のゲート容量増加の効果を高めて
いる。図１６上左図は従来、図１６上右図は本実施形態
を示し、完全に球状で電束集中させた場合、理論的に
は、ＬＴ／ＬＢの比だけチャネル部の電荷密度は増加し
駆動能力が増加する。
【０１１１】図１６上右図の左側はソース−ドレイン方
向の断面、図１６上右図の右側はチャネル幅方向の断面
を示す。ソース−ドレイン方向を前記図１２（ｈ）のよ
うな構造とし、チャネル，高誘電体ゲート絶縁膜間の界
面を弧をさらに急にする。通常は、ソース・ドレイン位
置をＳｉ中深く持ってくると、ソース・ドレイン間距離
に対するチャネル中央の位置が上に来すぎるため、チャ
ネルのコントロールを失いショートチャネル効果の増加
が増すが、図１６上右図の右側のようにチャネル幅方向
はＳｉ基板中に深く持ってきても、同じソース、同じド
レイン間が近づくだけで問題ない。この例により、３次
元で電束を集中されることもできるし、図１６上右図の
右側だけのチャネル幅方向だけで電束集中させることが
できる。
向の断面、図１６上右図の右側はチャネル幅方向の断面
を示す。ソース−ドレイン方向を前記図１２（ｈ）のよ
うな構造とし、チャネル，高誘電体ゲート絶縁膜間の界
面を弧をさらに急にする。通常は、ソース・ドレイン位
置をＳｉ中深く持ってくると、ソース・ドレイン間距離
に対するチャネル中央の位置が上に来すぎるため、チャ
ネルのコントロールを失いショートチャネル効果の増加
が増すが、図１６上右図の右側のようにチャネル幅方向
はＳｉ基板中に深く持ってきても、同じソース、同じド
レイン間が近づくだけで問題ない。この例により、３次
元で電束を集中されることもできるし、図１６上右図の
右側だけのチャネル幅方向だけで電束集中させることが
できる。
【０１１２】従来の３次元のトランジスタ構造はこれと
一見似ているが、ゲート酸化膜等を用いているため、ゲ
ート絶縁膜厚は薄く３次元化しても、チャネル長やチャ
ネル幅は伸びるが、ゲート電極側とチャネル側と比べて
電束密度はほぼ同じで、本実施形態のような電荷密度の
増加は見られない。なお、図１６の３次元化は、図１１
〜図１３の各種実施形態に適用できる。
一見似ているが、ゲート酸化膜等を用いているため、ゲ
ート絶縁膜厚は薄く３次元化しても、チャネル長やチャ
ネル幅は伸びるが、ゲート電極側とチャネル側と比べて
電束密度はほぼ同じで、本実施形態のような電荷密度の
増加は見られない。なお、図１６の３次元化は、図１１
〜図１３の各種実施形態に適用できる。
【０１１３】図１６下図は、２次元で電束集中させた場
合と、３次元で電束集中させた場合の両方を示す。この
図から、同じＬＴ／ＬＢ比では３次元の方が効果がある
のが明らかである。
合と、３次元で電束集中させた場合の両方を示す。この
図から、同じＬＴ／ＬＢ比では３次元の方が効果がある
のが明らかである。
【０１１４】（第９の実施形態）図１７は、本発明の第
９の実施形態に係わるＭＯＳ型半導体装置の素子構造を
示す平面図（ａ）と断面図（ｂ）であり、特にＣＭＯＳ
構造を示している。
９の実施形態に係わるＭＯＳ型半導体装置の素子構造を
示す平面図（ａ）と断面図（ｂ）であり、特にＣＭＯＳ
構造を示している。
【０１１５】本発明の原理は、ｎＭＯＳトランジスタ，
ｐＭＯＳトランジスタの双方に適用でき、従ってＣＭＯ
Ｓで構成した場合、その両方のトランジスタの高誘電体
ゲート絶縁膜を逆台形に形成することにより、各々のト
ランジスタで前記した効果が得られる。
ｐＭＯＳトランジスタの双方に適用でき、従ってＣＭＯ
Ｓで構成した場合、その両方のトランジスタの高誘電体
ゲート絶縁膜を逆台形に形成することにより、各々のト
ランジスタで前記した効果が得られる。
【０１１６】（第１０の実施形態）図１８は、本発明の
第１０の実施形態に係わる半導体装置の素子構造を示す
断面図である。従来トランジスタと本発明トランジスタ
を組み合わせた場合を示している。この例は、ＤＲＡＭ
セルアレイの高いゲート電圧が必要なトランジスタとし
て、従来の高誘電体膜のゲート絶縁膜のトランジスタを
用いて、周辺回路の低いゲート電圧が印加されるトラン
ジスタとして本発明のトランジスタを用いた場合を示
す。
第１０の実施形態に係わる半導体装置の素子構造を示す
断面図である。従来トランジスタと本発明トランジスタ
を組み合わせた場合を示している。この例は、ＤＲＡＭ
セルアレイの高いゲート電圧が必要なトランジスタとし
て、従来の高誘電体膜のゲート絶縁膜のトランジスタを
用いて、周辺回路の低いゲート電圧が印加されるトラン
ジスタとして本発明のトランジスタを用いた場合を示
す。
【０１１７】通常、ＤＲＡＭのセルトランジスタには、
Ｖdd以上（或いは内部降圧電位Ｖint 以上）の高いワー
ド線電圧（Ｖpp）を印加する必要があり、酸化膜厚換算
のゲート絶縁膜厚は通常のロジックＬＳＩより信頼性確
保のため厚くする必要があった。このため、同じゲート
絶縁膜で周辺回路のトランジスタを構成すると、トラン
ジスタのゲート絶縁膜が厚く駆動能力がロジック単独プ
ロセスに比べ劣る大きな問題点を抱えていた。これは、
ＤＲＡＭ−ロジック混載チップで顕著で、ＤＲＡＭのセ
ルトランジスタ側でゲート絶縁膜厚が制限され、多数の
素子があるロジック側の回路全体のトランジスタ性能が
劣る問題があり、ＤＲＡＭ−ＭＰＵを混載した場合にＭ
ＰＵ性能が劣り、全体の性能がなかなか上がらない問題
点がある。また、セルトランジスタのゲートと周辺トラ
ンジスタのゲートを別々に２回作る方法もあるが、コス
ト増が大きく問題があった。
Ｖdd以上（或いは内部降圧電位Ｖint 以上）の高いワー
ド線電圧（Ｖpp）を印加する必要があり、酸化膜厚換算
のゲート絶縁膜厚は通常のロジックＬＳＩより信頼性確
保のため厚くする必要があった。このため、同じゲート
絶縁膜で周辺回路のトランジスタを構成すると、トラン
ジスタのゲート絶縁膜が厚く駆動能力がロジック単独プ
ロセスに比べ劣る大きな問題点を抱えていた。これは、
ＤＲＡＭ−ロジック混載チップで顕著で、ＤＲＡＭのセ
ルトランジスタ側でゲート絶縁膜厚が制限され、多数の
素子があるロジック側の回路全体のトランジスタ性能が
劣る問題があり、ＤＲＡＭ−ＭＰＵを混載した場合にＭ
ＰＵ性能が劣り、全体の性能がなかなか上がらない問題
点がある。また、セルトランジスタのゲートと周辺トラ
ンジスタのゲートを別々に２回作る方法もあるが、コス
ト増が大きく問題があった。
【０１１８】本実施形態ではこの問題を無くすため、高
い電圧が印加される部分や高密度が要求されるＤＲＡＭ
のセルトランジスタの部分では、上下の面積比が等しい
高誘電体絶縁膜１４’を用い、電圧が低い（＝Ｖdd或い
はＶdd以下の内部降圧電位Ｖint ）トランジスタの部分
では、上下の面積比の異なる高誘電体絶縁膜１４を用い
いてる。そして、ゲート絶縁膜が厚く駆動能力が劣化す
るところをゲート絶縁膜の電束集中により、ゲート絶縁
膜を薄くした場合と同様の高性能なトランジスタを実現
している。
い電圧が印加される部分や高密度が要求されるＤＲＡＭ
のセルトランジスタの部分では、上下の面積比が等しい
高誘電体絶縁膜１４’を用い、電圧が低い（＝Ｖdd或い
はＶdd以下の内部降圧電位Ｖint ）トランジスタの部分
では、上下の面積比の異なる高誘電体絶縁膜１４を用い
いてる。そして、ゲート絶縁膜が厚く駆動能力が劣化す
るところをゲート絶縁膜の電束集中により、ゲート絶縁
膜を薄くした場合と同様の高性能なトランジスタを実現
している。
【０１１９】なお、図中の１１鳩に基板、１２はソー
ス、１３はドレイン、１５はゲート電極（ワード線）、
２１はＳＴＩ、４１はビット線、４２はキャパシタ電極
となるストレージノード、４３はキャパシタ絶縁膜、４
４はプレート電極、４５はソース・ドレイン上に張り付
けられた金属層を示している。
ス、１３はドレイン、１５はゲート電極（ワード線）、
２１はＳＴＩ、４１はビット線、４２はキャパシタ電極
となるストレージノード、４３はキャパシタ絶縁膜、４
４はプレート電極、４５はソース・ドレイン上に張り付
けられた金属層を示している。
【０１２０】本実施形態により、トランジスタを２度作
りコストを上げること無く、ＤＲＡＭの周辺回路やＤＲ
ＡＭ−ロジック混載のロジック部のトランジスタ性能
を、ロジック単独プロセス並に向上させることができ
る。
りコストを上げること無く、ＤＲＡＭの周辺回路やＤＲ
ＡＭ−ロジック混載のロジック部のトランジスタ性能
を、ロジック単独プロセス並に向上させることができ
る。
【０１２１】この図１８の実施形態は、ゲート絶縁膜下
限がゲートリーク電流に決まらない他の場合でも本発明
が適用でき、効果があることを示す。この場合、少なく
とも、Ｖpp印加のトランジスタのチャネル側電界と同じ
だけＶdd（或いはＶint ）印加のトランジスタのチャネ
ル側電界を上げることができる。この例は、Ｖdd印加ト
ランジスタのゲートリーク電流で信頼性が律束されるこ
とが無い例である。もちろん本発明の効果を上げ、図１
８の周辺回路のトランジスタのチャネル部の最大電界
を、セルトランジスタの電界以上に上げ、ロジック部の
性能を上げることもできる。この例では、Ｖpp印加の例
としてメモりセルトランジスタを用いたが、ワード線電
圧発生回路等、他のコア、或いは周辺回路で、高電圧を
印加する部分は従来のトランジスタを用いれば良い。
限がゲートリーク電流に決まらない他の場合でも本発明
が適用でき、効果があることを示す。この場合、少なく
とも、Ｖpp印加のトランジスタのチャネル側電界と同じ
だけＶdd（或いはＶint ）印加のトランジスタのチャネ
ル側電界を上げることができる。この例は、Ｖdd印加ト
ランジスタのゲートリーク電流で信頼性が律束されるこ
とが無い例である。もちろん本発明の効果を上げ、図１
８の周辺回路のトランジスタのチャネル部の最大電界
を、セルトランジスタの電界以上に上げ、ロジック部の
性能を上げることもできる。この例では、Ｖpp印加の例
としてメモりセルトランジスタを用いたが、ワード線電
圧発生回路等、他のコア、或いは周辺回路で、高電圧を
印加する部分は従来のトランジスタを用いれば良い。
【０１２２】（第１１の実施形態）図１９は、本発明の
第１１の実施形態に係わる半導体装置を示すブロック図
（ａ）と断面図（ｂ）であり、従来トランジスタと本発
明トランジスタを組み合わせた場合を示している。
第１１の実施形態に係わる半導体装置を示すブロック図
（ａ）と断面図（ｂ）であり、従来トランジスタと本発
明トランジスタを組み合わせた場合を示している。
【０１２３】図１８の例の他に、ＤＲＡＭのＩ／Ｏ回路
や、他のＭＰＵに代表されるＬＳＩチップ内部で、高電
圧が印加される部分は従来形トランジスタを用い、低電
圧で高速動作が要求される部分では本発明のトランジス
タを用いればよい。図１９の例では、Ｖddが印加される
Ｉ／Ｏ部や降圧回路部では従来トランジスタを、降圧電
位しか印加されない内部回路は本発明のトランジスタを
用いている。この例の他、電圧が複数あるところは従来
と少なくとも１種類以上の本発明のトランジスタを用い
ることができる。
や、他のＭＰＵに代表されるＬＳＩチップ内部で、高電
圧が印加される部分は従来形トランジスタを用い、低電
圧で高速動作が要求される部分では本発明のトランジス
タを用いればよい。図１９の例では、Ｖddが印加される
Ｉ／Ｏ部や降圧回路部では従来トランジスタを、降圧電
位しか印加されない内部回路は本発明のトランジスタを
用いている。この例の他、電圧が複数あるところは従来
と少なくとも１種類以上の本発明のトランジスタを用い
ることができる。
【０１２４】（第１２の実施形態）図２０は、本発明の
第１２の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
第１２の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
【０１２５】まず、図２０（ａ）に示すように、Ｓｉ基
板１１内に素子形成領域を囲むように素子分離のための
ＳＴＩ２１を形成し、素子形成領域上にダミー酸化膜５
１を介してポリＳｉ等からなるダミーゲート５２を形成
する。このダミーゲート５２は、レジスト５３をマスク
に選択エッチングすることにより形成する。
板１１内に素子形成領域を囲むように素子分離のための
ＳＴＩ２１を形成し、素子形成領域上にダミー酸化膜５
１を介してポリＳｉ等からなるダミーゲート５２を形成
する。このダミーゲート５２は、レジスト５３をマスク
に選択エッチングすることにより形成する。
【０１２６】次いで、図２０（ｂ）に示すように、ダミ
ーゲート５２の側部にＳｉＮ等からなる側壁絶縁膜５５
を形成し、ダミーゲート５２と共に側壁絶縁膜５５をマ
スクにソース・ドレイン１２，１３の拡散層を形成す
る。続いて、ソース・ドレイン１２，１３にコンタクト
する金属層５６を形成する。
ーゲート５２の側部にＳｉＮ等からなる側壁絶縁膜５５
を形成し、ダミーゲート５２と共に側壁絶縁膜５５をマ
スクにソース・ドレイン１２，１３の拡散層を形成す
る。続いて、ソース・ドレイン１２，１３にコンタクト
する金属層５６を形成する。
【０１２７】次いで、図２０（ｃ）に示すように、全面
に低誘電率絶縁膜１６を堆積する。続いて、図２０
（ｄ）に示すように、絶縁膜１６に上部チャネル長の穴
をダミーゲート５２が露出する深さに開ける。その後、
図２０（ｅ）に示すように、ダミーゲート５２を取り除
く。
に低誘電率絶縁膜１６を堆積する。続いて、図２０
（ｄ）に示すように、絶縁膜１６に上部チャネル長の穴
をダミーゲート５２が露出する深さに開ける。その後、
図２０（ｅ）に示すように、ダミーゲート５２を取り除
く。
【０１２８】次いで、図２０（ｆ）に示すように、全面
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積させる。続いて、図２０（ｇ）に示すよう
に、ＣＭＰ或いは化学エッチングで、絶縁膜１６が露出
するまでゲート絶縁膜１４を削る。
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積させる。続いて、図２０（ｇ）に示すよう
に、ＣＭＰ或いは化学エッチングで、絶縁膜１６が露出
するまでゲート絶縁膜１４を削る。
【０１２９】次いで、図２０（ｈ）に示すように、ゲー
ト絶縁膜１４上にポリＳｉ等からなるゲート電極１５を
堆積させ、図示しないマスクを用いてゲート電極１５を
所望パターンに加工する。これらの工程により、逆凸形
のゲート絶縁膜を有するＭＯＳトランジスタが実現でき
る。
ト絶縁膜１４上にポリＳｉ等からなるゲート電極１５を
堆積させ、図示しないマスクを用いてゲート電極１５を
所望パターンに加工する。これらの工程により、逆凸形
のゲート絶縁膜を有するＭＯＳトランジスタが実現でき
る。
【０１３０】（第１３の実施形態）図２１は、本発明の
第１３の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
第１３の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
【０１３１】図２１（ａ）〜（ｅ）までの工程は図２０
（ａ）〜（ｅ）までの工程と同じであり、Ｓｉ基板１１
内にＳＴＩ２１を形成し、素子形成領域上にダミー酸化
膜５１を介してダミーゲート５２を形成し、さらに側壁
絶縁膜５５、ソース・ドレイン１２，１３、及び金属層
５６を形成する。続いて、低誘電率絶縁膜１６を堆積
し、この絶縁膜１６に上部チャネル長の穴を開けた後、
ダミーゲート５２を取り除く。
（ａ）〜（ｅ）までの工程と同じであり、Ｓｉ基板１１
内にＳＴＩ２１を形成し、素子形成領域上にダミー酸化
膜５１を介してダミーゲート５２を形成し、さらに側壁
絶縁膜５５、ソース・ドレイン１２，１３、及び金属層
５６を形成する。続いて、低誘電率絶縁膜１６を堆積
し、この絶縁膜１６に上部チャネル長の穴を開けた後、
ダミーゲート５２を取り除く。
【０１３２】次いで、図２１（ｆ）に示すように、全面
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積する。続いて、ゲート絶縁膜１４上にゲート
電極１５を堆積し、これを所望パターンに加工する。
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積する。続いて、ゲート絶縁膜１４上にゲート
電極１５を堆積し、これを所望パターンに加工する。
【０１３３】次いで、図２１（ｇ）に示すように、ゲー
ト電極１５をマスクに高誘電体ゲート絶縁膜１４をエッ
チングする。或いは、マスクを用いて、ゲート電極１５
及び高誘電体ゲート絶縁膜１４を同時にエッチングす
る。これら工程により逆凸形のゲート絶縁膜を有するＭ
ＯＳトランジスタが実現できる。
ト電極１５をマスクに高誘電体ゲート絶縁膜１４をエッ
チングする。或いは、マスクを用いて、ゲート電極１５
及び高誘電体ゲート絶縁膜１４を同時にエッチングす
る。これら工程により逆凸形のゲート絶縁膜を有するＭ
ＯＳトランジスタが実現できる。
【０１３４】（第１４の実施形態）図２２は、本発明の
第１４の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
第１４の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
【０１３５】図２２（ａ）から（ｃ）までの工程は図２
０（ａ）〜（ｃ）までの工程と同じであり、Ｓｉ基板１
１内にＳＴＩ２１を形成し、素子形成領域上にダミー酸
化膜５１を介してダミーゲート５２を形成し、さらに側
壁絶縁膜５５、ソース・ドレイン１２，１３、及び金属
層５６を形成し、続いて低誘電率絶縁膜１６を堆積す
る。
０（ａ）〜（ｃ）までの工程と同じであり、Ｓｉ基板１
１内にＳＴＩ２１を形成し、素子形成領域上にダミー酸
化膜５１を介してダミーゲート５２を形成し、さらに側
壁絶縁膜５５、ソース・ドレイン１２，１３、及び金属
層５６を形成し、続いて低誘電率絶縁膜１６を堆積す
る。
【０１３６】次いで、図２２（ｄ）に示すように、低誘
電率絶縁膜１６に上部チャネル長の穴をＣＤＥ（Chemic
al Dry Etching）等の等方性エッチングで開け、丸みを
持った上部チャネル長部を形成する。その後、図２２
（ｅ）に示すように、ダミーゲート５２を取り除く。
電率絶縁膜１６に上部チャネル長の穴をＣＤＥ（Chemic
al Dry Etching）等の等方性エッチングで開け、丸みを
持った上部チャネル長部を形成する。その後、図２２
（ｅ）に示すように、ダミーゲート５２を取り除く。
【０１３７】次いで、図２２（ｆ）に示すように、Ｔｉ
Ｏ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の方法で
堆積する。続いて、図２２（ｇ）に示すように、ＣＭＰ
或いは化学エッチングで、絶縁膜１６が見えるまでゲー
ト絶縁膜１４を削る。
Ｏ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の方法で
堆積する。続いて、図２２（ｇ）に示すように、ＣＭＰ
或いは化学エッチングで、絶縁膜１６が見えるまでゲー
ト絶縁膜１４を削る。
【０１３８】次いで、図２２（ｈ）に示すように、ゲー
ト電極１５を堆積させ、図示しないマスクを用いてゲー
ト電極１５を所望パターンに加工する。これら工程によ
り、じょうろ形のゲート絶縁膜を有すＭＯＳトランジス
タが実現できる。
ト電極１５を堆積させ、図示しないマスクを用いてゲー
ト電極１５を所望パターンに加工する。これら工程によ
り、じょうろ形のゲート絶縁膜を有すＭＯＳトランジス
タが実現できる。
【０１３９】（第１５の実施形態）図２３は、本発明の
第１５の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
第１５の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
【０１４０】図２３（ａ）から（ｅ）までの工程は図２
２（ａ）〜（ｅ）までの工程と同じであり、Ｓｉ基板１
１内にＳＴＩ２１を形成し、素子形成領域上にダミー酸
化膜５１を介してダミーゲート５２を形成し、さらに側
壁絶縁膜５５、ソース・ドレイン１２，１３、及び金属
層５６を形成する。続いて、低誘電率絶縁膜１６を堆積
し、この絶縁膜１６に上部チャネル長の穴を開けた後、
ダミーゲート５２を取り除く。
２（ａ）〜（ｅ）までの工程と同じであり、Ｓｉ基板１
１内にＳＴＩ２１を形成し、素子形成領域上にダミー酸
化膜５１を介してダミーゲート５２を形成し、さらに側
壁絶縁膜５５、ソース・ドレイン１２，１３、及び金属
層５６を形成する。続いて、低誘電率絶縁膜１６を堆積
し、この絶縁膜１６に上部チャネル長の穴を開けた後、
ダミーゲート５２を取り除く。
【０１４１】次いで、図２３（ｆ）に示すように、全面
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積する。続いて、ゲート絶縁膜１４上にゲート
電極１５を堆積し、これを所望パターンに加工する。
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積する。続いて、ゲート絶縁膜１４上にゲート
電極１５を堆積し、これを所望パターンに加工する。
【０１４２】次いで、図２３（ｇ）に示すように、ゲー
ト電極１５をマスクに高誘電体ゲート絶縁膜１４をエッ
チングする。或いは、マスクを用いて、ゲート電極１５
及び高誘電体ゲート絶縁膜１４を同時にエッチングす
る。これら工程により、じょうろ形のゲート絶縁膜を有
するＭＯＳトランジスタが実現できる。
ト電極１５をマスクに高誘電体ゲート絶縁膜１４をエッ
チングする。或いは、マスクを用いて、ゲート電極１５
及び高誘電体ゲート絶縁膜１４を同時にエッチングす
る。これら工程により、じょうろ形のゲート絶縁膜を有
するＭＯＳトランジスタが実現できる。
【０１４３】（第１６の実施形態）図２４は、本発明の
第１６の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
第１６の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
【０１４４】図２４（ａ）〜（ｃ）までの工程は、図２
０（ａ）〜（ｃ）までの工程と同じであり、Ｓｉ基板１
１内にＳＴＩ２１を形成し、素子形成領域上にダミー酸
化膜５１を介してダミーゲート５２を形成し、さらに側
壁絶縁膜５５、ソース・ドレイン１２，１３、及び金属
層５６を形成し、続いて低誘電率絶縁膜１６を堆積す
る。
０（ａ）〜（ｃ）までの工程と同じであり、Ｓｉ基板１
１内にＳＴＩ２１を形成し、素子形成領域上にダミー酸
化膜５１を介してダミーゲート５２を形成し、さらに側
壁絶縁膜５５、ソース・ドレイン１２，１３、及び金属
層５６を形成し、続いて低誘電率絶縁膜１６を堆積す
る。
【０１４５】次いで、図２４（ｄ）に示すように、低誘
電率絶縁膜１６をダミーゲート５２及び側壁絶縁膜５５
の上部が露出するまでエッチバックする。続いて、図２
４（ｅ）に示すように、ゲート側壁絶縁膜５５と同じＳ
ｉＮ等の材料からなるストッパ絶縁膜５７を堆積する。
その後、図２４（ｆ）に示すように、ストッパ絶縁膜５
７をダミーゲート５２が露出するまで、ＣＭＰ等でエッ
チバックする。
電率絶縁膜１６をダミーゲート５２及び側壁絶縁膜５５
の上部が露出するまでエッチバックする。続いて、図２
４（ｅ）に示すように、ゲート側壁絶縁膜５５と同じＳ
ｉＮ等の材料からなるストッパ絶縁膜５７を堆積する。
その後、図２４（ｆ）に示すように、ストッパ絶縁膜５
７をダミーゲート５２が露出するまで、ＣＭＰ等でエッ
チバックする。
【０１４６】次いで、図２４（ｇ）に示すように、ダミ
ーゲート５２を取り除く。続いて、図２４（ｈ）に示す
ように、全面に低誘電率絶縁膜６６を堆積する。その
後、図２４（ｉ）に示すように、低誘電率絶縁膜６６に
上部チャネル長の穴を開ける。
ーゲート５２を取り除く。続いて、図２４（ｈ）に示す
ように、全面に低誘電率絶縁膜６６を堆積する。その
後、図２４（ｉ）に示すように、低誘電率絶縁膜６６に
上部チャネル長の穴を開ける。
【０１４７】次いで、図２４（ｊ）に示すように、全面
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積する。続いて、図２４（ｋ）に示すように、
ＣＭＰ或いは化学エッチング等で上部チャネル長が見え
るまで、ゲート絶縁膜１４を削る。その後、図２４
（ｌ）に示すように、ゲート電極１５を堆積させ、マス
クを用いてゲート電極１５を所望パターンに加工する。
これら工程により、逆凸形のゲート絶縁膜を有するＭＯ
Ｓトランジスタが実現できる。
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積する。続いて、図２４（ｋ）に示すように、
ＣＭＰ或いは化学エッチング等で上部チャネル長が見え
るまで、ゲート絶縁膜１４を削る。その後、図２４
（ｌ）に示すように、ゲート電極１５を堆積させ、マス
クを用いてゲート電極１５を所望パターンに加工する。
これら工程により、逆凸形のゲート絶縁膜を有するＭＯ
Ｓトランジスタが実現できる。
【０１４８】（第１７の実施形態）図２５は、本発明の
第１７の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
第１７の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
【０１４９】図２５（ａ）〜（ｉ）までの工程は図２４
（ａ）〜（ｉ）までの工程と同じであり、Ｓｉ基板１１
内にＳＴＩ２１を形成し、素子形成領域上にダミー酸化
膜５１を介してダミーゲート５２を形成し、さらに側壁
絶縁膜５５、ソース・ドレイン１２，１３、及び金属層
５６を形成し、続いて低誘電率絶縁膜１６を堆積する。
そして、低誘電率絶縁膜１６のエッチバック、ストッパ
絶縁膜５７の形成、エッチバック、ダミーゲート５２の
除去、低誘電率絶縁膜１６の堆積、上部チャネル長の穴
開けを行う。
（ａ）〜（ｉ）までの工程と同じであり、Ｓｉ基板１１
内にＳＴＩ２１を形成し、素子形成領域上にダミー酸化
膜５１を介してダミーゲート５２を形成し、さらに側壁
絶縁膜５５、ソース・ドレイン１２，１３、及び金属層
５６を形成し、続いて低誘電率絶縁膜１６を堆積する。
そして、低誘電率絶縁膜１６のエッチバック、ストッパ
絶縁膜５７の形成、エッチバック、ダミーゲート５２の
除去、低誘電率絶縁膜１６の堆積、上部チャネル長の穴
開けを行う。
【０１５０】次いで、図２５（ｊ）に示すように、全面
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積させ、その上にゲート電極１５を堆積させ
る。続いて、図２５（ｋ）に示すように、マスクを用い
てゲート電極１５を所望パターンに加工する。その後、
ゲート電極１５をマスクに高誘電体ゲート絶縁膜１４を
エッチングする。或いは、マスクを用いて、ゲート電極
１５及び高誘電体ゲート絶縁膜１４を同時にエッチング
する。これら工程により逆凸形のゲート絶縁膜を有する
ＭＯＳトランジスタが実現できる。
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積させ、その上にゲート電極１５を堆積させ
る。続いて、図２５（ｋ）に示すように、マスクを用い
てゲート電極１５を所望パターンに加工する。その後、
ゲート電極１５をマスクに高誘電体ゲート絶縁膜１４を
エッチングする。或いは、マスクを用いて、ゲート電極
１５及び高誘電体ゲート絶縁膜１４を同時にエッチング
する。これら工程により逆凸形のゲート絶縁膜を有する
ＭＯＳトランジスタが実現できる。
【０１５１】（第１８の実施形態）図２６は、本発明の
第１８の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
第１８の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
【０１５２】図２６（ａ）から（ｃ）までの工程は図２
０（ａ）〜（ｃ）までの工程と同様であり、Ｓｉ基板１
１内にＳＴＩ２１を形成し、素子形成領域上にダミー酸
化膜５１を介してダミーゲート５２を形成し、さらに側
壁絶縁膜５５、ソース・ドレイン１２，１３、及び金属
層５６を形成し、続いて低誘電率絶縁膜１６を堆積す
る。
０（ａ）〜（ｃ）までの工程と同様であり、Ｓｉ基板１
１内にＳＴＩ２１を形成し、素子形成領域上にダミー酸
化膜５１を介してダミーゲート５２を形成し、さらに側
壁絶縁膜５５、ソース・ドレイン１２，１３、及び金属
層５６を形成し、続いて低誘電率絶縁膜１６を堆積す
る。
【０１５３】次いで、図２６（ｄ）に示すように、低誘
電率絶縁膜１６をダミーゲート５２が露出するまでエッ
チバックする。続いて、図２６（ｅ）に示すように、ダ
ミーゲート５２を取り除く。
電率絶縁膜１６をダミーゲート５２が露出するまでエッ
チバックする。続いて、図２６（ｅ）に示すように、ダ
ミーゲート５２を取り除く。
【０１５４】次いで、図２６（ｆ）に示すように、全面
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積する。続いて、図２６（ｇ）に示すように、
高誘電率ゲート絶縁膜１４を加工する。
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積する。続いて、図２６（ｇ）に示すように、
高誘電率ゲート絶縁膜１４を加工する。
【０１５５】次いで、図２６（ｈ）に示すように、全面
に低誘電率絶縁膜１６を堆積する。続いて、図２６
（ｉ）に示すように、ゲート絶縁膜１４が露出するまで
絶縁膜１６をエッチバックする。その後、図２６（ｊ）
に示すように、ゲート電極１５を堆積させ、マスクを用
いてゲート電極１５を所望パターンに加工する。これら
の工程により逆凸形のゲート絶縁膜を有するＭＯＳトラ
ンジスタが実現できる。
に低誘電率絶縁膜１６を堆積する。続いて、図２６
（ｉ）に示すように、ゲート絶縁膜１４が露出するまで
絶縁膜１６をエッチバックする。その後、図２６（ｊ）
に示すように、ゲート電極１５を堆積させ、マスクを用
いてゲート電極１５を所望パターンに加工する。これら
の工程により逆凸形のゲート絶縁膜を有するＭＯＳトラ
ンジスタが実現できる。
【０１５６】（第１９の実施形態）図２７は、本発明の
第１９の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
第１９の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
【０１５７】図２７（ａ）〜（ｆ）までの工程は図２６
（ａ）〜（ｆ）までの工程と同じであり、Ｓｉ基板１１
内にＳＴＩ２１を形成し、素子形成領域上にダミー酸化
膜５１を介してダミーゲート５２を形成し、さらに側壁
絶縁膜５５、ソース・ドレイン１２，１３、及び金属層
５６を形成し、続いて低誘電率絶縁膜１６を堆積する。
そして、低誘電率絶縁膜１６をエッチバックし、露出し
たダミーゲート５２を取り除いた後、高誘電率ゲート絶
縁膜１４を堆積する。
（ａ）〜（ｆ）までの工程と同じであり、Ｓｉ基板１１
内にＳＴＩ２１を形成し、素子形成領域上にダミー酸化
膜５１を介してダミーゲート５２を形成し、さらに側壁
絶縁膜５５、ソース・ドレイン１２，１３、及び金属層
５６を形成し、続いて低誘電率絶縁膜１６を堆積する。
そして、低誘電率絶縁膜１６をエッチバックし、露出し
たダミーゲート５２を取り除いた後、高誘電率ゲート絶
縁膜１４を堆積する。
【０１５８】次いで、図２７（ｇ）に示すように、ゲー
ト絶縁膜１４上にゲート電極１５を堆積し、マスクを用
いてゲート電極１５を所望パターンに加工する。続い
て、図２７（ｈ）に示すように、ゲート電極１５をマス
クに高誘電体ゲート絶縁膜１４をエッチングする。これ
らの工程により逆凸形のゲート絶縁膜を有するＭＯＳト
ランジスタがが実現できる。
ト絶縁膜１４上にゲート電極１５を堆積し、マスクを用
いてゲート電極１５を所望パターンに加工する。続い
て、図２７（ｈ）に示すように、ゲート電極１５をマス
クに高誘電体ゲート絶縁膜１４をエッチングする。これ
らの工程により逆凸形のゲート絶縁膜を有するＭＯＳト
ランジスタがが実現できる。
【０１５９】（第２０の実施形態）図２８は、本発明の
第２０の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
第２０の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
【０１６０】図２８（ａ）〜（ｅ）までの工程は図２６
（ａ）〜（ｅ）までの工程と同じであり、Ｓｉ基板１１
内にＳＴＩ２１を形成し、素子形成領域上にダミー酸化
膜５１を介してダミーゲート５２を形成し、さらに側壁
絶縁膜５５、ソース・ドレイン１２，１３、及び金属層
５６を形成し、続いて低誘電率絶縁膜１６を堆積する。
そして、低誘電率絶縁膜１６をエッチバックし、露出し
たダミーゲート５２を取り除く。
（ａ）〜（ｅ）までの工程と同じであり、Ｓｉ基板１１
内にＳＴＩ２１を形成し、素子形成領域上にダミー酸化
膜５１を介してダミーゲート５２を形成し、さらに側壁
絶縁膜５５、ソース・ドレイン１２，１３、及び金属層
５６を形成し、続いて低誘電率絶縁膜１６を堆積する。
そして、低誘電率絶縁膜１６をエッチバックし、露出し
たダミーゲート５２を取り除く。
【０１６１】次いで、図２８（ｆ）に示すように、全面
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積する。続いて、図２８（ｇ）に示すように、
チャネル中央にストッパ膜或いはレジスト６３を形成す
る。その後、ストッパ膜或いはレジスト６３をマスク
に、高誘電率ゲート絶縁膜１４を逆テーパエッチングす
る。
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積する。続いて、図２８（ｇ）に示すように、
チャネル中央にストッパ膜或いはレジスト６３を形成す
る。その後、ストッパ膜或いはレジスト６３をマスク
に、高誘電率ゲート絶縁膜１４を逆テーパエッチングす
る。
【０１６２】次いで、図２８（ｈ）に示すように、再び
低誘電率絶縁膜を堆積させる。続いて、図２８（ｉ）に
示すように、高誘電率ゲート絶縁膜１４が露出するまで
低誘電率絶縁膜をエッチバックする。その後、図２８
（ｊ）に示すように、ゲート電極１５を堆積させ、マス
クを用いてゲート電極１５を所望パターンに加工する。
これらの工程によりじょうろ形のゲート絶縁膜を有する
ＭＯＳトランジスタが実現できる。
低誘電率絶縁膜を堆積させる。続いて、図２８（ｉ）に
示すように、高誘電率ゲート絶縁膜１４が露出するまで
低誘電率絶縁膜をエッチバックする。その後、図２８
（ｊ）に示すように、ゲート電極１５を堆積させ、マス
クを用いてゲート電極１５を所望パターンに加工する。
これらの工程によりじょうろ形のゲート絶縁膜を有する
ＭＯＳトランジスタが実現できる。
【０１６３】（第２１の実施形態）図２９は、本発明の
第２１の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
第２１の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
【０１６４】図２９（ａ）〜（ｅ）までの工程は図２６
（ａ）〜（ｅ）までの工程と同じであり、Ｓｉ基板１１
内にＳＴＩ２１を形成し、素子形成領域上にダミー酸化
膜５１を介してダミーゲート５２を形成し、さらに側壁
絶縁膜５５、ソース・ドレイン１２，１３、及び金属層
５６を形成し、続いて低誘電率絶縁膜１６を堆積する。
そして、低誘電率絶縁膜１６をエッチバックし、露出し
たダミーゲート５２を取り除く。
（ａ）〜（ｅ）までの工程と同じであり、Ｓｉ基板１１
内にＳＴＩ２１を形成し、素子形成領域上にダミー酸化
膜５１を介してダミーゲート５２を形成し、さらに側壁
絶縁膜５５、ソース・ドレイン１２，１３、及び金属層
５６を形成し、続いて低誘電率絶縁膜１６を堆積する。
そして、低誘電率絶縁膜１６をエッチバックし、露出し
たダミーゲート５２を取り除く。
【０１６５】次いで、図２９（ｆ）に示すように、全面
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積する。続いて、チャネル中央にゲート電極１
５を形成し、所望パターンに加工する。
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積する。続いて、チャネル中央にゲート電極１
５を形成し、所望パターンに加工する。
【０１６６】次いで、図２９（ｇ）に示すように、ゲー
ト電極１５をマスクに高誘電率ゲート絶縁膜１４を逆テ
ーパエッチングする。続いて、図２９（ｈ）に示すよう
に、再び低誘電率絶縁膜６６を堆積させる。これらの工
程により、じょうろ形のゲート絶縁膜を有するＭＯＳト
ランジスタが実現できる。また、上記じょうろ形は下部
チャネル長の厚みを小さくすると、限りなく台形トラン
ジスタと成りうる。
ト電極１５をマスクに高誘電率ゲート絶縁膜１４を逆テ
ーパエッチングする。続いて、図２９（ｈ）に示すよう
に、再び低誘電率絶縁膜６６を堆積させる。これらの工
程により、じょうろ形のゲート絶縁膜を有するＭＯＳト
ランジスタが実現できる。また、上記じょうろ形は下部
チャネル長の厚みを小さくすると、限りなく台形トラン
ジスタと成りうる。
【０１６７】（第２２の実施形態）図３０は、本発明の
第２２の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
第２２の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
【０１６８】図３０（ａ）〜（ｂ）までの工程は図２０
（ａ）〜（ｂ）までの工程と同じであり、Ｓｉ基板１１
内にＳＴＩ２１を形成し、素子形成領域上にダミー酸化
膜５１を介してダミーゲート５２を形成し、さらに側壁
絶縁膜５５、ソース・ドレイン１２，１３、及び金属層
５６を形成する。
（ａ）〜（ｂ）までの工程と同じであり、Ｓｉ基板１１
内にＳＴＩ２１を形成し、素子形成領域上にダミー酸化
膜５１を介してダミーゲート５２を形成し、さらに側壁
絶縁膜５５、ソース・ドレイン１２，１３、及び金属層
５６を形成する。
【０１６９】次いで、図３０（ｃ）に示すように、全面
に低誘電率絶縁膜１６を堆積し、その上にチャネル上に
溝を有するマスク６８を形成する。続いて、図３１
（ｄ）に示すように、マスク６８を用いてダミーゲート
５２が露出するまで、低誘電率絶縁膜１６を等方性エッ
チングする。その後、図３０（ｅ）に示すように、ダミ
ーゲート５２を取り除く。
に低誘電率絶縁膜１６を堆積し、その上にチャネル上に
溝を有するマスク６８を形成する。続いて、図３１
（ｄ）に示すように、マスク６８を用いてダミーゲート
５２が露出するまで、低誘電率絶縁膜１６を等方性エッ
チングする。その後、図３０（ｅ）に示すように、ダミ
ーゲート５２を取り除く。
【０１７０】次いで、図３０（ｆ）に示すように、全面
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積させ、さらにチャネル上にマスクを用いて残
しパターン６９を形成する。続いて、図３０（ｇ）に示
すように、残しパターン６９をマスクに絶縁膜１４をエ
ッチングすることにより、扇形の弧を形成する。その
後、図３０（ｈ）に示すように、ゲート電極１５を形成
し、所望パターンに加工する。これらの工程により、扇
形のゲート絶縁膜を有するＭＯＳトランジスタが実現で
きる。
にＴｉＯ2 等の高誘電率ゲート絶縁膜１４をＣＶＤ等の
方法で堆積させ、さらにチャネル上にマスクを用いて残
しパターン６９を形成する。続いて、図３０（ｇ）に示
すように、残しパターン６９をマスクに絶縁膜１４をエ
ッチングすることにより、扇形の弧を形成する。その
後、図３０（ｈ）に示すように、ゲート電極１５を形成
し、所望パターンに加工する。これらの工程により、扇
形のゲート絶縁膜を有するＭＯＳトランジスタが実現で
きる。
【０１７１】（第２３の実施形態）図３１は、本発明の
第２３の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
第２３の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
【０１７２】図３１（ａ）〜（ｅ）までの工程は図２０
（ａ）〜（ｅ）までの工程と同じであり、Ｓｉ基板１１
内にＳＴＩ２１を形成し、素子形成領域上にダミー酸化
膜５１を介してダミーゲート５２を形成し、さらに側壁
絶縁膜５５、ソース・ドレイン１２，１３、及び金属層
５６を形成する。続いて、低誘電率絶縁膜１６を堆積
し、この絶縁膜１６に上部チャネル長の穴を開けた後、
ダミーゲート５２を取り除く。なお、本実施形態では低
誘電率絶縁膜１６を第１２の実施形態の場合よりも厚く
形成しておく。
（ａ）〜（ｅ）までの工程と同じであり、Ｓｉ基板１１
内にＳＴＩ２１を形成し、素子形成領域上にダミー酸化
膜５１を介してダミーゲート５２を形成し、さらに側壁
絶縁膜５５、ソース・ドレイン１２，１３、及び金属層
５６を形成する。続いて、低誘電率絶縁膜１６を堆積
し、この絶縁膜１６に上部チャネル長の穴を開けた後、
ダミーゲート５２を取り除く。なお、本実施形態では低
誘電率絶縁膜１６を第１２の実施形態の場合よりも厚く
形成しておく。
【０１７３】次いで、図３１（ｆ）に示すように、チャ
ネル上の穴に高誘電率ゲート絶縁膜１４をＣＶＤ等の方
法で堆積する。続いて、図３１（ｇ）に示すように、穴
にゲート電極材料を堆積させ、ＣＭＰ等で表面を削る。
これらの工程により、逆凸形のゲート絶縁膜を有するＭ
ＯＳトランジスタが実現できる。
ネル上の穴に高誘電率ゲート絶縁膜１４をＣＶＤ等の方
法で堆積する。続いて、図３１（ｇ）に示すように、穴
にゲート電極材料を堆積させ、ＣＭＰ等で表面を削る。
これらの工程により、逆凸形のゲート絶縁膜を有するＭ
ＯＳトランジスタが実現できる。
【０１７４】（第２４の実施形態）図３２は、本発明の
第２４の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
第２４の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
【０１７５】まず、図３２（ａ）に示すように、Ｓｉ基
板１１内に素子形成領域を囲むように素子分離のための
ＳＴＩ２１を形成し、素子形成領域にチャネル部を含め
たソース・ドレインの拡散層７１を形成する。そして、
素子形成領域上にダミー酸化膜５１を形成する。
板１１内に素子形成領域を囲むように素子分離のための
ＳＴＩ２１を形成し、素子形成領域にチャネル部を含め
たソース・ドレインの拡散層７１を形成する。そして、
素子形成領域上にダミー酸化膜５１を形成する。
【０１７６】次いで、図３２（ｂ）に示すように、全面
に低誘電率絶縁膜１６を堆積し、その後、チャネル上に
抜きのマスク６８を形成する。続いて、図３２（ｃ）に
示すように、マスク６８を用いてテーパをつけて低誘電
率絶縁膜１６をエッチングし、さらにチャネルに形成さ
れた拡散層７１があるＳｉ部もエッチングする。チャネ
ル部の拡散層７１の除去により、ソース１２及びドレイ
ン１３が形成される。
に低誘電率絶縁膜１６を堆積し、その後、チャネル上に
抜きのマスク６８を形成する。続いて、図３２（ｃ）に
示すように、マスク６８を用いてテーパをつけて低誘電
率絶縁膜１６をエッチングし、さらにチャネルに形成さ
れた拡散層７１があるＳｉ部もエッチングする。チャネ
ル部の拡散層７１の除去により、ソース１２及びドレイ
ン１３が形成される。
【０１７７】次いで、図３２（ｄ）に示すように、高誘
電率ゲート絶縁膜１４をＣＶＤやスパッタ等の方法で堆
積する。続いて、図３２（ｅ）に示すように、ゲート電
極材料を形成し、マスクで電極加工を行う。その後、図
３２（ｆ）に示すように、ゲート電極１５をマスクに、
或いはゲート電極１５上のレジストをマスクに、高誘電
体のゲート絶縁膜１４を加工する。これらの工程により
台形のゲート絶縁膜を有するＭＯＳトランジスタが実現
できる。
電率ゲート絶縁膜１４をＣＶＤやスパッタ等の方法で堆
積する。続いて、図３２（ｅ）に示すように、ゲート電
極材料を形成し、マスクで電極加工を行う。その後、図
３２（ｆ）に示すように、ゲート電極１５をマスクに、
或いはゲート電極１５上のレジストをマスクに、高誘電
体のゲート絶縁膜１４を加工する。これらの工程により
台形のゲート絶縁膜を有するＭＯＳトランジスタが実現
できる。
【０１７８】（第２５の実施形態）図３３は、本発明の
第２５の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
第２５の実施形態に係わるＭＯＳトランジスタの製造工
程を示す断面図である。
【０１７９】図３３（ａ）〜（ｃ）までの工程は図３２
（ａ）〜（ｃ）までの工程と同じであり、Ｓｉ基板１１
のＳＴＩ２１で囲まれた素子形成領域にチャネル部を含
めたソース・ドレインの拡散層を形成し、素子形成領域
上にダミー酸化膜５１を形成する。そして、低誘電率絶
縁膜１６を堆積し、テーパを付けてこれをエッチング
し、さらにＳｉ部もエッチングする。
（ａ）〜（ｃ）までの工程と同じであり、Ｓｉ基板１１
のＳＴＩ２１で囲まれた素子形成領域にチャネル部を含
めたソース・ドレインの拡散層を形成し、素子形成領域
上にダミー酸化膜５１を形成する。そして、低誘電率絶
縁膜１６を堆積し、テーパを付けてこれをエッチング
し、さらにＳｉ部もエッチングする。
【０１８０】次いで、図３３（ｄ）に示すように、低誘
電率絶縁膜１６のテーパ溝を埋め込むようにダミーゲー
ト５２を形成する。必要ならエッチバックを行う。次い
で、図３３（ｅ）に示すように、低誘電率絶縁膜１６を
エッチングする。このとき、低誘電率絶縁膜１６の側壁
の残しを行い、さらにソース・ドレイン上に金属膜５６
の貼り付けを行う。その後、図３３（ｆ）に示すよう
に、再び低誘電率絶縁膜６６を堆積させる。
電率絶縁膜１６のテーパ溝を埋め込むようにダミーゲー
ト５２を形成する。必要ならエッチバックを行う。次い
で、図３３（ｅ）に示すように、低誘電率絶縁膜１６を
エッチングする。このとき、低誘電率絶縁膜１６の側壁
の残しを行い、さらにソース・ドレイン上に金属膜５６
の貼り付けを行う。その後、図３３（ｆ）に示すよう
に、再び低誘電率絶縁膜６６を堆積させる。
【０１８１】次いで、図３３（ｇ）に示すように、ダミ
ーゲート５２を取り除く。続いて、図３３（ｈ）に示す
ように、高誘電率ゲート絶縁膜１４を埋め込み形成し、
ゲート電極１５を形成し、図示しないマスクを用いて電
極加工を行う。その後、図３３（ｉ）に示すように、ゲ
ート電極１５をマスクに或いはゲート電極１５上のレジ
ストをマスクに、高誘電体のゲート絶縁膜１４を加工す
る。これらの工程により、台形のゲート絶縁膜を有する
ＭＯＳトランジスタが実現できる。
ーゲート５２を取り除く。続いて、図３３（ｈ）に示す
ように、高誘電率ゲート絶縁膜１４を埋め込み形成し、
ゲート電極１５を形成し、図示しないマスクを用いて電
極加工を行う。その後、図３３（ｉ）に示すように、ゲ
ート電極１５をマスクに或いはゲート電極１５上のレジ
ストをマスクに、高誘電体のゲート絶縁膜１４を加工す
る。これらの工程により、台形のゲート絶縁膜を有する
ＭＯＳトランジスタが実現できる。
【０１８２】なお、本発明は上述した各実施形態に限定
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することが出来る。
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することが出来る。
【０１８３】
【発明の効果】以上詳述したように本発明によれば、ゲ
ート絶縁膜厚を薄くすること無く、ゲートリーク電流を
抑えつつ、トランジスタの駆動能力向上、ショートチャ
ネル効果抑制、サブスレスホールド特性の向上、ゲート
配線抵抗の低減、ゲート電極側の空乏化による実効ゲー
ト絶縁膜厚の増加の抑制、等が実現できる。また、従来
のトランジスタと本発明のトランジスタを組み合わせる
ことにより、高性能の混載ＬＳＩ等が実現できる。
ート絶縁膜厚を薄くすること無く、ゲートリーク電流を
抑えつつ、トランジスタの駆動能力向上、ショートチャ
ネル効果抑制、サブスレスホールド特性の向上、ゲート
配線抵抗の低減、ゲート電極側の空乏化による実効ゲー
ト絶縁膜厚の増加の抑制、等が実現できる。また、従来
のトランジスタと本発明のトランジスタを組み合わせる
ことにより、高性能の混載ＬＳＩ等が実現できる。
【図１】第１の実施形態に係わるＭＯＳトランジスタの
構造を模式的に示す断面図。
構造を模式的に示す断面図。
【図２】第２の実施形態に係わるＭＯＳトランジスタの
構造とチャネル電荷密度の関係を示す図。
構造とチャネル電荷密度の関係を示す図。
【図３】Ｖg ＝−３電圧印加時のｎＭＯＳトランジスタ
の等電位線図。
の等電位線図。
【図４】Ｖg ＝１電圧印加時のｎＭＯＳトランジスタの
等電位線図。
等電位線図。
【図５】実際のトランジスタの駆動電流の比較を示す
図。
図。
【図６】第３の実施形態に係わるＭＯＳトランジスタを
説明するためのもので、ＢＳＴ膜を用いた場合の実際の
トランジスタの駆動電流の比較を示す図。
説明するためのもので、ＢＳＴ膜を用いた場合の実際の
トランジスタの駆動電流の比較を示す図。
【図７】ゲート絶縁膜部分の電界強度を示す図。
【図８】ゲート絶縁膜とソース・ドレイン間にオフセッ
トを加えた場合のＶg −Ｉds特性を示す図。
トを加えた場合のＶg −Ｉds特性を示す図。
【図９】第４の実施形態に係わるＭＯＳトランジスタの
素子構造を示す平面図と断面図。
素子構造を示す平面図と断面図。
【図１０】トランジスタのレイアウト配置を示す図。
【図１１】第５の実施形態に係わるＭＯＳトランジスタ
の素子構造を示す断面図。
の素子構造を示す断面図。
【図１２】第６の実施形態に係わるＭＯＳトランジスタ
の素子構造を示す断面図。
の素子構造を示す断面図。
【図１３】第７の実施形態に係わるＭＯＳトランジスタ
の素子構造を示す断面図。
の素子構造を示す断面図。
【図１４】図１１，１２で説明したトランジスタ構造に
おける容量成分比較を示す図。
おける容量成分比較を示す図。
【図１５】本発明の効果を説明するための等電位線図。
【図１６】第８の実施形態に係わるＭＯＳトランジスタ
の素子構造とチャネル電荷密度の関係を示す図。
の素子構造とチャネル電荷密度の関係を示す図。
【図１７】第９の実施形態に係わる半導体装置の素子構
造を示す平面図と断面図。
造を示す平面図と断面図。
【図１８】第１０の実施形態に係わる半導体装置の素子
構造を示す断面図。
構造を示す断面図。
【図１９】第１１の実施形態に係わる半導体装置を示す
ブロック図と素子構造断面図。
ブロック図と素子構造断面図。
【図２０】第１２の実施形態に係わるＭＯＳトランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図２１】第１３の実施形態に係わるＭＯＳトランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図２２】第１４の実施形態に係わるＭＯＳトランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図２３】第１５の実施形態に係わるＭＯＳトランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図２４】第１６の実施形態に係わるＭＯＳトランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図２５】第１７の実施形態に係わるＭＯＳトランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図２６】第１８の実施形態に係わるＭＯＳトランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図２７】第１９の実施形態に係わるＭＯＳトランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図２８】第２０の実施形態に係わるＭＯＳトランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図２９】第２１の実施形態に係わるＭＯＳトランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図３０】第２２の実施形態に係わるＭＯＳトランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図３１】第２３の実施形態に係わるＭＯＳトランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図３２】第２４の実施形態に係わるＭＯＳトランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図３３】第２５の実施形態に係わるＭＯＳトランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図３４】従来のゲート絶縁膜として酸化膜を用いたト
ランジスタを示す図。
ランジスタを示す図。
【図３５】従来のゲート絶縁膜として高誘電体材料を用
いたトランジスタを示す図。
いたトランジスタを示す図。
１１…Ｓｉ基板
１２…ソース
１３…ドレイン
１４…高誘電率ゲート絶縁膜（Ｈｉ−ε）
１５…ゲート電極
１６…低誘電率絶縁膜（Ｌｏ−ε）
２１…ＳＴＩ
２２…バッフア絶縁膜
２３…バリアメタル
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−307072（ＪＰ，Ａ)
特開 平５−121758（ＪＰ，Ａ)
特開 平４−165670（ＪＰ，Ａ)
特開 平８−204142（ＪＰ，Ａ)
特開 平２−90571（ＪＰ，Ａ)
特開 昭55−83251（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
H01L 27/088
H01L 21/8234
Claims (10)
- 【請求項１】半導体基板の表面層に形成された第１導電
型のチャネルと、このチャネルの両側に形成された第２
導電型のソース及びドレインと、少なくとも前記チャネ
ルの上に直接又はバッファ絶縁膜を介して形成された第
１の比誘電率を持つゲート絶縁膜と、このゲート絶縁膜
上に形成されたゲート電極と、少なくとも前記ゲート絶
縁膜の側部に形成された、第１の比誘電率より小さい第
２の比誘電率を持つ側部絶縁膜とを備えた半導体装置で
あって、第１の比誘電率は２０以上であり、 前記ゲート電極に隣接する前記ゲート絶縁膜の第１の面
積をＳ１、ソース・ドレイン方向に沿った長さをＬ１と
し、前記チャネルに隣接する前記ゲート絶縁膜の第２の
面積をＳ２、ソース・ドレイン方向に沿った長さをＬ２
とし、前記ゲート電極の底部の第３の面積をＳ３、ソー
ス・ドレイン方向に沿った長さをＬ３としたとき、Ｌ２＜Ｌ１＜Ｌ３であり、 第１の面積Ｓ１は第２の面積Ｓ２よりも大きく形成さ
れ、第３の面積Ｓ３は第１の面積Ｓ１よりも大きく形成
され、第３の面積Ｓ３の一部は前記ゲート絶縁膜に接触
し、第３の面積Ｓ３のその他の部分は前記ゲート絶縁膜
に接触していないことを特徴とする半導体装置。 - 【請求項２】半導体基板の表面層に形成された第１導電
型の第１のチャネルと、この第１のチャネルの両側に形
成された第２導電型の第１のソース及び第１のドレイン
と、少なくとも第１のチャネルの上に直接或いはバッフ
ァ絶縁膜を介して形成された第１の比誘電率を持つ第１
のゲート絶縁膜と、この第１のゲート絶縁膜上に形成さ
れた第１のゲート電極と、少なくとも第１のゲート絶縁
膜の側部に形成された、第１の比誘電率より小さい第２
の比誘電率を持つ第１の側部絶縁膜とを備えた複数の第
１のＭＯＳ型トランジスタと、 前記基板の表面層に形成された第１導電型の第２のチャ
ネルと、この第２のチャネルの両側に形成された第２導
電型の第２のソース及び第２のドレインと、少なくとも
第２のチャネルの上に直接或いはバッファ絶縁膜を介し
て形成された第１の比誘電率を持つ第２のゲート絶縁膜
と、この第２のゲート絶縁膜上に形成された第２のゲー
ト電極と、少なくとも第２のゲート絶縁膜の側部に形成
された第２の比誘電率を持つ第２の側部絶縁膜とを備え
た複数の第２のＭＯＳ型トランジスタとを具備してな
り、第１の比誘電率は２０以上であり、 前記第１のゲート電極に隣接する 前記第１のゲート絶縁
膜の面積をＳ１、ソース・ドレイン方向に沿った長さを
Ｌ１とし、前記第１のチャネルに隣接する前記第１のゲ
ート絶縁膜の面積をＳ２、ソース・ドレイン方向に沿っ
た長さをＬ２とし、前記第２のゲート電極に隣接する前
記第２のゲート絶縁膜の面積をＳ３、ソース・ドレイン
方向に沿った長さをＬ３とし、前記第２のチャネルに隣
接する前記第２のゲート絶縁膜の面積をＳ４、ソース・
ドレイン方向に沿った長さをＬ４とするとき、Ｓ１＞Ｓ２，Ｌ１＞Ｌ２，Ｓ３＝Ｓ４，Ｌ３＝Ｌ４ が成り立つことを特徴とする半導体装置。 - 【請求項３】前記面積Ｓ１に対して前記面積Ｓ２は、
１．５倍以上大きいことを特徴とする請求項１記載の半
導体装置。 - 【請求項４】前記ゲート絶縁膜のチャネル幅方向の長さ
は、チャネル側の前記ゲート絶縁膜の幅に対してゲート
電極側の前記ゲート絶縁膜の幅の方が大きいことを特徴
とする請求項１記載の半導体装置。 - 【請求項５】前記ゲート絶縁膜のソース−ドレイン方向
に沿った断面形状は、テーパ形状、台形、及び扇形のう
ちの１つであることを特徴とする請求項１記載の半導体
装置。 - 【請求項６】前記ゲート絶縁膜のソース−ドレイン方向
に沿った断面形状は、ゲート電極から所定の距離までは
長方形であり、それよりチャネル側ではテーパ形状、台
形、扇形及び階段状のうちの１つであることを特徴とす
る請求項１記載の半導体装置。 - 【請求項７】前記第１のゲート絶縁膜は、Ｔａ2 Ｏ5，
Ｓｒ2 Ｔａ2 Ｏ7 ，ＴｉＯ2 ，ＳｒＴｉＯ3 ，ＢａＴｉ
Ｏ3 ，ＣａＴｉＯ3 ，Ｂａx ，Ｓｒ1-x ＴｉＯ3 ，Ｐｂ
ＴｉＯ3 ，ＰｂＺｒx Ｔｉ1-x Ｏ3 ，ＳｒＢｉ2 Ｔａ2
Ｏ9 ，ＳｒＢｉ2 （Ｔａx Ｎｂ1-x ）2 Ｏ9 ，Ｂｉ
2 （Ｔａx Ｎｂ1-x ）Ｏ6 の組成のうちから選ばれた少
なくとも一つを含む高誘電体膜、或いは強誘電体膜であ
ることを特徴とする請求項１記載の半導体装置。 - 【請求項８】前記バッファ絶縁膜は、ＳｉＯ2 ，Ｓｉ3
Ｎ4 ，ＮＯ，ＴｉＯ2 ，ＳｒＴｉＯ3 ，ＭｇＯ，若しく
はＣｅＯ2 であることを特徴とする請求項１記載の半導
体装置。 - 【請求項９】前記ゲート絶縁膜におけるチャネル側の電
束密度は、前記ゲート絶縁膜におけるゲート電極側の電
束密度よりも密であることを特徴とする請求項１記載の
半導体装置。 - 【請求項１０】第１のゲート電極に印加される電圧は、
第２のゲート電極に印加される電圧よりも低いことを特
徴とする請求項２記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18530498A JP3474778B2 (ja) | 1998-06-30 | 1998-06-30 | 半導体装置 |
| US09/340,720 US6724025B1 (en) | 1998-06-30 | 1999-06-29 | MOSFET having high and low dielectric materials |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18530498A JP3474778B2 (ja) | 1998-06-30 | 1998-06-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000022145A JP2000022145A (ja) | 2000-01-21 |
| JP3474778B2 true JP3474778B2 (ja) | 2003-12-08 |
Family
ID=16168524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18530498A Expired - Lifetime JP3474778B2 (ja) | 1998-06-30 | 1998-06-30 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6724025B1 (ja) |
| JP (1) | JP3474778B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7274080B1 (en) * | 2003-08-22 | 2007-09-25 | International Business Machines Corporation | MgO-based tunnel spin injectors |
| US6929987B2 (en) * | 2003-12-23 | 2005-08-16 | Hrl Laboratories, Llc | Microelectronic device fabrication method |
| JP2006054430A (ja) * | 2004-07-12 | 2006-02-23 | Renesas Technology Corp | 半導体装置 |
| DE102005051417A1 (de) * | 2005-10-27 | 2007-05-03 | X-Fab Semiconductor Foundries Ag | Simulations- bzw. Layoutverfahren für vertikale Leistungstransistoren mit variierbarer Kanalweite und variierbarer Gate-Drain-Kapazität |
| JP4592575B2 (ja) * | 2005-12-08 | 2010-12-01 | 株式会社東芝 | 不揮発性半導体メモリとその製造方法 |
| TWI406412B (zh) * | 2007-12-05 | 2013-08-21 | Unisantis Elect Singapore Pte | 半導體裝置 |
| US8896056B2 (en) | 2007-12-05 | 2014-11-25 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor semiconductor device |
| US9030867B2 (en) * | 2008-10-20 | 2015-05-12 | Seagate Technology Llc | Bipolar CMOS select device for resistive sense memory |
| US7936583B2 (en) * | 2008-10-30 | 2011-05-03 | Seagate Technology Llc | Variable resistive memory punchthrough access method |
| US7933136B2 (en) * | 2008-11-07 | 2011-04-26 | Seagate Technology Llc | Non-volatile memory cell with multiple resistive sense elements sharing a common switching device |
| US8178864B2 (en) * | 2008-11-18 | 2012-05-15 | Seagate Technology Llc | Asymmetric barrier diode |
| US8203869B2 (en) | 2008-12-02 | 2012-06-19 | Seagate Technology Llc | Bit line charge accumulation sensing for resistive changing memory |
| US8159856B2 (en) * | 2009-07-07 | 2012-04-17 | Seagate Technology Llc | Bipolar select device for resistive sense memory |
| US8648426B2 (en) | 2010-12-17 | 2014-02-11 | Seagate Technology Llc | Tunneling transistors |
| JP5690207B2 (ja) * | 2011-05-11 | 2015-03-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9812577B2 (en) * | 2014-09-05 | 2017-11-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure and fabricating method thereof |
| US10243057B2 (en) * | 2015-10-23 | 2019-03-26 | The Board Of Trustees Of The University Of Illinois | MISHFET having a comparatively high and selectable or customizable breakdown voltage |
| TWI612674B (zh) * | 2016-03-24 | 2018-01-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | 鰭式場效電晶體及其製造方法 |
| JP7248966B2 (ja) * | 2016-07-06 | 2023-03-30 | 国立研究開発法人産業技術総合研究所 | 半導体記憶素子、電気配線、光配線、強誘電体ゲートトランジスタ及び電子回路の製造方法並びにメモリセルアレイ及びその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5583251A (en) | 1978-12-20 | 1980-06-23 | Fujitsu Ltd | Method of fabricating semiconductor device |
| JPH04165670A (ja) | 1990-10-30 | 1992-06-11 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| JP3045413B2 (ja) | 1991-10-28 | 2000-05-29 | ローム株式会社 | 半導体装置およびその製法 |
| JP3193581B2 (ja) | 1995-01-24 | 2001-07-30 | 沖電気工業株式会社 | １トランジスタ１キャパシタ型のダイナミックランダムアクセスメモリ |
| JP3027942B2 (ja) | 1996-05-15 | 2000-04-04 | 日本電気株式会社 | 半導体装置及びその製造方法，並びに半導体集積回路装置 |
| US6087208A (en) * | 1998-03-31 | 2000-07-11 | Advanced Micro Devices, Inc. | Method for increasing gate capacitance by using both high and low dielectric gate material |
-
1998
- 1998-06-30 JP JP18530498A patent/JP3474778B2/ja not_active Expired - Lifetime
-
1999
- 1999-06-29 US US09/340,720 patent/US6724025B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000022145A (ja) | 2000-01-21 |
| US6724025B1 (en) | 2004-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3474778B2 (ja) | 半導体装置 | |
| US10916547B2 (en) | Floating body memory cell having gates favoring different conductivity type regions | |
| US8227864B2 (en) | CMOS semiconductor device | |
| US11114540B2 (en) | Semiconductor device including standard cells with header/footer switch including negative capacitance | |
| JP2703970B2 (ja) | Ｍｏｓ型半導体装置 | |
| US12563754B2 (en) | Hybrid decoupling capacitor and method forming same | |
| US7075153B2 (en) | Grounded body SOI SRAM cell | |
| US9449972B1 (en) | Ferroelectric FinFET | |
| US20090039418A1 (en) | Multiple device types including an inverted-t channel transistor and method therefor | |
| JPH0271556A (ja) | 半導体装置 | |
| JP3322492B2 (ja) | 半導体装置およびその製造方法 | |
| US6335247B1 (en) | Integrated circuit vertical trench device and method of forming thereof | |
| US7173302B2 (en) | Integrated circuit arrangement having capacitors and having planar transistors and fabrication method | |
| TWI903189B (zh) | 記憶體結構 | |
| US7285832B2 (en) | Multiport single transistor bit cell | |
| EP0889530B1 (en) | Closed transistor with small W/L ratios | |
| CN114520230A (zh) | 存储单元、掩膜版以及sram器件 | |
| KR100311179B1 (ko) | 모스캐패시터 | |
| KR20240068207A (ko) | 도메인 조절된 강유전체 재료를 포함하는 전계 효과 트랜지스터, 커패시터, 및 전자 장치 | |
| JPH08236645A (ja) | スタティック型メモリセル | |
| KR970003947A (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| JPH0846060A (ja) | 半導体記憶装置 | |
| HK1015547B (en) | Closed transistor with small w/l ratios |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070919 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100919 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 9 |