JP3484050B2 - Current mirror circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明のカレントミラー回路
は電力増幅器，スイッチング電源等に利用できる。BACKGROUND OF THE INVENTION The current mirror circuit of the present invention can be used in power amplifiers, switching power supplies and the like.
【０００２】[0002]
【従来の技術】従来、カレントミラー回路は図１１に示
すものが公知であり、柳井，永田共著『集積回路工学
（２）；コロナ社』の２７頁に開示されている。2. Description of the Related Art Conventionally, a current mirror circuit shown in FIG. 11 has been publicly known, and is disclosed on page 27 of "Integrated Circuit Engineering (2); Corona Publishing Co." by Yanai and Nagata.
【０００３】[0003]
【発明が解決しようとする課題】上記カレントミラー回
路において、第１のＮＰＮトランジスタのエミッタ１１
にノイズが入った場合を考える。このノイズがHighレベ
ルからLow レベルに立ち下がる極性のとき、第１のＮＰ
Ｎトランジスタのエミッタ電位がHighレベルからLow レ
ベルに立ち下がると同時に、第１のＮＰＮトランジスタ
のベース電位もHighレベルからLow レベルに立ち下が
る。その結果、第１のＮＰＮトランジスタのＶBE(約０.
７Ｖ）は常に一定に保たれ、第１のＮＰＮトランジスタ
はオン状態を維持する。これに対して、ノイズがLow レ
ベルからHighレベルに立ち上がる極性のとき、第１のＮ
ＰＮトランジスタのエミッタ電位がLow レベルからHigh
レベルに立ち上がると、第１のＮＰＮトランジスタのベ
ース電位が遅れて立ち上がる。その結果、第１のＮＰＮ
トランジスタのエミッタ，ベース電圧はＶBEより小さく
なり、第１のＮＰＮトランジスタはオフ状態となる。従
って、ノイズの立ち上がり，立ち下がりにより第１のＮ
ＰＮトランジスタはオン，オフを繰り返し、常に一定の
定電流が発生できなくなるという問題が生じる。In the current mirror circuit described above, the emitter 11 of the first NPN transistor is used.
Consider the case where there is noise. When the polarity of this noise falls from High level to Low level, the first NP
At the same time that the emitter potential of the N transistor falls from the high level to the low level, the base potential of the first NPN transistor also falls from the high level to the low level. As a result, V BE of the first NPN transistor (about 0.
7V) is always kept constant, and the first NPN transistor maintains the ON state. On the other hand, when the noise has a polarity rising from the low level to the high level, the first N
The emitter potential of the PN transistor is from low level to high
When it rises to the level, the base potential of the first NPN transistor rises with a delay. As a result, the first NPN
The emitter and base voltages of the transistor become lower than V BE , and the first NPN transistor is turned off. Therefore, due to the rise and fall of noise, the first N
The PN transistor is repeatedly turned on and off, which causes a problem that a constant current cannot always be generated.
【０００４】本発明の目的はこのようなノイズ環境下に
強いカレントミラー回路を提供することにある。An object of the present invention is to provide a strong current mirror circuit in such a noise environment.
【０００５】[0005]
【課題を解決しようとする手段】本発明によるカレント
ミラー回路は、コレクタとベースを接続した第１のバイ
ポーラトランジスタと、ベースとエミッタがそれぞれ第
１のバイポーラトランジスタのベースとエミッタに接続
される第２のバイポーラトランジスタとを備えている
が、さらに、第１のバイポーラトランジスタのエミッタ
及びコレクタに、交流的には低インピーダンスで直流的
には高インピーダンスとなる回路（交流的等電位化回
路）の一端及び他端がそれぞれ接続される。A current mirror circuit according to the present invention includes a first bipolar transistor having a collector and a base connected to each other, and a second bipolar transistor having a base and an emitter connected to the base and the emitter of the first bipolar transistor, respectively. Of the first bipolar transistor, and one end of a circuit (AC equipotentialization circuit) having a low impedance in AC and a high impedance in DC, and The other ends are connected respectively.
【０００６】また、本発明による他のカレントミラー回
路は、ドレインとゲートを接続した第１のＭＯＳトラン
ジスタと、ゲートとソースがそれぞれ第１のＭＯＳトラ
ンジスタのゲートとソースに接続される第２のＭＯＳト
ランジスタとを備えているが、さらに、第１のＭＯＳト
ランジスタのソース及びドレインに、上記のような交流
的等電位化回路の一端及び他端がそれぞれ接続される。Another current mirror circuit according to the present invention is a first MOS transistor having a drain and a gate connected to each other, and a second MOS transistor having a gate and a source connected to the gate and the source of the first MOS transistor, respectively. The first MOS transistor is connected to the source and drain of the first MOS transistor, and one end and the other end of the AC equalization circuit are connected to the source and the drain, respectively.
【０００７】本発明によるカレントミラー回路において
は、第１のバイポーラトランジスタのエミッタとコレク
タが交流的に同電位となるので、エミッタにノイズが入
った場合に、エミッタ電位と、コレクタに接続されるベ
ースの電位とが同時に同じ大きさだけ変動する。従っ
て、ノイズ環境下においても、第１のバイポーラトラン
ジスタのエミッタ・ベース間電圧は一定に保たれるの
で、第２のバイポーラトランジスタに定電流を流すこと
ができる。In the current mirror circuit according to the present invention, since the emitter and the collector of the first bipolar transistor have the same electric potential in terms of alternating current, when noise enters the emitter, the emitter potential and the base connected to the collector. And the potential of fluctuate at the same time by the same amount. Therefore, even in a noisy environment, the emitter-base voltage of the first bipolar transistor is kept constant, so that a constant current can be passed through the second bipolar transistor.
【０００８】本発明による他のカレントミラー回路にお
いては、第１のＭＯＳトランジスタのソースとドレイン
が交流的に同電位となるので、ソースにノイズが入った
場合に、ソース電位と、ドレインに接続されるゲートの
電位とが同時に同じ大きさだけ変動する。従って、ノイ
ズ環境下においても、第１のＭＯＳトランジスタのソー
ス・ゲート間電圧は一定に保たれるので、第２のＭＯＳ
トランジスタに定電流を流すことができる。In another current mirror circuit according to the present invention, since the source and the drain of the first MOS transistor have the same potential in terms of alternating current, when the source has noise, it is connected to the source potential and the drain. The potential of the gate at the same time fluctuates by the same amount. Therefore, the source-gate voltage of the first MOS transistor is kept constant even in a noisy environment, and the second MOS transistor is kept constant.
A constant current can be passed through the transistor.
【０００９】[0009]
（実施例１）図１は本発明によるカレントミラー回路の
第１の実施例である。(Embodiment 1) FIG. 1 is a first embodiment of a current mirror circuit according to the present invention.
【００１０】図１において、１１は第１のＮＰＮトラン
ジスタ、１２は第２のＮＰＮトランジスタ、３１は交流
的等電位化回路、４は第１の接続端子、５は第２の接続
端子、６１は第１の出力端子、７は入力電流源である。
尚、電流源は例えば抵抗などでもよい。第２の接続端子
には第１の接続端子よりも高い電圧を加え、第１の出力
端子には負荷などが接続される。In FIG. 1, 11 is a first NPN transistor, 12 is a second NPN transistor, 31 is an AC equalizing circuit, 4 is a first connection terminal, 5 is a second connection terminal, and 61 is a terminal. The first output terminal, 7 is an input current source.
The current source may be, for example, a resistor. A voltage higher than that of the first connection terminal is applied to the second connection terminal, and a load or the like is connected to the first output terminal.
【００１１】本回路において、交流的等電位化回路３１
がない場合の動作を説明する。第１のＮＰＮトランジス
タのエミッタに例えばスイッチング電源などのスパイク
ノイズが入った場合、このノイズが立ち下がり極性のと
き、第１のＮＰＮトランジスタのエミッタ電位が立ち下
がると同時に、第１のバイポーラトランジスタのベース
電位も立ち下がる。その結果、第１のＮＰＮトランジス
タのＶBE(約０.７Ｖ）は常に一定に保たれ、第１のＮＰ
Ｎトランジスタはオン状態を維持する。これに対して、
ノイズが立ち上がり極性のとき、第１のＮＰＮトランジ
スタのエミッタ電位が立ち上がると、第１のＮＰＮトラ
ンジスタのベース電位が遅れて立ち上がる。その結果、
第１のＮＰＮトランジスタのエミッタ，ベース電圧はＶ
BEより小さくなり、第１のＮＰＮトランジスタはオフ状
態となる。従って、第１のＮＰＮトランジスタはノイズ
によってオン，オフを繰り返す。その結果、第２のＮＰ
Ｎトランジスタもオン，オフを繰り返し一定の電流を出
力できなくなる。In this circuit, an AC equipotentialization circuit 31
The operation in the case where there is not is described. When spike noise such as a switching power supply enters the emitter of the first NPN transistor, when the noise has a falling polarity, the emitter potential of the first NPN transistor falls and at the same time, the base of the first bipolar transistor. The electric potential also falls. As a result, V BE (about 0.7 V) of the first NPN transistor is always kept constant, and the first NP
The N transistor remains on. On the contrary,
If the emitter potential of the first NPN transistor rises when the noise has a rising polarity, the base potential of the first NPN transistor rises with a delay. as a result,
The emitter and base voltages of the first NPN transistor are V
It becomes smaller than BE , and the first NPN transistor is turned off. Therefore, the first NPN transistor is repeatedly turned on and off due to noise. As a result, the second NP
The N-transistor also turns on and off repeatedly and cannot output a constant current.
【００１２】そこで、交流的等電位化回路を第１のＮＰ
Ｎトランジスタのエミッタ，コレクタ間に接続する。Therefore, the AC equipotentialization circuit is connected to the first NP.
Connected between the emitter and collector of the N-transistor.
【００１３】これによれば、第１のＮＰＮトランジスタ
のエミッタ，コレクタは交流的に同電位となるので、立
ち上がり極性のノイズに対して、第１のＮＰＮトランジ
スタのエミッタ電位の立ち上がりに追随してベース電位
も立ち上がる。その結果、第１のＮＰＮトランジスタの
ＶBEは常に一定に保たれ、ノイズに依存することなくオ
ン状態を維持できるので、第２のＮＰＮトランジスタか
ら一定の電流を出力できるようになる。According to this, since the emitter and the collector of the first NPN transistor have the same potential in terms of alternating current, the base follows the rising of the emitter potential of the first NPN transistor with respect to the noise of the rising polarity. The electric potential also rises. As a result, V BE of the first NPN transistor is always kept constant, and the ON state can be maintained without depending on noise, so that a constant current can be output from the second NPN transistor.
【００１４】図１２は従来例（交流的等電位化回路な
し）のシミュレーション結果である。スパイクノイズに
同期して第１のＮＰＮトランジスタのエミッタ，ベース
間電圧が０.１４Ｖまで下がっておりＶBE（０.７Ｖ）以
下になっている。また、コレクタ電流も減少しほとんど
流れなくなっている。FIG. 12 is a simulation result of a conventional example (without an AC potential equalizing circuit). In synchronization with the spike noise, the voltage between the emitter and base of the first NPN transistor has dropped to 0.14V, which is below V BE (0.7V). Also, the collector current has decreased and almost no longer flows.
【００１５】図１３は本実施例のシミュレーション結果
である。尚、シミュレーションでは交流的等電位化回路
はコンデンサからなる。第１のＮＰＮトランジスタのエ
ミッタ，ベース間電圧がほぼ０.７Ｖ 程度であり、コレ
クタ電流もほぼ一定である。
（実施例２）図２は本発明によるカレントミラー回路の
第２の実施例である。FIG. 13 shows the simulation result of this embodiment. In the simulation, the AC equipotentialization circuit is composed of a capacitor. The voltage between the emitter and base of the first NPN transistor is about 0.7 V, and the collector current is also substantially constant. (Embodiment 2) FIG. 2 shows a second embodiment of the current mirror circuit according to the present invention.
【００１６】本実施例の基本構成は実施例１とほぼ同一
であり、実施例１との相違点は第１のＮＰＮトランジス
タのベース電流補償用に第３のＮＰＮトランジスタ１３
を付加した点である。尚、電流源は例えば抵抗などでも
よい。第２の接続端子には第１の接続端子よりも高い電
圧を加え、第３のＮＰＮトランジスタのコレクタ端子は
第２の接続端子と同電位か、少なくとも第１のＮＰＮト
ランジスタのコレクタより高い電位にする。第１の出力
端子には負荷などが接続される。The basic configuration of this embodiment is almost the same as that of the first embodiment, and the difference from the first embodiment is that the third NPN transistor 13 is used for compensating the base current of the first NPN transistor.
It is the point where is added. The current source may be, for example, a resistor. A voltage higher than that of the first connection terminal is applied to the second connection terminal, and the collector terminal of the third NPN transistor is set to the same potential as the second connection terminal or at least higher than the collector of the first NPN transistor. To do. A load or the like is connected to the first output terminal.
【００１７】本回路において、交流的等電位化回路３１
がない場合の動作を説明する。第１のＮＰＮトランジス
タのエミッタに例えばスイッチング電源などのスパイク
ノイズが入った場合、このノイズが立ち下がり極性のと
き、第１のＮＰＮトランジスタのエミッタ電位が立ち上
がると同時に、第１のＮＰＮトランジスタのベース電位
及び第３のＮＰＮトランジスタのベース電位も立ち下が
る。その結果、第１のＮＰＮトランジスタ及び第３のＮ
ＰＮトランジスタのＶBE(約０.７Ｖ）は常に一定に保た
れ、第１のＮＰＮトランジスタ及び第３のＮＰＮトラン
ジスタはオン状態を維持する。これに対して、ノイズが
立ち上がり極性のとき、第１のＮＰＮトランジスタのエ
ミッタ電位が立ち上がると、第１のＮＰＮトランジスタ
のベース電位が遅れて立ち上がり、第３のＮＰＮトラン
ジスタのベース電位は更に遅れて立ち上がる。その結
果、第１のＮＰＮトランジスタ及び第３のＮＰＮトラン
ジスタのエミッタ，ベース電圧はＶBEより小さくなり、
第１のＮＰＮトランジスタ及び第３のＮＰＮトランジス
タはオフ状態となる。従って、第１のＮＰＮトランジス
タ及び第３のＮＰＮトランジスタはノイズによってオ
ン，オフを繰り返す。その結果、第２のＮＰＮトランジ
スタもオン，オフを繰り返し一定の電流を出力できなく
なる。In this circuit, an AC equipotentialization circuit 31
The operation in the case where there is not is described. When spike noise such as a switching power supply enters the emitter of the first NPN transistor, when the noise has a falling polarity, the emitter potential of the first NPN transistor rises and at the same time the base potential of the first NPN transistor rises. Also, the base potential of the third NPN transistor falls. As a result, the first NPN transistor and the third NPN
V BE of the PN transistor (about 0.7 V) is always kept constant, and the first NPN transistor and the third NPN transistor are kept in the ON state. On the other hand, when the noise has the rising polarity and the emitter potential of the first NPN transistor rises, the base potential of the first NPN transistor rises with a delay and the base potential of the third NPN transistor rises with a further delay. . As a result, the emitter and base voltages of the first NPN transistor and the third NPN transistor become smaller than V BE ,
The first NPN transistor and the third NPN transistor are turned off. Therefore, the first NPN transistor and the third NPN transistor are repeatedly turned on and off due to noise. As a result, the second NPN transistor is also repeatedly turned on and off and cannot output a constant current.
【００１８】そこで、交流的等電位化回路を第１のＮＰ
Ｎトランジスタのエミッタ，コレクタ間に接続する。Therefore, the AC equalizing circuit is connected to the first NP.
Connected between the emitter and collector of the N-transistor.
【００１９】これによれば、第１のＮＰＮトランジスタ
のエミッタ，コレクタは交流的に同電位となるので、立
ち上がり極性のノイズに対して、第１のＮＰＮトランジ
スタのエミッタ電位の立ち上がりに追随して第１のＮＰ
Ｎトランジスタのベース電位及び第３のＮＰＮトランジ
スタのベース電位も立ち上がる。その結果、第１のＮＰ
Ｎトランジスタ及び第３のＮＰＮトランジスタのＶBEは
常に一定に保たれ、ノイズに依存することなくオン状態
を維持できるので、第２のＮＰＮトランジスタから一定
の電流を出力できるようになる。According to this, since the emitter and the collector of the first NPN transistor have the same potential in terms of alternating current, noise of rising polarity follows the rising of the emitter potential of the first NPN transistor. 1 NP
The base potential of the N transistor and the base potential of the third NPN transistor also rise. As a result, the first NP
Since V BE of the N transistor and the third NPN transistor is always kept constant and the ON state can be maintained without depending on noise, a constant current can be output from the second NPN transistor.
【００２０】（実施例３）図３は本発明によるカレント
ミラー回路の第３の実施例である。(Third Embodiment) FIG. 3 shows a third embodiment of the current mirror circuit according to the present invention.
【００２１】本実施例の基本構成は実施例１とほぼ同一
であり、実施例１との相違点は交流的等電位化回路がコ
ンデンサからなることである。尚、実施例２の様に第１
のＮＰＮトランジスタのベース電流補償用に第３のＮＰ
Ｎトランジスタを付加する場合も考えられる。The basic configuration of this embodiment is almost the same as that of the first embodiment, and the difference from the first embodiment is that the AC equipotentialization circuit is composed of a capacitor. In addition, as in the second embodiment, the first
Third NP for compensating the base current of the NPN transistor of
It is also possible to add an N transistor.
【００２２】本実施例によれば、第１のＮＰＮトランジ
スタのエミッタ，コレクタは交流的にほぼ同電位となる
ので、立ち上がり極性のノイズに対して、第１のＮＰＮ
トランジスタのＶBEは常に一定に保たれ、オン状態を維
持できる。その結果、ノイズに妨害されることなく第２
のＮＰＮトランジスタから一定の電流を出力できるよう
になる。According to the present embodiment, the emitter and collector of the first NPN transistor have almost the same potential in terms of alternating current, so that the first NPN transistor receives noise of rising polarity.
The V BE of the transistor is always kept constant, and the ON state can be maintained. As a result, the second
It becomes possible to output a constant current from the NPN transistor.
【００２３】（実施例４）図４は本発明によるカレント
ミラー回路の第４の実施例である。(Embodiment 4) FIG. 4 shows a fourth embodiment of the current mirror circuit according to the present invention.
【００２４】本実施例の基本構成は実施例１とほぼ同一
であり、実施例１との相違点は交流的等電位化回路がエ
ミッタ，コレクタ短絡のＮＰＮトランジスタからなるこ
とである。尚、実施例２の様に第１のＮＰＮトランジス
タのベース電流補償用に第３のＮＰＮトランジスタを付
加する場合も考えられる。The basic structure of this embodiment is almost the same as that of the first embodiment, and the difference from the first embodiment is that the AC equipotentialization circuit is composed of an NPN transistor having an emitter and a collector short-circuited. It is possible to add a third NPN transistor for compensating the base current of the first NPN transistor as in the second embodiment.
【００２５】エミッタ，コレクタ短絡のＮＰＮトランジ
スタはコンデンサと等価である。従って、動作原理は実
施例３と同様である。An NPN transistor having a shorted emitter and collector is equivalent to a capacitor. Therefore, the operating principle is the same as that of the third embodiment.
【００２６】本実施例によれば、第１のＮＰＮトランジ
スタのエミッタ，コレクタは交流的にほぼ同電位となる
ので、立ち上がり極性のノイズに対して、第１のＮＰＮ
トランジスタのＶBEは常に一定に保たれ、オン状態を維
持できる。その結果、ノイズに妨害されることなく第２
のＮＰＮトランジスタから一定の電流を出力できるよう
になる。According to this embodiment, since the emitter and collector of the first NPN transistor have almost the same AC potential, the first NPN transistor receives the noise of the rising polarity.
The V BE of the transistor is always kept constant, and the ON state can be maintained. As a result, the second
It becomes possible to output a constant current from the NPN transistor.
【００２７】（実施例５）図５は本発明のカレントミラ
ー回路の第５の実施例である。(Fifth Embodiment) FIG. 5 shows a fifth embodiment of the current mirror circuit of the present invention.
【００２８】図５において、１４は第１のＰＮＰトラン
ジスタ、１５は第２のＰＮＰトランジスタ、３２は交流
的等電位化回路、４は第１の接続端子、５は第２の接続
端子、６２は第２の出力端子、７は電流源である。尚、
電流源は例えば抵抗などでもよい。第２の接続端子には
第１の接続端子よりも高い電圧を加え、第２の出力端子
には負荷などが接続される。尚、実施例２の様に第１の
ＰＮＰトランジスタのベース電流補償用に第３のＰＮＰ
トランジスタを付加する場合も考えられる。In FIG. 5, 14 is a first PNP transistor, 15 is a second PNP transistor, 32 is an AC equalization circuit, 4 is a first connection terminal, 5 is a second connection terminal, and 62 is a connection terminal. The second output terminal, 7 is a current source. still,
The current source may be, for example, a resistor. A voltage higher than that of the first connection terminal is applied to the second connection terminal, and a load or the like is connected to the second output terminal. In addition, as in the second embodiment, a third PNP is provided for compensating the base current of the first PNP transistor.
It is also possible to add a transistor.
【００２９】本実施例の場合の動作原理は実施例１とほ
ぼ同一であるが、実施例１との相違点は、ノイズに対す
る動作が逆になることである。以下に、簡単に説明す
る。The operation principle of this embodiment is almost the same as that of the first embodiment, but the difference from the first embodiment is that the operation for noise is reversed. The following is a brief description.
【００３０】交流的等電位化回路がない場合、ノイズが
立ち下がり極性のとき、第１のPNPトランジスタのベー
ス電位の立ち下がりがエミッタ電位の立ち下がりよりも
遅れるので、第１のＰＮＰトランジスタはオフ状態とな
る。これに対して、ノイズが立ち上がり極性のとき、第
１のＰＮＰトランジスタのエミッタ電位の立ち上がりと
同時にベース電位が立ち上がるので、第１のＰＮＰトラ
ンジスタはオン状態を維持する。従って、第１の実施例
と同様、第１のＰＮＰトランジスタはノイズによってオ
ン，オフを繰り返す。その結果、第２のＰＮＰトランジ
スタもオン，オフを繰り返し一定の電流を出力できなく
なる。When there is no AC equalization circuit, when the noise has the falling polarity, the fall of the base potential of the first PNP transistor is delayed from the fall of the emitter potential, so that the first PNP transistor is turned off. It becomes a state. On the other hand, when the noise has a rising polarity, the base potential rises at the same time that the emitter potential of the first PNP transistor rises, so that the first PNP transistor maintains the ON state. Therefore, as in the first embodiment, the first PNP transistor is repeatedly turned on and off due to noise. As a result, the second PNP transistor is also repeatedly turned on and off and cannot output a constant current.
【００３１】そこで、第１のＰＮＰトランジスタのエミ
ッタ，コレクタ間に交流的等電位化回路、例えばコンデ
ンサを接続する。Therefore, an AC equalizing circuit, such as a capacitor, is connected between the emitter and collector of the first PNP transistor.
【００３２】これによれば、第１のＰＮＰトランジスタ
のエミッタ，コレクタは交流的にほぼ同電位となるの
で、立ち下がり極性のノイズに対して、第１のバイポー
ラトランジスタのＶBEは常に一定に保たれ、オン状態を
維持できる。その結果、ノイズに妨害されることなく第
２のＰＮＰトランジスタから一定の電流を出力できるよ
うになる。According to this, since the emitter and collector of the first PNP transistor have almost the same AC potential, V BE of the first bipolar transistor is always kept constant against noise of the falling polarity. You can keep it leaning on. As a result, a constant current can be output from the second PNP transistor without being disturbed by noise.
【００３３】（実施例６）図６は本発明によるカレント
ミラー回路の第６の実施例である。(Embodiment 6) FIG. 6 shows a sixth embodiment of the current mirror circuit according to the present invention.
【００３４】図６において、１１は第１のＮＰＮトラン
ジスタ、１２は第２のＮＰＮトランジスタ、１４は第１
のＰＮＰトランジスタ、１５は第２のＰＮＰトランジス
タ、３１は第１の交流的等電位化回路、３２は第２の交
流的等電位化回路、４は第１の接続端子、５は第２の接
続端子、６１は第１の出力端子、６２は第２の出力端
子、７１は抵抗である。第２の接続端子には第１の接続
端子よりも高い電圧を加え、第１の出力端子及び第２の
出力端子には負荷などが接続される。尚、実施例２の様
に第１のＮＰＮトランジスタのベース電流補償用に第３
のＮＰＮトランジスタを付加する場合及び第１のＰＮＰ
トランジスタのベース電流補償用に第３のＰＮＰトラン
ジスタを付加する場合も考えられる。In FIG. 6, 11 is a first NPN transistor, 12 is a second NPN transistor, and 14 is a first NPN transistor.
PNP transistor, 15 is a second PNP transistor, 31 is a first AC equipotentialization circuit, 32 is a second AC equipotentialization circuit, 4 is a first connection terminal, and 5 is a second connection. A terminal, 61 is a first output terminal, 62 is a second output terminal, and 71 is a resistor. A voltage higher than that of the first connection terminal is applied to the second connection terminal, and a load or the like is connected to the first output terminal and the second output terminal. As in the second embodiment, the third NPN transistor is used for compensating the base current of the first NPN transistor.
When adding an NPN transistor, and the first PNP
It is possible to add a third PNP transistor for compensating the base current of the transistor.
【００３５】本実施例の構成は実施例１と実施例５を組
み合わせたものであり、動作原理は実施例１及び実施例
５と同様である。The structure of this embodiment is a combination of the first and fifth embodiments, and the operating principle is the same as that of the first and fifth embodiments.
【００３６】本実施例において、第１及び第２の交流的
等電位化回路がない場合を考える。例えば、第１のＰＮ
Ｐトランジスタのエミッタと第１のＮＰＮトランジスタ
のエミッタに同位相のノイズが入ったとする。このノイ
ズが立ち上がり極性のとき、第１のＰＮＰトランジスタ
がオン状態で第１のＮＰＮトランジスタがオフ状態にな
り、ノイズが立ち下がり極性のとき、第１のＰＮＰトラ
ンジスタがオフ状態で第１のＮＰＮトランジスタがオン
状態になる。このようにノイズにより第１のトランジス
タのオン，オフが交互に繰り返され回路全体が異常な動
作をする。In this embodiment, consider the case where the first and second AC equalization circuits are not provided. For example, the first PN
It is assumed that noise of the same phase enters the emitter of the P transistor and the emitter of the first NPN transistor. When the noise has a rising polarity, the first PNP transistor is on and the first NPN transistor is off, and when the noise has a falling polarity, the first PNP transistor is off and the first NPN transistor is on. Turns on. In this way, the first transistor is alternately turned on and off due to noise, and the entire circuit operates abnormally.
【００３７】本実施例によれば、そのような異常な動作
を回避でき、その結果、ノイズに妨害されることなく第
２のＮＰＮトランジスタ及び第２のＰＮＰトランジスタ
から一定の電流を出力できるようになる。According to the present embodiment, such an abnormal operation can be avoided, and as a result, a constant current can be output from the second NPN transistor and the second PNP transistor without being disturbed by noise. Become.
【００３８】（実施例７）図７は本発明によるカレント
ミラー回路の第７の実施例である。(Embodiment 7) FIG. 7 is a seventh embodiment of the current mirror circuit according to the present invention.
【００３９】図７において、１６は第１のｎＭＯＳトラ
ンジスタ、１７は第２のｎＭＯＳトランジスタ、３１は
第１の交流的等電位化回路、４は第１の接続端子、５は
第２の接続端子、６１は第１の出力端子、７は電流源で
ある。尚、電流源は例えば抵抗などでもよい。第２の接
続端子には第１の接続端子よりも高い電圧を加え、第１
の出力端子には負荷などが接続される。In FIG. 7, 16 is a first nMOS transistor, 17 is a second nMOS transistor, 31 is a first AC equipotentializing circuit, 4 is a first connection terminal, and 5 is a second connection terminal. , 61 is a first output terminal, and 7 is a current source. The current source may be, for example, a resistor. A voltage higher than that of the first connection terminal is applied to the second connection terminal,
A load or the like is connected to the output terminal of.
【００４０】第１の出力端子のノイズが立ち下がり極性
のとき、第１のｎＭＯＳトランジスタのソース電位が立
ち下がると同時に、第１のｎＭＯＳトランジスタのゲー
ト電位も立ち下がる。その結果、第１のｎＭＯＳトラン
ジスタのＶTHは常に一定に保たれ、第１のｎＭＯＳトラ
ンジスタはオン状態を維持する。これに対して、ノイズ
が立ち上がり極性のとき、第１のｎＭＯＳトランジスタ
のソース電位が立ち上がると、第１のｎＭＯＳトランジ
スタのゲート電位が遅れて立ち上がる。その結果、第１
のｎＭＯＳトランジスタのソース，ゲート電圧はＶTHよ
り小さくなり、第１のｎＭＯＳトランジスタはオフ状態
となる。従って、第１のｎＭＯＳトランジスタはオン，
オフを繰り返す。その結果、第２のｎＭＯＳトランジス
タもオン，オフを繰り返し一定の電流を出力できなくな
る。When the noise at the first output terminal has a falling polarity, the source potential of the first nMOS transistor falls and the gate potential of the first nMOS transistor also falls at the same time. As a result, V TH of the first nMOS transistor is always kept constant, and the first nMOS transistor maintains the ON state. On the other hand, when the noise has the rising polarity and the source potential of the first nMOS transistor rises, the gate potential of the first nMOS transistor rises with a delay. As a result, the first
The source and gate voltage of the nMOS transistor becomes less than V TH , and the first nMOS transistor is turned off. Therefore, the first nMOS transistor is turned on,
Repeat off. As a result, the second nMOS transistor also cannot turn on and off repeatedly and cannot output a constant current.
【００４１】そこで、交流的等電位化回路を第１のｎＭ
ＯＳトランジスタのソース，ドレイン間に接続する。Therefore, the AC equipotentialization circuit is connected to the first nM.
Connected between the source and drain of the OS transistor.
【００４２】これによれば、第１のｎＭＯＳトランジス
タのソース，ドレイン間は交流的に同電位となるので、
立ち上がり極性のノイズに対して、第１のｎＭＯＳトラ
ンジスタのソース電位の立ち上がりに追随してゲート電
位も立ち上がる。その結果、第１のｎＭＯＳトランジス
タのＶTHは常に一定に保たれ、ノイズに依存することな
くオン状態を維持できるので、第２のｎＭＯＳトランジ
スタから一定の電流を出力できるようになる。According to this, since the source and the drain of the first nMOS transistor have the same potential in terms of AC,
With respect to the noise of the rising polarity, the gate potential also rises following the rising of the source potential of the first nMOS transistor. As a result, V TH of the first nMOS transistor is always kept constant and the ON state can be maintained without depending on noise, so that a constant current can be output from the second nMOS transistor.
【００４３】（実施例８）図８は本発明によるカレント
ミラー回路の第８の実施例である。(Embodiment 8) FIG. 8 shows an eighth embodiment of the current mirror circuit according to the present invention.
【００４４】図８において、１８は第１のｐＭＯＳトラ
ンジスタ、１９は第２のｐＭＯＳトランジスタ、３２は
第２の交流的等電位化回路、４は第１の接続端子、５は
第２の接続端子、６２は第２の出力端子、７は電流源で
ある。尚、電流源は例えば抵抗などでもよい。第２の接
続端子には第１の接続端子よりも高い電圧を加え、第１
の出力端子には負荷などが接続される。In FIG. 8, 18 is a first pMOS transistor, 19 is a second pMOS transistor, 32 is a second AC equalization circuit, 4 is a first connection terminal, and 5 is a second connection terminal. , 62 is a second output terminal, and 7 is a current source. The current source may be, for example, a resistor. A voltage higher than that of the first connection terminal is applied to the second connection terminal,
A load or the like is connected to the output terminal of.
【００４５】本実施例の場合の動作原理は実施例７とほ
ぼ同一であるが、実施例７との相違点は、ノイズに対す
る動作が逆になることである。動作の詳細については、
実施例５を参考にすると容易に理解できる。The operating principle of this embodiment is almost the same as that of the seventh embodiment, but the difference from the seventh embodiment is that the operation for noise is reversed. For details on the operation,
This can be easily understood by referring to Example 5.
【００４６】本手段によれば、第１のｐＭＯＳトランジ
スタのソース，ドレイン間は交流的に同電位となるの
で、第１のｐＭＯＳトランジスタのＶTHは常に一定に保
たれ、ノイズに依存することなくオン状態を維持できる
ので、第２のｐＭＯＳトランジスタから一定の電流を出
力できるようになる。According to this means, the source and drain of the first pMOS transistor have the same AC potential, so that V TH of the first pMOS transistor is always kept constant and does not depend on noise. Since the ON state can be maintained, a constant current can be output from the second pMOS transistor.
【００４７】（実施例９）図９は本発明によるカレント
ミラー回路の第９の実施例である。(Embodiment 9) FIG. 9 shows a ninth embodiment of the current mirror circuit according to the present invention.
【００４８】図９において、１６は第１のｎＭＯＳトラ
ンジスタ、１７は第２のｎＭＯＳトランジスタ、１８は
第１のｐＭＯＳトランジスタ、１９は第２のｐＭＯＳト
ランジスタ、３１は第１の交流的等電位化回路、３２は
第２の交流的等電位化回路、４は第１の接続端子、５は
第２の接続端子、６１は第１の出力端子、６２は第２の
出力端子、７１は抵抗である。第２の接続端子には第１
の接続端子よりも高い電圧を加え、第１の出力端子及び
第２の出力端子には負荷などが接続される。In FIG. 9, 16 is a first nMOS transistor, 17 is a second nMOS transistor, 18 is a first pMOS transistor, 19 is a second pMOS transistor, and 31 is a first AC equalization circuit. , 32 is a second AC equalization circuit, 4 is a first connection terminal, 5 is a second connection terminal, 61 is a first output terminal, 62 is a second output terminal, and 71 is a resistor. . The first to the second connection terminal
A voltage higher than that of the connection terminal is applied, and a load or the like is connected to the first output terminal and the second output terminal.
【００４９】本実施例の構成は実施例７と実施例８を組
み合わせたものであり、動作原理は実施例７と実施例８
と同様である。The configuration of this embodiment is a combination of the seventh and eighth embodiments, and the operating principle is that of the seventh and eighth embodiments.
Is the same as.
【００５０】本実施例においても、実施例６と同様の異
常な動作が起こる。Also in this embodiment, an abnormal operation similar to that of the sixth embodiment occurs.
【００５１】本発明によれば、そのような異常な動作を
回避でき、ノイズに依存することなく第２のｎＭＯＳト
ランジスタ及び第２のｐＭＯＳトランジスタから一定の
電流を出力できるようになる。According to the present invention, such an abnormal operation can be avoided and a constant current can be output from the second nMOS transistor and the second pMOS transistor without depending on noise.
【００５２】（実施例１０）図１０は本発明によるカレ
ントミラー回路の第１の応用例であり、本発明をＤＣ−
ＤＣ電源に適用した例である。(Embodiment 10) FIG. 10 shows a first application example of the current mirror circuit according to the present invention.
This is an example applied to a DC power supply.
【００５３】図１０において、９０はＤＣ電源、９１は
フィルタ回路、９２はスイッチ制御回路、９３はドライ
バ回路、９４はスイッチング素子、９５はトランス、９
６は整流及びフィルタ回路、９７は検出回路、９８は負
荷である。尚、本発明のカレントミラー回路は検出回路
に適用されている。以下に例えば実施例１が検出回路に
適用された場合を説明する。簡単のため実施例１に記載
した電流源は抵抗とし第１の出力端子はスイッチ制御回
路に接続する。In FIG. 10, 90 is a DC power supply, 91 is a filter circuit, 92 is a switch control circuit, 93 is a driver circuit, 94 is a switching element, 95 is a transformer, and 9
6 is a rectification and filter circuit, 97 is a detection circuit, and 98 is a load. The current mirror circuit of the present invention is applied to the detection circuit. The case where the first embodiment is applied to the detection circuit will be described below. For simplicity, the current source described in the first embodiment is a resistor and the first output terminal is connected to the switch control circuit.
【００５４】本応用例の場合、検出回路の両端の電圧を
検出してスイッチ制御回路にフィードバックする。その
検出信号を元にドライバ回路を制御して、負荷に定電圧
を供給する。ところがスイッチング素子が発生するスイ
ッチングノイズがトランス、整流及びフィルタ回路を介
して検出回路の両端に伝わるためである。１００はスイ
ッチングノイズを表わす。交流的等電位化回路３１がな
い場合、このノイズによりカレントミラー回路の出力電
流が定電流を発生できずに制御回路にフィードバックが
掛かるため、ドライバ回路の制御が不安定になり、その
結果、定電圧出力ができなくなる。そこで、交流的等電
位化回路３１を施すと、カレントミラー回路は常に定電
流を出力しドライバ回路の制御が安定になり、その結
果、安定な定電圧出力ができる。In the case of this application example, the voltage across the detection circuit is detected and fed back to the switch control circuit. The driver circuit is controlled based on the detection signal to supply a constant voltage to the load. However, the switching noise generated by the switching element is transmitted to both ends of the detection circuit via the transformer, the rectification and the filter circuit. 100 represents switching noise. If the AC equipotentialization circuit 31 is not provided, the output current of the current mirror circuit cannot generate a constant current due to this noise, and feedback is applied to the control circuit, so that the control of the driver circuit becomes unstable and, as a result, The voltage cannot be output. Therefore, when the AC equipotentialization circuit 31 is applied, the current mirror circuit always outputs a constant current, and the control of the driver circuit becomes stable, and as a result, a stable constant voltage output can be performed.
【００５５】[0055]
【発明の効果】以上のように本発明によれば、ノイズ環
境下に強いカレントミラー回路を実現できる。As described above, according to the present invention, a strong current mirror circuit can be realized in a noise environment.
【図１】本発明のカレントミラー回路の第１の実施例で
ある。FIG. 1 is a first embodiment of a current mirror circuit of the present invention.
【図２】本発明のカレントミラー回路の第２の実施例で
ある。FIG. 2 is a second embodiment of the current mirror circuit of the present invention.
【図３】本発明のカレントミラー回路の第３の実施例で
ある。FIG. 3 is a third embodiment of the current mirror circuit of the present invention.
【図４】本発明のカレントミラー回路の第４の実施例で
ある。FIG. 4 is a fourth embodiment of the current mirror circuit of the present invention.
【図５】本発明のカレントミラー回路の第５の実施例で
ある。FIG. 5 is a fifth embodiment of the current mirror circuit of the present invention.
【図６】本発明のカレントミラー回路の第６の実施例で
ある。FIG. 6 is a sixth embodiment of the current mirror circuit of the present invention.
【図７】本発明のカレントミラー回路の第７の実施例で
ある。FIG. 7 is a seventh embodiment of the current mirror circuit of the present invention.
【図８】本発明のカレントミラー回路の第８の実施例で
ある。FIG. 8 is an eighth embodiment of the current mirror circuit of the present invention.
【図９】本発明のカレントミラー回路の第９の実施例で
ある。FIG. 9 is a ninth embodiment of the current mirror circuit of the present invention.
【図１０】本発明のカレントミラー回路の応用例であ
る。FIG. 10 is an application example of the current mirror circuit of the present invention.
【図１１】カレントミラー回路の従来例である。FIG. 11 is a conventional example of a current mirror circuit.
【図１２】従来例のシミュレーション結果である。FIG. 12 is a simulation result of a conventional example.
【図１３】本発明のシミュレーション結果である。FIG. 13 is a simulation result of the present invention.
４…第１の接続端子、５…第２の接続端子、７…電流
源、１１…第１のＮＰＮトランジスタ、１２…第２のＮ
ＰＮトランジスタ、１３…第３のＮＰＮトランジスタ、
１４…第１のＰＮＰトランジスタ、１５…第２のＰＮＰ
トランジスタ、１６…第１のｎＭＯＳトランジスタ、１
７…第２のｎＭＯＳトランジスタ、１８…第１のｐＭＯ
Ｓトランジスタ、１９…第２のｐＭＯＳトランジスタ、
３１…第１の交流的等電位化回路、３２…第２の交流的
等電位化回路、６１…第１の出力端子、６２…第２の出
力端子、７１…抵抗、９０…ＤＣ電源、９１…フィルタ
回路、９２…スイッチ制御回路、９３…ドライバ回路、
９４…スイッチング素子、９５…トランス、９６…整流
及びフィルタ回路、９７…検出回路、９８…負荷、１０
０…スイッチングノイズ。4 ... 1st connection terminal, 5 ... 2nd connection terminal, 7 ... Current source, 11 ... 1st NPN transistor, 12 ... 2nd N
PN transistor, 13 ... Third NPN transistor,
14 ... 1st PNP transistor, 15 ... 2nd PNP
Transistor, 16 ... First nMOS transistor, 1
7 ... Second nMOS transistor, 18 ... First pMO
S transistor, 19 ... Second pMOS transistor,
31 ... 1st AC equipotentialization circuit, 32 ... 2nd AC equipotentialization circuit, 61 ... 1st output terminal, 62 ... 2nd output terminal, 71 ... Resistor, 90 ... DC power supply, 91 ... filter circuit, 92 ... switch control circuit, 93 ... driver circuit,
94 ... Switching element, 95 ... Transformer, 96 ... Rectification and filter circuit, 97 ... Detection circuit, 98 ... Load, 10
0 ... Switching noise.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 助川 圭一 茨城県日立市弁天町三丁目10番２号 日 立原町電子工業株式会社内 (56)参考文献 特開 平１−115203（ＪＰ，Ａ) 特開 平８−190435（ＪＰ，Ａ) 特開 平３−65715（ＪＰ，Ａ) 特開 平６−53757（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Keiichi Sukegawa, 3-10-2 Bentencho, Hitachi City, Ibaraki Prefecture, inside Hitateramachi Denshi Kogyo Co., Ltd. (56) Reference JP-A-1-115203 (JP, A) JP-A-8-190435 (JP, A) JP-A-3-65715 (JP, A) JP-A-6-53757 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H03F 1/00-3/72
Claims (8)
ーラトランジスタと、ベースとエミッタをそれぞれ第１
のバイポーラトランジスタのベースとエミッタに接続し
た第２のバイポーラトランジスタとを備えるカレントミ
ラー回路において、第１のバイポーラトランジスタのエ
ミッタ及びコレクタに、それぞれ交流的等電位化回路の
一端及び他端を接続したことを特徴とするカレントミラ
ー回路。1. A first bipolar transistor having a collector and a base connected to each other, and a base and an emitter each having a first bipolar transistor.
In a current mirror circuit including a base of a bipolar transistor and a second bipolar transistor connected to an emitter, one end and the other end of an AC equipotentialization circuit are connected to an emitter and a collector of the first bipolar transistor, respectively. Current mirror circuit characterized by.
れぞれ第１のバイポーラトランジスタのコレクタとベー
スに接続した第３のバイポーラトランジスタを有するこ
とを特徴とするカレントミラー回路。2. A current mirror circuit according to claim 1, further comprising a third bipolar transistor having a base and an emitter connected to the collector and the base of the first bipolar transistor, respectively.
コンデンサからなることを特徴とするカレントミラー回
路。3. The current mirror circuit according to claim 1, wherein the AC equipotentializing circuit is composed of a capacitor.
エミッタとコレクタが短絡されたバイポーラトランジス
タであることを特徴とするカレントミラー回路。4. The current mirror circuit according to claim 1, wherein the AC equipotentializing circuit is a bipolar transistor whose emitter and collector are short-circuited.
トランジスタと、ベースとエミッタをそれぞれ第１のＮ
ＰＮトランジスタのベースとエミッタに接続した第２の
NPNトランジスタと、第１のＮＰＮトランジスタのエミ
ッタ，コレクタに接続された第１の交流的等電位化回路
と、 コレクタとベースを接続した第１のＰＮＰトランジスタ
と、ベースとエミッタをそれぞれ第１のＰＮＰトランジ
スタのベースとエミッタに接続した第２のPNPトランジ
スタと、第１のＰＮＰトランジスタのエミッタ，コレク
タに接続された第２の交流的等電位化回路と、 第１のＮＰＮトランジスタのコレクタと第１のＰＮＰト
ランジスタのコレクタ間に抵抗を設けたことを特徴とす
るカレントミラー回路。5. A first NPN connecting a collector and a base.
The transistor, the base and the emitter are respectively connected to the first N
The second connected to the base and emitter of the PN transistor
An NPN transistor, a first AC equalization circuit connected to the emitter and collector of the first NPN transistor, a first PNP transistor having a collector and base connected, and a first PNP having a base and an emitter, respectively. A second PNP transistor connected to the base and emitter of the transistor, a second AC equalization circuit connected to the emitter and collector of the first PNP transistor, a collector of the first NPN transistor and a first NPN transistor. A current mirror circuit characterized in that a resistor is provided between the collectors of PNP transistors.
回路が第１のコンデンサからなり、第２の交流的等電位
化回路が第２のコンデンサからなることを特徴とするカ
レントミラー回路。6. A current mirror according to claim 5, wherein the first AC equipotentialization circuit comprises a first capacitor and the second AC equipotentialization circuit comprises a second capacitor. circuit.
トランジスタと、ゲートとソースをそれぞれ第１のＭＯ
Ｓトランジスタのゲートとソースに接続した第２のＭＯ
Ｓトランジスタとを備えるカレントミラー回路におい
て、第１のＭＯＳトランジスタのソース及びドレイン
に、それぞれ交流的等電位化回路の一端及び他端を接続
したことを特徴とするカレントミラー回路。7. A first MOS having a drain and a gate connected to each other.
The transistor, the gate and the source are respectively the first MO
A second MO connected to the gate and source of the S-transistor
A current mirror circuit comprising an S transistor, wherein one end and the other end of an AC equipotentializing circuit are connected to the source and drain of the first MOS transistor, respectively.
Ｓトランジスタと、ゲートとソースをそれぞれ第１のｎ
ＭＯＳトランジスタのゲートとソースに接続した第２の
ｎＭＯＳトランジスタと、第１のｎＭＯＳトランジスタ
のソース，ドレインに接続された第１の交流的等電位化
回路と、 ドレインとゲートを接続した第１のｐＭＯＳトランジス
タと、ゲートとソースをそれぞれ第１のｐＭＯＳトラン
ジスタの各々のゲートとソースに接続した第２のｐＭＯ
Ｓトランジスタと、第１のｐＭＯＳトランジスタのソー
ス，ドレインに接続された第２の交流的等電位化回路
と、 第１のｎＭＯＳトランジスタのドレインと第１のｐＭＯ
Ｓトランジスタのドレイン間に抵抗を設けたことを特徴
とするカレントミラー回路。8. A first nMO having a drain and a gate connected to each other.
The S-transistor and the gate and the source are respectively the first n
A second nMOS transistor connected to the gate and source of the MOS transistor, a first AC equipotential circuit connected to the source and drain of the first nMOS transistor, and a first pMOS connecting the drain and gate. A transistor and a second pMO having its gate and source connected to each gate and source of a first pMOS transistor, respectively.
An S transistor, a second AC equalization circuit connected to the source and drain of the first pMOS transistor, a drain of the first nMOS transistor and a first pMO
A current mirror circuit characterized in that a resistor is provided between the drains of the S transistors.
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