JP3488105B2 - 動作解析を防止する論理回路および論理回路装置 - Google Patents
動作解析を防止する論理回路および論理回路装置Info
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- JP3488105B2 JP3488105B2 JP33344898A JP33344898A JP3488105B2 JP 3488105 B2 JP3488105 B2 JP 3488105B2 JP 33344898 A JP33344898 A JP 33344898A JP 33344898 A JP33344898 A JP 33344898A JP 3488105 B2 JP3488105 B2 JP 3488105B2
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Description
【０００１】
【発明の属する技術分野】本発明は、内部動作が不正に
解析されることを防止することができる論理回路に関す
るものである。
解析されることを防止することができる論理回路に関す
るものである。
【０００２】
【従来の技術】身分証明、電子マネー等に使用されるＩ
Ｃでは、内部で取り扱われる秘密情報を保護するため
に、内部動作そのものを隠匿する必要がある。従来、秘
密情報は強力な暗号手法によって守ることができると考
えられている。しかし、この考え方は、暗号鍵と暗号化
手法とが明示的に傍受されないということを前提として
いる。また、暗号化に関する秘密情報を守るためには、
上記秘密情報が明示的に出現し得る内部動作そのものを
保護する必要がある。
Ｃでは、内部で取り扱われる秘密情報を保護するため
に、内部動作そのものを隠匿する必要がある。従来、秘
密情報は強力な暗号手法によって守ることができると考
えられている。しかし、この考え方は、暗号鍵と暗号化
手法とが明示的に傍受されないということを前提として
いる。また、暗号化に関する秘密情報を守るためには、
上記秘密情報が明示的に出現し得る内部動作そのものを
保護する必要がある。
【０００３】複雑な暗号化手法は、モジュール化処理に
よって実現されることが多い。暗号処理手段を熟知して
いる暗号回路設計者は、意味ある回路機能を各モジュー
ルに割り当てるので、これら各モジュールの入出力端子
には、所定のタイミングで、暗号鍵データ等の有意な情
報が発生する。
よって実現されることが多い。暗号処理手段を熟知して
いる暗号回路設計者は、意味ある回路機能を各モジュー
ルに割り当てるので、これら各モジュールの入出力端子
には、所定のタイミングで、暗号鍵データ等の有意な情
報が発生する。
【０００４】
【発明が解決しようとする課題】ところで、上記従来例
において、各モジュールの入出力端子に発生する上記有
意な情報は、第三者が傍受しやすい。したがって、第三
者が内部動作を不正に解析し、その第三者が秘密データ
の不正利用を企てた場合、各モジュールの入出力端子に
発生する上記有意な情報は、その第三者にとって有益な
ヒントになり、また、その有益なヒントを容易に得るこ
とができるという欠点がある。
において、各モジュールの入出力端子に発生する上記有
意な情報は、第三者が傍受しやすい。したがって、第三
者が内部動作を不正に解析し、その第三者が秘密データ
の不正利用を企てた場合、各モジュールの入出力端子に
発生する上記有意な情報は、その第三者にとって有益な
ヒントになり、また、その有益なヒントを容易に得るこ
とができるという欠点がある。
【０００５】この欠点を克服するためには、内部動作を
保護する必要があり、具体的には、回路内部で通信され
る秘密情報を、ある種の規約に基づいて、ランダム化す
る手法が従来採用されている。この従来手法は、不正解
析の目標となりやすいプロセッサとメモリとを接続する
バス等の保護に有効ではあるが、一般の論理回路におい
て、上記のように秘密情報をランダム化する手法を適用
することは困難であるという問題がある。
保護する必要があり、具体的には、回路内部で通信され
る秘密情報を、ある種の規約に基づいて、ランダム化す
る手法が従来採用されている。この従来手法は、不正解
析の目標となりやすいプロセッサとメモリとを接続する
バス等の保護に有効ではあるが、一般の論理回路におい
て、上記のように秘密情報をランダム化する手法を適用
することは困難であるという問題がある。
【０００６】つまり、論理回路は、ある特定の論理機能
を確定的に実現することが期待されている回路であり、
これらの論理回路の通信路に、上記のような情報をラン
ダム化する手法を持ち込むと、暗号化回路、復号化回路
等の本来的には無駄である回路が多くなるので、オーバ
ーヘッドが極端に大きくなる。したがって、上記のよう
な手法を、回路内部で通信される秘密情報のランダム化
に適用することが困難であるという問題がある。
を確定的に実現することが期待されている回路であり、
これらの論理回路の通信路に、上記のような情報をラン
ダム化する手法を持ち込むと、暗号化回路、復号化回路
等の本来的には無駄である回路が多くなるので、オーバ
ーヘッドが極端に大きくなる。したがって、上記のよう
な手法を、回路内部で通信される秘密情報のランダム化
に適用することが困難であるという問題がある。
【０００７】本発明は、特定の端子における信号パター
ンの解析に基づいて、論理回路を不正に動作解析するこ
とが困難であり、また対不正解析の手法を一般の論理回
路に適用することが容易である論理回路を提供すること
を目的とするものである。
ンの解析に基づいて、論理回路を不正に動作解析するこ
とが困難であり、また対不正解析の手法を一般の論理回
路に適用することが容易である論理回路を提供すること
を目的とするものである。
【０００８】
【課題を解決するための手段】本発明は、所定の論理回
路の内部の論理構成を、上記論理回路の外部の制御信号
に応じて、変化させ、上記論理回路の内部動作の傍受、
解析を困難にするものである。
路の内部の論理構成を、上記論理回路の外部の制御信号
に応じて、変化させ、上記論理回路の内部動作の傍受、
解析を困難にするものである。
【０００９】
【発明の実施の形態および実施例】図１は、本発明の第
１の実施例である論理回路１０１を示す図である。
１の実施例である論理回路１０１を示す図である。
【００１０】論理回路１０１は、全加算器であり、制御
信号Ｃによって、その論理回路１０１の論理構成を変更
することができる回路である。
信号Ｃによって、その論理回路１０１の論理構成を変更
することができる回路である。
【００１１】論理回路１０１は、論理ゲートＧ１、Ｇ
２、Ｇ３、Ｇ４、Ｇ１０、Ｇ１１と、ＥＸＮＯＲゲート
Ｇ５、Ｇ６、Ｇ７、Ｇ８、Ｇ９と、ＮＯＴゲートＧ１２
とを有するものである。また、論理ゲートＧ１、Ｇ３、
Ｆ４の上部に記載されている白丸は、ＮＯＴゲートを表
わすものである。
２、Ｇ３、Ｇ４、Ｇ１０、Ｇ１１と、ＥＸＮＯＲゲート
Ｇ５、Ｇ６、Ｇ７、Ｇ８、Ｇ９と、ＮＯＴゲートＧ１２
とを有するものである。また、論理ゲートＧ１、Ｇ３、
Ｆ４の上部に記載されている白丸は、ＮＯＴゲートを表
わすものである。
【００１２】論理ゲートＧ１、Ｇ２、Ｇ３、Ｇ４は、制
御信号Ｃによって、２入力ＮＡＮＤ機能と２入力ＮＯＲ
機能との間で切り替え可能な論理ゲートである。論理ゲ
ートＧ１０、Ｇ１１は、２入力ＥＸＮＯＲ機能と２入力
ＥＸＯＲ機能との間で切り替え可能な論理ゲートであ
る。
御信号Ｃによって、２入力ＮＡＮＤ機能と２入力ＮＯＲ
機能との間で切り替え可能な論理ゲートである。論理ゲ
ートＧ１０、Ｇ１１は、２入力ＥＸＮＯＲ機能と２入力
ＥＸＯＲ機能との間で切り替え可能な論理ゲートであ
る。
【００１３】ここで、制御信号Ｃ＝０である場合、論理
ゲートＧ１、Ｇ３、Ｇ４は、２入力ＮＯＲ機能を実現
し、論理ゲートＧ２は、２入力ＮＡＮＤ機能を実現し、
論理ゲートＧ１０、Ｇ１１は、２入力ＥＸＮＯＲ機能を
実現する。一方、制御信号Ｃ＝１である場合、論理ゲー
トＧ１、Ｇ３、Ｇ４は、２入力ＮＡＮＤ機能を実現し、
論理ゲートＧ２は、２入力ＮＯＲ機能を実現し、論理ゲ
ートＧ１０、Ｇ１１は、２入力ＥＸＯＲ機能を実現す
る。
ゲートＧ１、Ｇ３、Ｇ４は、２入力ＮＯＲ機能を実現
し、論理ゲートＧ２は、２入力ＮＡＮＤ機能を実現し、
論理ゲートＧ１０、Ｇ１１は、２入力ＥＸＮＯＲ機能を
実現する。一方、制御信号Ｃ＝１である場合、論理ゲー
トＧ１、Ｇ３、Ｇ４は、２入力ＮＡＮＤ機能を実現し、
論理ゲートＧ２は、２入力ＮＯＲ機能を実現し、論理ゲ
ートＧ１０、Ｇ１１は、２入力ＥＸＯＲ機能を実現す
る。
【００１４】なお、Ｃは、制御信号であり、Ａ１、Ａ２
は、加算器における加算入力であり、Ｃｉは、加算器に
おける桁上げ入力であり、Ｎ１は、論理ゲートＧ１の出
力信号であり、Ｓは、和の出力信号、Ｃｏは、桁上げの
出力信号である。
は、加算器における加算入力であり、Ｃｉは、加算器に
おける桁上げ入力であり、Ｎ１は、論理ゲートＧ１の出
力信号であり、Ｓは、和の出力信号、Ｃｏは、桁上げの
出力信号である。
【００１５】また、論理回路１０１の入力段１０１I
は、ＥＸＮＯＲゲートＧ５、Ｇ６、Ｇ７によって構成さ
れ、論理回路１０１の出力段１０１O は、ＥＸＮＯＲゲ
ートＧ８、Ｇ９によって構成されている。
は、ＥＸＮＯＲゲートＧ５、Ｇ６、Ｇ７によって構成さ
れ、論理回路１０１の出力段１０１O は、ＥＸＮＯＲゲ
ートＧ８、Ｇ９によって構成されている。
【００１６】図２は、上記実施例における論理ゲートＧ
１の構成例を示す図である。また、論理ゲートＧ２、Ｇ
３、Ｇ４の構成は、図２に示す論理ゲートＧ１の構成と
同じである。
１の構成例を示す図である。また、論理ゲートＧ２、Ｇ
３、Ｇ４の構成は、図２に示す論理ゲートＧ１の構成と
同じである。
【００１７】論理ゲートＧ１は、２入力の論理関数を実
現するＣＭＯＳ回路によって構成されている論理ゲート
であって、ＰＭＯＳプルアップネットワークと、このＰ
ＭＯＳプルアップネットワークに設けられ、制御信号に
よって導通、非導通が決定されるＰＭＯＳトランジスタ
と、ＮＭＯＳプルダウンネットワークと、このＮＭＯＳ
プルダウンネットワークに設けられ、制御信号によって
導通、非導通が決定されるＮＭＯＳトランジスタとを有
する論理ゲートである。なお、ＰＭＯＳプルアップネッ
トワークは、入力信号Ａ１、Ａ２をゲートに受けるＰＭ
ＯＳトランジスタのネットワークであり、ＮＭＯＳプル
ダウンネットワークは、入力信号Ａ１、Ａ２をゲートに
受けるＮＭＯＳトランジスタのネットワークである。
現するＣＭＯＳ回路によって構成されている論理ゲート
であって、ＰＭＯＳプルアップネットワークと、このＰ
ＭＯＳプルアップネットワークに設けられ、制御信号に
よって導通、非導通が決定されるＰＭＯＳトランジスタ
と、ＮＭＯＳプルダウンネットワークと、このＮＭＯＳ
プルダウンネットワークに設けられ、制御信号によって
導通、非導通が決定されるＮＭＯＳトランジスタとを有
する論理ゲートである。なお、ＰＭＯＳプルアップネッ
トワークは、入力信号Ａ１、Ａ２をゲートに受けるＰＭ
ＯＳトランジスタのネットワークであり、ＮＭＯＳプル
ダウンネットワークは、入力信号Ａ１、Ａ２をゲートに
受けるＮＭＯＳトランジスタのネットワークである。
【００１８】また、制御信号をＣとするとき、上記ＰＭ
ＯＳプルアップネットワークは、その導通条件がＣ* ＾
（Ａ１＋Ａ２）＋＾（Ｃ）* ＾（Ａ１* Ａ２）＝１であ
るように、上記ＰＭＯＳトランジスタが配置されてい
る。ただし、「* 」は、ブール代数におけるＡＮＤであ
り、「＋」は、ブール代数におけるＯＲであり、「＾」
は、ブール代数におけるＮＯＴである。また、上記ＮＭ
ＯＳプルダウンネットワークの導通条件がＣ* （Ａ１＋
Ａ２）＋＾（Ｃ）* （Ａ１* Ａ２）＝１であるように上
記ＮＭＯＳトランジスタが配置されている。
ＯＳプルアップネットワークは、その導通条件がＣ* ＾
（Ａ１＋Ａ２）＋＾（Ｃ）* ＾（Ａ１* Ａ２）＝１であ
るように、上記ＰＭＯＳトランジスタが配置されてい
る。ただし、「* 」は、ブール代数におけるＡＮＤであ
り、「＋」は、ブール代数におけるＯＲであり、「＾」
は、ブール代数におけるＮＯＴである。また、上記ＮＭ
ＯＳプルダウンネットワークの導通条件がＣ* （Ａ１＋
Ａ２）＋＾（Ｃ）* （Ａ１* Ａ２）＝１であるように上
記ＮＭＯＳトランジスタが配置されている。
【００１９】また、上記制御信号Ｃが論理値１であると
きに、上記論理ゲートＧ１は、＾（Ａ１＋Ａ２）を実現
し、上記制御信号Ｃが論理値０であるときに、上記論理
ゲートは、＾（Ａ１＋Ａ２）を実現する回路である。
きに、上記論理ゲートＧ１は、＾（Ａ１＋Ａ２）を実現
し、上記制御信号Ｃが論理値０であるときに、上記論理
ゲートは、＾（Ａ１＋Ａ２）を実現する回路である。
【００２０】図３は、上記実施例における論理ゲートＧ
１の真理値表を示す図である。
１の真理値表を示す図である。
【００２１】論理ゲートＧ２、Ｇ３、Ｇ４の真理値表
は、論理ゲートＧ１の真理値表と同じである。
は、論理ゲートＧ１の真理値表と同じである。
【００２２】図４（１）は、上記実施例における論理ゲ
ートＧ１０の具体的な回路図を示す図である。図４
（２）は、論理ゲートＧ１０において、制御信号Ｃから
その反転信号を発生させる反転回路を示す図である。
ートＧ１０の具体的な回路図を示す図である。図４
（２）は、論理ゲートＧ１０において、制御信号Ｃから
その反転信号を発生させる反転回路を示す図である。
【００２３】論理ゲートＧ１１の具体的な回路は、論理
ゲートＧ１０の具体的な回路と同じである。
ゲートＧ１０の具体的な回路と同じである。
【００２４】図５は、論理ゲートＧ１０において、制御
信号Ｃの論理値と、実現される論理機能との対応関係を
示す図である。
信号Ｃの論理値と、実現される論理機能との対応関係を
示す図である。
【００２５】論理ゲートＧ１１において、制御信号Ｃの
論理値と、実現される論理機能との対応関係は、図５に
示す論理ゲートＧ１０の場合と同じである。
論理値と、実現される論理機能との対応関係は、図５に
示す論理ゲートＧ１０の場合と同じである。
【００２６】ＮＯＴゲートＧ１２は、自己双対関数を実
現している（入力信号が反転されて出力される）ので、
制御信号Ｃによって論理を変更する必要はない。また、
ＥＸＮＯＲゲートＧ５、Ｇ６、Ｇ７、Ｇ８、Ｇ９は、加
算器の入出力信号を反転できるように付加したゲートで
ある。
現している（入力信号が反転されて出力される）ので、
制御信号Ｃによって論理を変更する必要はない。また、
ＥＸＮＯＲゲートＧ５、Ｇ６、Ｇ７、Ｇ８、Ｇ９は、加
算器の入出力信号を反転できるように付加したゲートで
ある。
【００２７】図６は、図１に示す論理回路１０１が実現
することができる２つの論理構成のうちで、第１の論理
回路１０１A を示す図である。
することができる２つの論理構成のうちで、第１の論理
回路１０１A を示す図である。
【００２８】第１の論理回路１０１A は、制御信号Ｃを
ハイにセットした場合における論理回路１０１の構成で
ある。制御信号Ｃをハイにセットすることによって、論
理ゲートＧ１、Ｇ２、Ｇ３、Ｇ４は、それぞれ、ＮＡＮ
Ｄゲート、ＮＯＲゲート、ＮＡＮＤゲート、ＮＡＮＤゲ
ートを実現し、論理ゲートＧ１０、Ｇ１１は、ＥＸＯＲ
ゲートを実現する。また、論理回路１０１の入力段１０
１I を構成するＥＸＮＯＲゲートＧ５、Ｇ６、Ｇ７は、
論理回路１０１の外部から入力される入力信号をそのま
ま通過させる。論理回路１０１の出力段１０１O を構成
するＥＸＮＯＲゲートＧ８、Ｇ９は、論理回路１０１か
ら外部へ出力される出力信号をそのまま通過させる。
ハイにセットした場合における論理回路１０１の構成で
ある。制御信号Ｃをハイにセットすることによって、論
理ゲートＧ１、Ｇ２、Ｇ３、Ｇ４は、それぞれ、ＮＡＮ
Ｄゲート、ＮＯＲゲート、ＮＡＮＤゲート、ＮＡＮＤゲ
ートを実現し、論理ゲートＧ１０、Ｇ１１は、ＥＸＯＲ
ゲートを実現する。また、論理回路１０１の入力段１０
１I を構成するＥＸＮＯＲゲートＧ５、Ｇ６、Ｇ７は、
論理回路１０１の外部から入力される入力信号をそのま
ま通過させる。論理回路１０１の出力段１０１O を構成
するＥＸＮＯＲゲートＧ８、Ｇ９は、論理回路１０１か
ら外部へ出力される出力信号をそのまま通過させる。
【００２９】図７は、図１に示す論理回路１０１が実現
することができる２つの論理構成のうちで、第２の論理
回路１０１B を示す図である。
することができる２つの論理構成のうちで、第２の論理
回路１０１B を示す図である。
【００３０】第２の論理回路１０１B は、制御信号Ｃを
ロウにセットした場合における論理回路１０１の構成で
ある。制御信号Ｃをロウにセットすることによって、論
理ゲートＧ１、Ｇ２、Ｇ３、Ｇ４は、それぞれ、ＮＯＲ
ゲート、ＮＡＮＤゲート、ＮＯＲゲート、ＮＯＲゲート
を実現し、論理ゲートＧ１０、Ｇ１１は、ＥＸＮＯＲゲ
ートを実現する。また、論理回路１０１の入力段１０１
I を構成するＥＸＮＯＲゲートＧ５、Ｇ６、Ｇ７は、論
理回路１０１の外部から入力される入力信号を反転し、
論理回路１０１の出力段１０１O を構成するＥＸＮＯＲ
ゲートＧ８、Ｇ９は、論理回路１０１から外部へ出力さ
れる出力信号を反転させる。
ロウにセットした場合における論理回路１０１の構成で
ある。制御信号Ｃをロウにセットすることによって、論
理ゲートＧ１、Ｇ２、Ｇ３、Ｇ４は、それぞれ、ＮＯＲ
ゲート、ＮＡＮＤゲート、ＮＯＲゲート、ＮＯＲゲート
を実現し、論理ゲートＧ１０、Ｇ１１は、ＥＸＮＯＲゲ
ートを実現する。また、論理回路１０１の入力段１０１
I を構成するＥＸＮＯＲゲートＧ５、Ｇ６、Ｇ７は、論
理回路１０１の外部から入力される入力信号を反転し、
論理回路１０１の出力段１０１O を構成するＥＸＮＯＲ
ゲートＧ８、Ｇ９は、論理回路１０１から外部へ出力さ
れる出力信号を反転させる。
【００３１】図６に示す論理回路１０１A と、図７に示
す論理回路１０１B とは、次のような関係がある。すな
わち、論理回路１０１A 内の任意の内部ノードを表す論
理関数をｆi （Ａ１，Ａ２，Ｃｉ，Ｃ＝１）とし、論理
回路１０１B において上記内部ノードを示す論理関数を
ｇi （Ａ１，Ａ２，Ｃｉ，Ｃ＝０）とすると、論理関数
ｇi （Ａ１，Ａ２，Ｃｉ，Ｃ＝０）を反転した関数が、
論理関数ｆi （Ａ１，Ａ２，Ｃｉ，Ｃ＝１）である。す
なわち、論理回路１０１A と論理回路１０１Bとにおい
て、それぞれの内部ノードの信号は互いに反転の関係に
ある。
す論理回路１０１B とは、次のような関係がある。すな
わち、論理回路１０１A 内の任意の内部ノードを表す論
理関数をｆi （Ａ１，Ａ２，Ｃｉ，Ｃ＝１）とし、論理
回路１０１B において上記内部ノードを示す論理関数を
ｇi （Ａ１，Ａ２，Ｃｉ，Ｃ＝０）とすると、論理関数
ｇi （Ａ１，Ａ２，Ｃｉ，Ｃ＝０）を反転した関数が、
論理関数ｆi （Ａ１，Ａ２，Ｃｉ，Ｃ＝１）である。す
なわち、論理回路１０１A と論理回路１０１Bとにおい
て、それぞれの内部ノードの信号は互いに反転の関係に
ある。
【００３２】論理関数ｇi （Ａ１，Ａ２，Ｃｉ，Ｃ＝
０）と論理関数ｆi （Ａ１，Ａ２，Ｃｉ，Ｃ＝１）との
対応関係は単純であるが、これら両論理関数の間におけ
る切り替えを、時間的にランダムに行うことによって、
特定の内部ノード上に定型信号パターンが発生すること
を防止することができる。
０）と論理関数ｆi （Ａ１，Ａ２，Ｃｉ，Ｃ＝１）との
対応関係は単純であるが、これら両論理関数の間におけ
る切り替えを、時間的にランダムに行うことによって、
特定の内部ノード上に定型信号パターンが発生すること
を防止することができる。
【００３３】このような論理構成の切り替えによって、
同一の入力信号パターンを加えている場合でも、所定の
内部ノードにおける信号パターンが変化する。この論理
構成の切り替えを、入力信号に同期した乱数信号に基づ
いて制御すれば、上記内部ノード信号をランダムに変化
させることができる。すなわち、所定の一定時間、この
内部ノード上の信号パターンを観測したとしても、定型
パターンを得ることができず、第三者が傍受した情報を
手がかりとして論理回路の動作解析が困難である。
同一の入力信号パターンを加えている場合でも、所定の
内部ノードにおける信号パターンが変化する。この論理
構成の切り替えを、入力信号に同期した乱数信号に基づ
いて制御すれば、上記内部ノード信号をランダムに変化
させることができる。すなわち、所定の一定時間、この
内部ノード上の信号パターンを観測したとしても、定型
パターンを得ることができず、第三者が傍受した情報を
手がかりとして論理回路の動作解析が困難である。
【００３４】上記実施例を、ＣＭＯＳ構成によって実現
し、回路シュミレーションで動作を確認した。
し、回路シュミレーションで動作を確認した。
【００３５】図８は、論理回路１０１の要部における信
号波形を示す図であり、入力信号Ａ１、Ａ２、Ｃｉが、
順次変化するパターンを２回繰り返して印加した場合に
おける出力信号Ｓ、Ｃｏと、内部ノードＮ１における信
号Ｎ１とを示す図である。
号波形を示す図であり、入力信号Ａ１、Ａ２、Ｃｉが、
順次変化するパターンを２回繰り返して印加した場合に
おける出力信号Ｓ、Ｃｏと、内部ノードＮ１における信
号Ｎ１とを示す図である。
【００３６】上記実施例において、入力信号Ａ１、Ａ
２、Ｃｉが、（Ａ１，Ａ２，Ｃｉ）＝（０，０，０）
（０，１，０）（１，０，０）（１，１，０）（０，
０，１）（０，１，１）（１，０，１）（１，１，１）
のように、順次変化するパターンを２回繰り返して印加
した場合における出力信号Ｓ、Ｃｏと、内部ノード信号
Ｎ１における信号Ｎ１とが、図８に示してある。
２、Ｃｉが、（Ａ１，Ａ２，Ｃｉ）＝（０，０，０）
（０，１，０）（１，０，０）（１，１，０）（０，
０，１）（０，１，１）（１，０，１）（１，１，１）
のように、順次変化するパターンを２回繰り返して印加
した場合における出力信号Ｓ、Ｃｏと、内部ノード信号
Ｎ１における信号Ｎ１とが、図８に示してある。
【００３７】図８に示す２６ｎｓ付近で、制御信号Ｃを
１から０に切替えている。この制御信号Ｃの切替え点の
前後において、出力信号Ｓ、Ｃｏは、同一のパターンを
繰り返しているが、内部ノードＮ１における信号Ｎ１
は、上記切替え点の前後において、反転関係を有する互
いに異なるパターンである。制御信号Ｃを頻繁に変化さ
せることによって、内部ノードＮ１における信号Ｎ１を
さらに複雑に変化させることができる。したがって、上
記実施例では、それ程の回路的負担を強いずに、制御信
号Ｃの乱雑さを、内部ノードの信号レベルの乱雑さに、
転写することができる。
１から０に切替えている。この制御信号Ｃの切替え点の
前後において、出力信号Ｓ、Ｃｏは、同一のパターンを
繰り返しているが、内部ノードＮ１における信号Ｎ１
は、上記切替え点の前後において、反転関係を有する互
いに異なるパターンである。制御信号Ｃを頻繁に変化さ
せることによって、内部ノードＮ１における信号Ｎ１を
さらに複雑に変化させることができる。したがって、上
記実施例では、それ程の回路的負担を強いずに、制御信
号Ｃの乱雑さを、内部ノードの信号レベルの乱雑さに、
転写することができる。
【００３８】上記実施例では、２つの論理構成を高速に
変更することができるように、２入力ＮＡＮＤゲートと
２入力ＮＯＲゲートとの切り替えが可能な論理ゲートと
して、図２に示す論理ゲートＧ１を使用している。
変更することができるように、２入力ＮＡＮＤゲートと
２入力ＮＯＲゲートとの切り替えが可能な論理ゲートと
して、図２に示す論理ゲートＧ１を使用している。
【００３９】図９は、論理ゲートＧ１における他の構成
例を示す図である。
例を示す図である。
【００４０】図９に示す構成例は、多段論理ゲートによ
って構成した例である。図２に示す論理ゲートＧ１の代
わりに、図９に示す多段の論理ゲートを使用することが
できる。しかし、このように図９に示す多段の論理ゲー
トを使用すると、回路規模が大きくなり、速度性能が落
ちる等の新たな問題が生じる。回路規模、速度性能の点
では、図２に示すような複合ゲート構造を有する論理ゲ
ートが望ましい。
って構成した例である。図２に示す論理ゲートＧ１の代
わりに、図９に示す多段の論理ゲートを使用することが
できる。しかし、このように図９に示す多段の論理ゲー
トを使用すると、回路規模が大きくなり、速度性能が落
ちる等の新たな問題が生じる。回路規模、速度性能の点
では、図２に示すような複合ゲート構造を有する論理ゲ
ートが望ましい。
【００４１】上記実施例において、論理ゲートＧ５、Ｇ
６、Ｇ７は、論理回路が入力する入力信号を、外部の制
御信号に応じて、反転可能な第１の論理ゲートの例であ
り、論理ゲートＧ８、Ｇ９は、論理回路が出力する信号
を、外部の制御信号に応じて、反転可能な第２の論理ゲ
ートの例であり、論理ゲートＧ１、Ｇ２、Ｇ３、Ｇ４、
Ｇ１０、Ｇ１１、Ｇ１２は、論理回路の入力段と出力段
との間に接続され、双対の関係にある２通りの論理関数
を、外部の制御信号によって、切替可能な第３の論理ゲ
ートの例である。
６、Ｇ７は、論理回路が入力する入力信号を、外部の制
御信号に応じて、反転可能な第１の論理ゲートの例であ
り、論理ゲートＧ８、Ｇ９は、論理回路が出力する信号
を、外部の制御信号に応じて、反転可能な第２の論理ゲ
ートの例であり、論理ゲートＧ１、Ｇ２、Ｇ３、Ｇ４、
Ｇ１０、Ｇ１１、Ｇ１２は、論理回路の入力段と出力段
との間に接続され、双対の関係にある２通りの論理関数
を、外部の制御信号によって、切替可能な第３の論理ゲ
ートの例である。
【００４２】つまり、上記実施例は、複数の論理ゲート
によって構成される論理回路において、上記論理回路が
入力する入力信号を、外部の制御信号に応じて、反転可
能な第１の論理ゲートと、上記論理回路が出力する信号
を、外部の制御信号に応じて、反転可能な第２の論理ゲ
ートと、上記論理回路の入力段と出力段との間に接続さ
れ、双対の関係にある２通りの論理関数を、外部の制御
信号によって、切替可能な第３の論理ゲートとを有し、
上記論理回路の入力信号と出力信号との間における論理
関係を維持したまま、上記外部の制御信号によって、上
記論理回路の内部の論理構成を変更可能である論理回路
の例である。
によって構成される論理回路において、上記論理回路が
入力する入力信号を、外部の制御信号に応じて、反転可
能な第１の論理ゲートと、上記論理回路が出力する信号
を、外部の制御信号に応じて、反転可能な第２の論理ゲ
ートと、上記論理回路の入力段と出力段との間に接続さ
れ、双対の関係にある２通りの論理関数を、外部の制御
信号によって、切替可能な第３の論理ゲートとを有し、
上記論理回路の入力信号と出力信号との間における論理
関係を維持したまま、上記外部の制御信号によって、上
記論理回路の内部の論理構成を変更可能である論理回路
の例である。
【００４３】すなわち、上記実施例は、初期の論理回路
が実現している論理関数とは双対の関係にある論理関数
を利用し、論理回路内部の論理構成を２通りに変更し、
論理回路を構成するそれぞれの論理ゲートの機能を、双
対関係にある２つの論理関数の間で変更し、しかも、入
出力の信号に反転操作の補正を加え、全体の論理機能を
保持したまま内部の論理構成を変更する例である。
が実現している論理関数とは双対の関係にある論理関数
を利用し、論理回路内部の論理構成を２通りに変更し、
論理回路を構成するそれぞれの論理ゲートの機能を、双
対関係にある２つの論理関数の間で変更し、しかも、入
出力の信号に反転操作の補正を加え、全体の論理機能を
保持したまま内部の論理構成を変更する例である。
【００４４】図１０は、本発明の第２の実施例である論
理回路装置１０２を示す回路図である。
理回路装置１０２を示す回路図である。
【００４５】論理回路装置１０２は、論理回路１０１等
の論理回路１０１をｎ個使用した装置である。つまり、
論理回路装置１０２は、ｎ個の論理回路１０１1 、１０
１2、……、１０１n-1 、１０１n を有する。
の論理回路１０１をｎ個使用した装置である。つまり、
論理回路装置１０２は、ｎ個の論理回路１０１1 、１０
１2、……、１０１n-1 、１０１n を有する。
【００４６】論理回路１０１1 、１０１2 、……、１０
１n-1 、１０１n は、それぞれの制御信号Ｃ1 、Ｃ2 、
……、Ｃn-1 、Ｃn によって、それぞれが２種類の論理
構成に切り替え可能であるので、論理回路装置１０２
は、全体として、２n 通りの論理構成を実現することが
できる。
１n-1 、１０１n は、それぞれの制御信号Ｃ1 、Ｃ2 、
……、Ｃn-1 、Ｃn によって、それぞれが２種類の論理
構成に切り替え可能であるので、論理回路装置１０２
は、全体として、２n 通りの論理構成を実現することが
できる。
【００４７】つまり、論理回路装置１０２は、複数の論
理ゲートによって構成される論理回路が入力する入力信
号を、外部の制御信号に応じて、反転可能な第１の論理
ゲートと、上記論理回路が出力する信号を、外部の制御
信号に応じて、反転可能な第２の論理ゲートと、上記論
理回路の入力段と出力段との間に接続され、双対の関係
にある２通りの論理関数を、外部の制御信号によって切
替可能な第３の論理ゲートとを有し、上記論理回路の入
力信号と出力信号との間における論理関係を維持したま
ま、上記外部の制御信号によって、上記論理回路の内部
の論理構成を変更可能である論理回路を複数有し、上記
論理回路毎に、上記外部の制御信号が互いに異なり、上
記外部の制御信号の集合の所定の組み合わせに応じて、
上記内部の論理構成を変更可能である動作解析を防止す
る論理回路装置の例である。
理ゲートによって構成される論理回路が入力する入力信
号を、外部の制御信号に応じて、反転可能な第１の論理
ゲートと、上記論理回路が出力する信号を、外部の制御
信号に応じて、反転可能な第２の論理ゲートと、上記論
理回路の入力段と出力段との間に接続され、双対の関係
にある２通りの論理関数を、外部の制御信号によって切
替可能な第３の論理ゲートとを有し、上記論理回路の入
力信号と出力信号との間における論理関係を維持したま
ま、上記外部の制御信号によって、上記論理回路の内部
の論理構成を変更可能である論理回路を複数有し、上記
論理回路毎に、上記外部の制御信号が互いに異なり、上
記外部の制御信号の集合の所定の組み合わせに応じて、
上記内部の論理構成を変更可能である動作解析を防止す
る論理回路装置の例である。
【００４８】この場合、複数の制御信号を用いることに
よって、論理回路装置全体における論理構成のバリエー
ションをさらに増加させることができる。
よって、論理回路装置全体における論理構成のバリエー
ションをさらに増加させることができる。
【００４９】図１１は、本発明の第３の実施例である論
理回路１０３を示す回路図である。論理回路１０３は、
論理回路を構成する内部の論理構成を制御（変更）する
制御信号として擬似乱数を用いた全加算器である。つま
り、論理回路１０３は、論理回路１０１において、レジ
スタＧ１２、Ｇ１４と、擬似乱数発生回路Ｇ１３とを設
けたものである。レジスタＧ１２、Ｇ１４は、所定の信
号を一時的に保持するものであり、クロックＣＫを使用
して、同期をとるためのものであるが、別の方法でタイ
ミングをそろえることができれば、レジスタＧ１２、Ｇ
１４を削除するようにしてもよい。
理回路１０３を示す回路図である。論理回路１０３は、
論理回路を構成する内部の論理構成を制御（変更）する
制御信号として擬似乱数を用いた全加算器である。つま
り、論理回路１０３は、論理回路１０１において、レジ
スタＧ１２、Ｇ１４と、擬似乱数発生回路Ｇ１３とを設
けたものである。レジスタＧ１２、Ｇ１４は、所定の信
号を一時的に保持するものであり、クロックＣＫを使用
して、同期をとるためのものであるが、別の方法でタイ
ミングをそろえることができれば、レジスタＧ１２、Ｇ
１４を削除するようにしてもよい。
【００５０】図１２は、上記実施例における擬似乱数発
生回路Ｇ１３の具体例を示す回路図である。
生回路Ｇ１３の具体例を示す回路図である。
【００５１】擬似乱数発生回路Ｇ１３は、ＥＸＮＯＲゲ
ートＧ１３1 と、ＤフリップフロップＧ１３2 、Ｇ１３
3 、Ｇ１３4 とによって構成されている。この擬似乱数
発生回路Ｇ１３を使用することによって、制御信号Ｃを
ランダムに変化させることができる。論理回路１０３の
動作を回路シミュレーションによって確認した。
ートＧ１３1 と、ＤフリップフロップＧ１３2 、Ｇ１３
3 、Ｇ１３4 とによって構成されている。この擬似乱数
発生回路Ｇ１３を使用することによって、制御信号Ｃを
ランダムに変化させることができる。論理回路１０３の
動作を回路シミュレーションによって確認した。
【００５２】図１３は、論理回路１０３の動作の一例を
示す図である。
示す図である。
【００５３】論理回路１０３への入力信号（Ａ１，Ａ
２，Ｃｉ）が、（０，０，０）（０，１，０）（１，
０，０）（１，１，０）（０，０，１）（０，１，１）
（１，０，１）（１，１，１）のように順次変化するよ
うに、入力パターンを加えたときにおける出力信号Ｓ、
Ｃｏ、制御信号Ｃの変化と、内部ノードＮ１上の信号の
変化とが図１３に示されている。
２，Ｃｉ）が、（０，０，０）（０，１，０）（１，
０，０）（１，１，０）（０，０，１）（０，１，１）
（１，０，１）（１，１，１）のように順次変化するよ
うに、入力パターンを加えたときにおける出力信号Ｓ、
Ｃｏ、制御信号Ｃの変化と、内部ノードＮ１上の信号の
変化とが図１３に示されている。
【００５４】図１３において、論理回路１０３への入力
系列は、２８ｎｓ付近を境にして、同じパターンが２回
繰り返されている。出力信号Ｓ、Ｃｏに注目すると、入
力系列の繰り返しに対応して、同じパターンが２回繰り
返されている。しかし、内部ノードＮ１上の信号には、
繰り返しパターンが現れず、パターンがランダムになっ
ている。これは、論理構成を変更する制御信号Ｃが、ラ
ンダムに変化していることに対応しており、擬似乱数の
ランダム性を、論理構成のランダム性に転写できたこと
を示している。
系列は、２８ｎｓ付近を境にして、同じパターンが２回
繰り返されている。出力信号Ｓ、Ｃｏに注目すると、入
力系列の繰り返しに対応して、同じパターンが２回繰り
返されている。しかし、内部ノードＮ１上の信号には、
繰り返しパターンが現れず、パターンがランダムになっ
ている。これは、論理構成を変更する制御信号Ｃが、ラ
ンダムに変化していることに対応しており、擬似乱数の
ランダム性を、論理構成のランダム性に転写できたこと
を示している。
【００５５】すなわち、論理回路１０３は、初期の論理
回路が実現している論理関数とは双対の関係にある論理
関数を利用し、論理回路内部の論理構成を２通りに変更
し、論理回路を構成するそれぞれの論理ゲートの機能
を、双対関係にある２つの論理関数の間で変更し、しか
も、入出力の信号に反転操作の補正を加え、全体の論理
機能を保持したまま内部の論理構成を変更する例であ
り、この操作を、制御信号を用いて時間的にランダムに
行い、論理構成そのものが時間的にランダムに変化する
ものである。
回路が実現している論理関数とは双対の関係にある論理
関数を利用し、論理回路内部の論理構成を２通りに変更
し、論理回路を構成するそれぞれの論理ゲートの機能
を、双対関係にある２つの論理関数の間で変更し、しか
も、入出力の信号に反転操作の補正を加え、全体の論理
機能を保持したまま内部の論理構成を変更する例であ
り、この操作を、制御信号を用いて時間的にランダムに
行い、論理構成そのものが時間的にランダムに変化する
ものである。
【００５６】図１４は、本発明の第４の実施例である論
理回路装置１０４を示す回路図である。
理回路装置１０４を示す回路図である。
【００５７】論理回路装置１０４は、論理回路１０３か
ら擬似乱数発生回路Ｇ１３を除いた論理回路をｎ個使用
し、擬似乱数発生回路Ｇ１３と同様の擬似乱数発生回路
Ｒを別途ｎ個使用した装置である。つまり、論理回路装
置１０４は、ｎ個の論理回路１０３1 、１０３2 、…
…、１０３n-1 、１０３n と、ｎ個の擬似乱数発生回路
Ｒ1 、Ｒ2 、……、Ｒn-1 、Ｒn とを有する。したがっ
て、論理回路１０３1 、１０３2 、……、１０３n-1 、
１０３n は、論理回路１０３から擬似乱数発生回路Ｇ１
３を除いた論理回路である。
ら擬似乱数発生回路Ｇ１３を除いた論理回路をｎ個使用
し、擬似乱数発生回路Ｇ１３と同様の擬似乱数発生回路
Ｒを別途ｎ個使用した装置である。つまり、論理回路装
置１０４は、ｎ個の論理回路１０３1 、１０３2 、…
…、１０３n-1 、１０３n と、ｎ個の擬似乱数発生回路
Ｒ1 、Ｒ2 、……、Ｒn-1 、Ｒn とを有する。したがっ
て、論理回路１０３1 、１０３2 、……、１０３n-1 、
１０３n は、論理回路１０３から擬似乱数発生回路Ｇ１
３を除いた論理回路である。
【００５８】また、ｎ個の論理回路１０３1 、１０３
2 、……、１０３n に対する制御信号Ｃ1 〜Ｃn とし
て、それぞれ擬似乱数発生回路Ｒ1 〜Ｒn の出力信号を
使用している。なお、これらの擬似乱数発生回路Ｒ1 〜
Ｒn を、ｎ個の論理回路１０３1〜１０３n の全てに対
して独立に用意するようにしてもよく、また、数個単位
で共有するようにしてもよい。制御信号Ｃ1 、Ｃ2 、…
…、Ｃn に加える乱数信号は、各論理回路に加えられる
クロック信号に同期して発生される。
2 、……、１０３n に対する制御信号Ｃ1 〜Ｃn とし
て、それぞれ擬似乱数発生回路Ｒ1 〜Ｒn の出力信号を
使用している。なお、これらの擬似乱数発生回路Ｒ1 〜
Ｒn を、ｎ個の論理回路１０３1〜１０３n の全てに対
して独立に用意するようにしてもよく、また、数個単位
で共有するようにしてもよい。制御信号Ｃ1 、Ｃ2 、…
…、Ｃn に加える乱数信号は、各論理回路に加えられる
クロック信号に同期して発生される。
【００５９】論理回路１０３1 、１０３2 、……、１０
３n-1 、１０３n は、それぞれの制御信号Ｃ1 、Ｃ2 、
……、Ｃn-1 、Ｃn によって、それぞれが２種類の論理
構成に切り替え可能であり、全体として２n 通りの論理
構成を実現することができ、しかも、２n 通りの論理構
成の組み合わせ中で、その組み合わせの切り替えがラン
ダムであるので、特定の端子の信号パターンの解析に基
づく不正な動作解析がより困難になる。
３n-1 、１０３n は、それぞれの制御信号Ｃ1 、Ｃ2 、
……、Ｃn-1 、Ｃn によって、それぞれが２種類の論理
構成に切り替え可能であり、全体として２n 通りの論理
構成を実現することができ、しかも、２n 通りの論理構
成の組み合わせ中で、その組み合わせの切り替えがラン
ダムであるので、特定の端子の信号パターンの解析に基
づく不正な動作解析がより困難になる。
【００６０】図１５（１）は、本発明の第５の実施例で
ある論理回路１０５の回路図を示す図であり、図１５
（２）は、論理回路１０５において、制御信号Ｃからそ
の反転信号を発生させる反転回路を示す図である。
ある論理回路１０５の回路図を示す図であり、図１５
（２）は、論理回路１０５において、制御信号Ｃからそ
の反転信号を発生させる反転回路を示す図である。
【００６１】論理回路１０５は、３つの入力信号Ａ１、
Ａ２、Ａ３を入力し、制御信号Ｃに応じて、３入力ＡＮ
Ｄ−ＮＯＲゲートと３入力ＯＲ−ＮＡＮＤゲートとの間
で切り替えが可能な論理回路である。また、論理回路１
０５は、ＣＭＯＳ複合ゲート構造によって実現した一例
であり、２８個のＭＯＳＦＥＴによって構成されてい
る。
Ａ２、Ａ３を入力し、制御信号Ｃに応じて、３入力ＡＮ
Ｄ−ＮＯＲゲートと３入力ＯＲ−ＮＡＮＤゲートとの間
で切り替えが可能な論理回路である。また、論理回路１
０５は、ＣＭＯＳ複合ゲート構造によって実現した一例
であり、２８個のＭＯＳＦＥＴによって構成されてい
る。
【００６２】図１６は、論理回路１０５において、制御
信号Ｃの論理値と、実現される論理機能との対応関係を
示す図である。
信号Ｃの論理値と、実現される論理機能との対応関係を
示す図である。
【００６３】図１７は、本発明の第６の実施例である論
理回路１０６の回路図を示す図である。
理回路１０６の回路図を示す図である。
【００６４】論理回路１０６は、３つの入力信号Ａ１、
Ａ２、Ａ３を入力し、制御信号Ｃに応じて、３入力ＡＮ
Ｄ−ＮＯＲゲートと３入力ＯＲ−ＮＡＮＤゲートとの間
で切り替え可能な論理回路である。また、論理回路１０
６は、ＣＭＯＳ複合ゲート構造によって実現した他の例
であり、２０個のＭＯＳＦＥＴによって構成されてい
る。論理回路１０６における制御信号Ｃの論理値と実現
される論理機能との対応関係は、図１６に示す対応関係
と同じである。
Ａ２、Ａ３を入力し、制御信号Ｃに応じて、３入力ＡＮ
Ｄ−ＮＯＲゲートと３入力ＯＲ−ＮＡＮＤゲートとの間
で切り替え可能な論理回路である。また、論理回路１０
６は、ＣＭＯＳ複合ゲート構造によって実現した他の例
であり、２０個のＭＯＳＦＥＴによって構成されてい
る。論理回路１０６における制御信号Ｃの論理値と実現
される論理機能との対応関係は、図１６に示す対応関係
と同じである。
【００６５】図１８は、本発明の第７の実施例である論
理回路１０７の回路図を示す図である。
理回路１０７の回路図を示す図である。
【００６６】論理回路１０７は、３つの入力信号Ａ１、
Ａ２、Ａ３を入力し、制御信号Ｃに応じて、３入力ＡＮ
Ｄ−ＮＯＲゲートと３入力ＯＲ−ＮＡＮＤゲートとの間
で切り替え可能な論理回路である。また、論理回路１０
７は、ＣＭＯＳ複合ゲート構造によって実現した別の例
であり、１６個のＭＯＳＦＥＴによって構成されてい
る。なお、論理回路１０７における制御信号Ｃの論理値
と実現される論理機能との対応関係は、図１６に示す対
応関係と同じである。
Ａ２、Ａ３を入力し、制御信号Ｃに応じて、３入力ＡＮ
Ｄ−ＮＯＲゲートと３入力ＯＲ−ＮＡＮＤゲートとの間
で切り替え可能な論理回路である。また、論理回路１０
７は、ＣＭＯＳ複合ゲート構造によって実現した別の例
であり、１６個のＭＯＳＦＥＴによって構成されてい
る。なお、論理回路１０７における制御信号Ｃの論理値
と実現される論理機能との対応関係は、図１６に示す対
応関係と同じである。
【００６７】図１９は、本発明の第８の実施例である論
理回路１０８の回路図を示す図である。
理回路１０８の回路図を示す図である。
【００６８】論理回路１０８は、４つの入力信号Ａ１、
Ａ２、Ａ３、Ａ４を入力し、制御信号Ｃに応じて、４入
力ＡＮＤ−ＮＯＲゲートと４入力ＯＲ−ＮＡＮＤゲート
との間で切り替え可能な論理回路である。論理回路１０
８は、ＣＭＯＳ複合ゲート構造によって実現した例であ
り２８個のＭＯＳＦＥＴによって構成されている。
Ａ２、Ａ３、Ａ４を入力し、制御信号Ｃに応じて、４入
力ＡＮＤ−ＮＯＲゲートと４入力ＯＲ−ＮＡＮＤゲート
との間で切り替え可能な論理回路である。論理回路１０
８は、ＣＭＯＳ複合ゲート構造によって実現した例であ
り２８個のＭＯＳＦＥＴによって構成されている。
【００６９】図２０は、論理回路１０８において、制御
信号Ｃの論理値と、実現される論理機能との対応関係を
示す図である。
信号Ｃの論理値と、実現される論理機能との対応関係を
示す図である。
【００７０】図２１は、本発明の第９の実施例である論
理回路１０９の回路図を示す図である。
理回路１０９の回路図を示す図である。
【００７１】論理回路１０９は、４つの入力信号Ａ１、
Ａ２、Ａ３、Ａ４を入力し、制御信号Ｃに応じて、４入
力ＡＮＤ−ＮＯＲゲートと４入力ＯＲ−ＮＡＮＤゲート
との間で切り替え可能な論理回路である。また、論理回
路１０９は、ＣＭＯＳ複合ゲート構造によって実現した
別の例であり、２０個のＭＯＳＦＥＴによって構成され
ている。論理回路１０９における制御信号Ｃの論理値と
実現される論理機能との対応関係は、図２０に示す対応
関係と同じである。
Ａ２、Ａ３、Ａ４を入力し、制御信号Ｃに応じて、４入
力ＡＮＤ−ＮＯＲゲートと４入力ＯＲ−ＮＡＮＤゲート
との間で切り替え可能な論理回路である。また、論理回
路１０９は、ＣＭＯＳ複合ゲート構造によって実現した
別の例であり、２０個のＭＯＳＦＥＴによって構成され
ている。論理回路１０９における制御信号Ｃの論理値と
実現される論理機能との対応関係は、図２０に示す対応
関係と同じである。
【００７２】
【発明の効果】本発明によれば、論理回路の内部の論理
構成が、所定の機能を維持したまま、時間的に変化する
ので、特定の端子の信号パターンの解析に基づく不正な
動作解析が困難であるという効果を奏する。
構成が、所定の機能を維持したまま、時間的に変化する
ので、特定の端子の信号パターンの解析に基づく不正な
動作解析が困難であるという効果を奏する。
【図１】本発明の第１の実施例である論理回路１０１を
示す図である。
示す図である。
【図２】上記実施例における論理ゲートＧ１の構成例を
示す図である。
示す図である。
【図３】上記実施例における論理ゲートＧ１の真理値表
を示す図である。
を示す図である。
【図４】上記実施例における論理ゲートＧ１０の具体的
な回路図を示す図である。
な回路図を示す図である。
【図５】論理ゲートＧ１において、制御信号Ｃの論理値
と、実現される論理機能との対応関係を示す図である。
と、実現される論理機能との対応関係を示す図である。
【図６】図１に示す論理回路１０１が実現することがで
きる２つの論理構成のうちで、第１の論理回路１０１A
を示す図である。
きる２つの論理構成のうちで、第１の論理回路１０１A
を示す図である。
【図７】図１に示す論理回路１０１が実現することがで
きる２つの論理構成のうちで、第２の論理回路１０１B
を示す図である。
きる２つの論理構成のうちで、第２の論理回路１０１B
を示す図である。
【図８】上記実施例において、入力信号Ａ１、Ａ２、Ｃ
ｉが、順次変化するパターンを２回繰り返して印加した
場合における出力信号Ｓ、Ｃｏと、内部ノード信号Ｎ１
における信号Ｎ１の信号波形を示す図である。
ｉが、順次変化するパターンを２回繰り返して印加した
場合における出力信号Ｓ、Ｃｏと、内部ノード信号Ｎ１
における信号Ｎ１の信号波形を示す図である。
【図９】論理ゲートＧ１における他の構成例を示す図で
ある。
ある。
【図１０】本発明の第２の実施例である論理回路装置１
０２を示す回路図である。
０２を示す回路図である。
【図１１】本発明の第３の実施例である論理回路１０３
を示す回路図である。
を示す回路図である。
【図１２】上記実施例における擬似乱数発生回路Ｇ１３
の具体例を示す回路図である。
の具体例を示す回路図である。
【図１３】論理回路１０３の動作の一例を示す図であ
る。
る。
【図１４】本発明の第４の実施例である論理回路装置１
０４を示す回路図である。
０４を示す回路図である。
【図１５】本発明の第５の実施例である論理回路１０５
を示す図である。
を示す図である。
【図１６】論理回路１０５において、制御信号Ｃの論理
値と、実現される論理機能との対応関係を示す図であ
る。
値と、実現される論理機能との対応関係を示す図であ
る。
【図１７】本発明の第６の実施例である論理回路１０６
を示す図である。
を示す図である。
【図１８】本発明の第７の実施例である論理回路１０７
を示す図である。
を示す図である。
【図１９】本発明の第８の実施例である論理回路１０８
を示す図である。
を示す図である。
【図２０】論理回路１０８において、制御信号Ｃの論理
値と、実現される論理機能との対応関係を示す図であ
る。
値と、実現される論理機能との対応関係を示す図であ
る。
【図２１】本発明の第９の実施例である論理回路１０９
を示す図である。
を示す図である。
１０１〜１０９…論理回路、
Ａ１〜Ａ４、Ｃｉ…入力信号、
Ｓ、Ｃｏ、Ｙ…出力信号、
Ｃ、Ｃ1 〜Ｃn …制御信号、
ＣＫ…クロック信号、
Ｇ１〜Ｇ１２…論理ゲート、
Ｇ１３、Ｒ1 〜Ｒn …疑似乱数発生回路。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/20
G06F 7/58
H04L 9/10
G06F 7/50
Claims (6)
- 【請求項１】 複数の論理ゲートによって構成される論
理回路において、 上記論理回路が入力する入力信号を、外部の制御信号に
応じて、反転可能な第１の論理ゲートと；上記論理回路
が出力する信号を、外部の制御信号に応じて、反転可能
な第２の論理ゲートと；上記論理回路の入力段と出力段
との間に接続され、双対の関係にある２通りの論理関数
を、外部の制御信号によって、切替可能な第３の論理ゲ
ートと；を有し、上記論理回路の入力信号と出力信号と
の間における論理関係を維持したまま、上記外部の制御
信号によって上記論理回路の内部の論理構成を変更可能
であることを特徴とする動作解析を防止する論理回路。 - 【請求項２】 請求項１において、 上記外部の制御信号は、乱数発生器によって発生された
乱数信号であることを特徴とする動作解析を防止する論
理回路。 - 【請求項３】 請求項１または請求項２において、 上記第３の論理ゲートは、ｎ入力の論理関数を実現する
ＣＭＯＳ回路によって構成されている論理ゲートであっ
て、 ＰＭＯＳプルアップネットワークと；上記ＰＭＯＳプル
アップネットワークに設けられ、制御信号によって導
通、非導通が決定されるＰＭＯＳトランジスタと；ＮＭ
ＯＳプルダウンネットワークと；上記ＮＭＯＳプルダウ
ンネットワークに設けられ、制御信号によって導通、非
導通が決定されるＮＭＯＳトランジスタと；を有する論
理ゲートであり、 上記制御信号Ｃであり、上記ＣＭＯＳ論理回路が実現す
るｎ入力の論理関数がｆ（ｘ0 ，ｘ1 ，…，ｘn-1 ）で
ある場合、上記ＰＭＯＳプルアップネットワークの導通
条件が、Ｃ* ｆ（ｘ0 ，ｘ1 ，…，ｘn-1 ）＋＾Ｃ* ＾
ｆ（＾ｘ0 ，＾ｘ1 ，…，＾ｘn-1 ）＝１であるよう
に、上記ＰＭＯＳトランジスタが配置され（ただし、*
は、ブール代数におけるＡＮＤ、＋は、ブール代数にお
けるＯＲ、＾は、ブール代数におけるＮＯＴである）、
また、上記ＮＭＯＳプルダウンネットワークの導通条件
が、Ｃ* ＾ｆ（ｘ0 ，ｘ1 ，…，ｘn-1 ）＋＾Ｃ* ｆ
（＾ｘ0 ，＾ｘ1 ，…，＾ｘn-1 ）＝１であるように、
上記ＮＭＯＳトランジスタが配置され、 上記制御信号Ｃが論理値１であるときに、上記ＣＭＯＳ
論理回路は、ｆ（ｘ0，ｘ1 ，…，ｘn-1 ）を実現し、
上記制御信号Ｃが論理値０であるときに、上記ＣＭＯＳ
論理回路は、＾ｆ（＾ｘ0 ，＾ｘ1 ，…，＾ｘn-1 ）を
実現する回路であることを特徴とする動作解析を防止す
る論理回路。 - 【請求項４】 複数の論理ゲートによって構成される論
理回路が入力する入力信号を、外部の制御信号に応じ
て、反転可能な第１の論理ゲートと、上記論理回路が出
力する信号を、外部の制御信号に応じて、反転可能な第
２の論理ゲートと、上記論理回路の入力段と出力段との
間に接続され、双対の関係にある２通りの論理関数を、
外部の制御信号によって切替可能な第３の論理ゲートと
を有し、上記論理回路の入力信号と出力信号との間にお
ける論理関係を維持したまま、上記外部の制御信号によ
って、上記論理回路の内部の論理構成を変更可能である
論理回路を複数有し、 上記論理回路毎に、上記外部の制御信号が互いに異な
り、上記外部の制御信号の集合の所定の組み合わせに応
じて、上記内部の論理構成を変更可能であることを特徴
とする動作解析を防止する論理回路装置。 - 【請求項５】 請求項４において、 上記互いに異なる制御信号の組み合わせは、乱数発生器
によって発生された乱数信号によって決定された組み合
わせであることを特徴とする動作解析を防止する論理回
路装置。 - 【請求項６】 請求項４または請求項５において、 上記第３の論理ゲートは、ｎ入力の論理関数を実現する
ＣＭＯＳ回路によって構成されている論理ゲートであっ
て、 ＰＭＯＳプルアップネットワークと；上記ＰＭＯＳプル
アップネットワークに設けられ、制御信号によって導
通、非導通が決定されるＰＭＯＳトランジスタと；ＮＭ
ＯＳプルダウンネットワークと；上記ＮＭＯＳプルダウ
ンネットワークに設けられ、制御信号によって導通、非
導通が決定されるＮＭＯＳトランジスタと；を有する論
理ゲートであり、 上記制御信号Ｃであり、上記ＣＭＯＳ論理回路が実現す
るｎ入力の論理関数がｆ（ｘ0 ，ｘ1 ，…，ｘn-1 ）で
ある場合、上記ＰＭＯＳプルアップネットワークの導通
条件が、Ｃ* ｆ（ｘ0 ，ｘ1 ，…，ｘn-1 ）＋＾Ｃ* ＾
ｆ（＾ｘ0 ，＾ｘ1 ，…，＾ｘn-1 ）＝１であるよう
に、上記ＰＭＯＳトランジスタが配置され（ただし、*
は、ブール代数におけるＡＮＤ、＋は、ブール代数にお
けるＯＲ、＾は、ブール代数におけるＮＯＴである）、
また、上記ＮＭＯＳプルダウンネットワークの導通条件
が、Ｃ* ＾ｆ（ｘ0 ，ｘ1 ，…，ｘn-1 ）＋＾Ｃ* ｆ
（＾ｘ0 ，＾ｘ1 ，…，＾ｘn-1 ）＝１であるように、
上記ＮＭＯＳトランジスタが配置され、 上記制御信号Ｃが論理値１であるときに、上記ＣＭＯＳ
論理回路は、ｆ（ｘ0，ｘ1 ，…，ｘn-1 ）を実現し、
上記制御信号Ｃが論理値０であるときに、上記ＣＭＯＳ
論理回路は、＾ｆ（＾ｘ0 ，＾ｘ1 ，…，＾ｘn-1 ）を
実現する回路であることを特徴とする動作解析を防止す
る論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33344898A JP3488105B2 (ja) | 1998-11-09 | 1998-11-09 | 動作解析を防止する論理回路および論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33344898A JP3488105B2 (ja) | 1998-11-09 | 1998-11-09 | 動作解析を防止する論理回路および論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000151389A JP2000151389A (ja) | 2000-05-30 |
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ID=18266214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33344898A Expired - Fee Related JP3488105B2 (ja) | 1998-11-09 | 1998-11-09 | 動作解析を防止する論理回路および論理回路装置 |
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|---|---|
| JP (1) | JP3488105B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000305453A (ja) * | 1999-04-21 | 2000-11-02 | Nec Corp | 暗号化装置，復号装置，および暗号化・復号装置 |
| US8779799B2 (en) * | 2011-05-19 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit |
-
1998
- 1998-11-09 JP JP33344898A patent/JP3488105B2/ja not_active Expired - Fee Related
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| JP2000151389A (ja) | 2000-05-30 |
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