JP3494083B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にシステムＬＳＩ等に好適な、半導体装置
の製造方法に関する。
法に関し、特にシステムＬＳＩ等に好適な、半導体装置
の製造方法に関する。
【０００２】
【従来の技術】従来より、複数の機能をワンチップ上に
集積化した、いわゆるシステムＬＳＩ（Large-Scale-In
tegrated circuit：大規模集積回路）が存在する。
集積化した、いわゆるシステムＬＳＩ（Large-Scale-In
tegrated circuit：大規模集積回路）が存在する。
【０００３】従来のシステムＬＳＩの製造方法では、シ
リコンチップ上に特定の回路機能の単位である機能ブロ
ック回路を複数作製した後、この機能ブロック回路と電
気的接続する回路配線を、シリコンチップの表面に金属
蒸着や金属メッキ等することにより形成し、この上に絶
縁層を形成し、これら回路配線層と絶縁層を順次積層し
ていき、シリコンチップ上に多層配線層であるグローバ
ル配線層を形成し、最後にグローバル配線層上に外部回
路との接続端子となるパッドを形成し、このパッド上に
ハンダボール等からなるバンプを形成したり細い金属線
をワイヤボンディングしていた。
リコンチップ上に特定の回路機能の単位である機能ブロ
ック回路を複数作製した後、この機能ブロック回路と電
気的接続する回路配線を、シリコンチップの表面に金属
蒸着や金属メッキ等することにより形成し、この上に絶
縁層を形成し、これら回路配線層と絶縁層を順次積層し
ていき、シリコンチップ上に多層配線層であるグローバ
ル配線層を形成し、最後にグローバル配線層上に外部回
路との接続端子となるパッドを形成し、このパッド上に
ハンダボール等からなるバンプを形成したり細い金属線
をワイヤボンディングしていた。
【０００４】このバンプは、金属メッキ、ハンダボール
搭載、転写等の方法によりパッド上に直接形成されてい
た。
搭載、転写等の方法によりパッド上に直接形成されてい
た。
【０００５】
【発明が解決しようとする課題】しかしながら、前記従
来例のシステムＬＳＩには、以下のような問題があっ
た。
来例のシステムＬＳＩには、以下のような問題があっ
た。
【０００６】第１点として、パッド上にバンプを形成す
る方法では、金属メッキ、ハンダボール搭載等により形
成されるが、シリコンウェハ上においてパッドを数μｍ
以下にまで微細かつ高精度に加工することが困難であ
り、システムＬＳＩのより一層の高密度実装を実現でき
ない問題があった。
る方法では、金属メッキ、ハンダボール搭載等により形
成されるが、シリコンウェハ上においてパッドを数μｍ
以下にまで微細かつ高精度に加工することが困難であ
り、システムＬＳＩのより一層の高密度実装を実現でき
ない問題があった。
【０００７】第２点として、ワイヤボンディングする方
法では、パッドの寸法がある程度大きくなければワイヤ
をボンディングできず、同様にシステムＬＳＩのより一
層の高密度実装を実現できない問題があった。
法では、パッドの寸法がある程度大きくなければワイヤ
をボンディングできず、同様にシステムＬＳＩのより一
層の高密度実装を実現できない問題があった。
【０００８】ここにおいて本発明の目的は、外部接続端
子を微細ピッチかつ高精度に形成可能な、半導体装置の
製造方法を提供することにある。
子を微細ピッチかつ高精度に形成可能な、半導体装置の
製造方法を提供することにある。
【０００９】
【課題を解決するための手段】前記課題を解決するた
め、本発明は次の新規な特徴的手法を採用する。
め、本発明は次の新規な特徴的手法を採用する。
【００１０】本発明の半導体装置の製造方法の特徴は、
第１の半導体ウェハ（図２（ｂ）の１１）の表面に特定
パターンの凹溝（図２（ｂ）の１１ａ）を形成し、第１
の半導体ウェハ（１１）の凹溝（１１ａ）内に導体層
（図２（ｂ）の９）を形成し、第１の半導体ウェハ（１
１）の表面に配線層（図２（ｂ）の１４）を形成してグ
ローバル配線層（図２（ｂ）の８）を作製し、第２の半
導体ウェハ（図３（ｂ）の１）上に半導体回路（図３
（ｂ）の２〜６）を形成してＬＳＩセル部（図３（ｂ）
の７）を作製し、グローバル配線層（図６（ａ）の８）
の配線層（図６（ａ）の１４）とＬＳＩセル部（図６
（ａ）の７）の半導体回路（図６（ａ）の２〜６）とを
対向させて貼り合わせ、グローバル配線層（図６（ｂ）
の８）の第１の半導体ウェハ（図６（ｂ）の１１）を除
去して凹溝（図６（ｂ）の１１ａ）内の導体層（図６
（ｂ）の９）を露出させ、ＬＳＩセル部（図６（ｄ）の
７）の外部接続端子（図６（ｄ）の９ａ）とすることに
ある。
第１の半導体ウェハ（図２（ｂ）の１１）の表面に特定
パターンの凹溝（図２（ｂ）の１１ａ）を形成し、第１
の半導体ウェハ（１１）の凹溝（１１ａ）内に導体層
（図２（ｂ）の９）を形成し、第１の半導体ウェハ（１
１）の表面に配線層（図２（ｂ）の１４）を形成してグ
ローバル配線層（図２（ｂ）の８）を作製し、第２の半
導体ウェハ（図３（ｂ）の１）上に半導体回路（図３
（ｂ）の２〜６）を形成してＬＳＩセル部（図３（ｂ）
の７）を作製し、グローバル配線層（図６（ａ）の８）
の配線層（図６（ａ）の１４）とＬＳＩセル部（図６
（ａ）の７）の半導体回路（図６（ａ）の２〜６）とを
対向させて貼り合わせ、グローバル配線層（図６（ｂ）
の８）の第１の半導体ウェハ（図６（ｂ）の１１）を除
去して凹溝（図６（ｂ）の１１ａ）内の導体層（図６
（ｂ）の９）を露出させ、ＬＳＩセル部（図６（ｄ）の
７）の外部接続端子（図６（ｄ）の９ａ）とすることに
ある。
【００１１】このような手法を採用したことにより、本
発明の半導体装置の製造方法によれば、外部接続端子を
微細ピッチかつ高精度に形成できるようになる。
発明の半導体装置の製造方法によれば、外部接続端子を
微細ピッチかつ高精度に形成できるようになる。
【００１２】
【発明の実施の形態】本発明の実施の形態を以下に説明
する。以下、各断面図は、図１（ａ）のＩ−Ｉ線と同位
置から見た断面図であるとする。又、各断面図とも構造
がかなり細かいので、判読し難くなるのを避けるため、
各断面図には敢えてハッチングを入れないこととする。
する。以下、各断面図は、図１（ａ）のＩ−Ｉ線と同位
置から見た断面図であるとする。又、各断面図とも構造
がかなり細かいので、判読し難くなるのを避けるため、
各断面図には敢えてハッチングを入れないこととする。
【００１３】図１（ａ）は本発明の実施の形態のシステ
ムＬＳＩ１０の平面図、図１（ｂ）はＩ−Ｉ線視正断面
図である。
ムＬＳＩ１０の平面図、図１（ｂ）はＩ−Ｉ線視正断面
図である。
【００１４】図２（ａ）は本発明の実施の形態のシステ
ムＬＳＩ１０におけるグローバル配線層８の平面図、図
２（ｂ）はＩＩ−ＩＩ線視正断面図である。
ムＬＳＩ１０におけるグローバル配線層８の平面図、図
２（ｂ）はＩＩ−ＩＩ線視正断面図である。
【００１５】図３（ａ）は本発明の実施の形態のシステ
ムＬＳＩ１０におけるシステムＬＳＩセル部７の平面
図、図３（ｂ）はＩＩＩ−ＩＩＩ線視正断面図である。
ムＬＳＩ１０におけるシステムＬＳＩセル部７の平面
図、図３（ｂ）はＩＩＩ−ＩＩＩ線視正断面図である。
【００１６】図１（ａ），（ｂ）に示すシステムＬＳＩ
１０は、図２（ａ），（ｂ）に示すグローバル配線層８
に、図３（ａ），（ｂ）に示すシステムＬＳＩセル部７
を裏返して貼り合わせて構成されている。
１０は、図２（ａ），（ｂ）に示すグローバル配線層８
に、図３（ａ），（ｂ）に示すシステムＬＳＩセル部７
を裏返して貼り合わせて構成されている。
【００１７】図２（ａ），（ｂ）に示すグローバル配線
層８は、最終的に外部接続端子９ａとなる導体層９と、
シリコンウェハ１１と、第１の絶縁層１３と、第１の配
線層１４と、第２の絶縁層１５と、第１の貼合パッド１
６とからなり、システムＬＳＩセル部７上の機能ブロッ
ク回路２〜６を外部接続端子９ａを介して外部回路へ電
気的に接続する。
層８は、最終的に外部接続端子９ａとなる導体層９と、
シリコンウェハ１１と、第１の絶縁層１３と、第１の配
線層１４と、第２の絶縁層１５と、第１の貼合パッド１
６とからなり、システムＬＳＩセル部７上の機能ブロッ
ク回路２〜６を外部接続端子９ａを介して外部回路へ電
気的に接続する。
【００１８】シリコンウェハ１１は、半導体シリコンか
らなるウェハである。このシリコンウェハ１は、シリコ
ンにより実現したが、これ以外にも任意の半導体材料を
用いても良い。
らなるウェハである。このシリコンウェハ１は、シリコ
ンにより実現したが、これ以外にも任意の半導体材料を
用いても良い。
【００１９】第１の絶縁層１３は、シリコンウェハ１１
の表面に絶縁材料を被着して形成しており、パッド２ａ
〜６ａと第１の配線層１４とを電気的に絶縁する。この
第１の絶縁層１３の特定位置には、パッド２ａ〜６ａと
第１の配線層１４とを電気的接続するビア１３ａが選択
ＣＶＤ法や金属メッキや導電ペースト等により形成され
ている。
の表面に絶縁材料を被着して形成しており、パッド２ａ
〜６ａと第１の配線層１４とを電気的に絶縁する。この
第１の絶縁層１３の特定位置には、パッド２ａ〜６ａと
第１の配線層１４とを電気的接続するビア１３ａが選択
ＣＶＤ法や金属メッキや導電ペースト等により形成され
ている。
【００２０】第１の配線層１４は、第１の絶縁層１３の
表面に各種金属等の導電性材料を特定のパターン形状に
スパッタリングする等して被着形成しており、ビア１３
ａとビア１５ａとを電気的接続する。
表面に各種金属等の導電性材料を特定のパターン形状に
スパッタリングする等して被着形成しており、ビア１３
ａとビア１５ａとを電気的接続する。
【００２１】第２の絶縁層１５は、第１の配線層１４の
表面に絶縁材料を被着して形成しており、第１の配線層
１４と第１の貼合パッド１６とを電気的に絶縁する。こ
の第２の絶縁層１５の特定位置には、第１の配線層１４
と第１の貼合パッド１６とを電気的接続するビア１５ａ
が選択ＣＶＤ法や金属メッキや導電ペースト等により形
成されている。
表面に絶縁材料を被着して形成しており、第１の配線層
１４と第１の貼合パッド１６とを電気的に絶縁する。こ
の第２の絶縁層１５の特定位置には、第１の配線層１４
と第１の貼合パッド１６とを電気的接続するビア１５ａ
が選択ＣＶＤ法や金属メッキや導電ペースト等により形
成されている。
【００２２】第１の貼合パッド１６は、第２の絶縁層１
５の表面に各種金属等の導電性材料を特定のパターン形
状にスパッタリングする等して形成しており、ビア１５
ａとシステムＬＳＩセル部７（図３）の第２の貼合パッ
ド２６とを物理的かつ電気的に接続する。
５の表面に各種金属等の導電性材料を特定のパターン形
状にスパッタリングする等して形成しており、ビア１５
ａとシステムＬＳＩセル部７（図３）の第２の貼合パッ
ド２６とを物理的かつ電気的に接続する。
【００２３】図３（ａ），（ｂ）に示すシステムＬＳＩ
セル部７は、シリコンウェハ１と、機能ブロック２〜６
と、第３の絶縁層２３と、第２の配線層２４と、第４の
絶縁層２５と、第２の貼合パッド２６とからなる。
セル部７は、シリコンウェハ１と、機能ブロック２〜６
と、第３の絶縁層２３と、第２の配線層２４と、第４の
絶縁層２５と、第２の貼合パッド２６とからなる。
【００２４】シリコンウェハ１は、半導体シリコンから
なるウェハである。このシリコンウェハ１は、シリコン
により実現したが、これ以外にも任意の半導体材料を用
いても良い。
なるウェハである。このシリコンウェハ１は、シリコン
により実現したが、これ以外にも任意の半導体材料を用
いても良い。
【００２５】機能ブロック回路２〜６は、それぞれメモ
リやマイクロコンピュータ等として特定機能を実現する
単位回路であり、シリコンウェハ１の表面に対して、パ
ターン形成、イオン注入、ステッパ加工等の処理を経て
それぞれ形成された後、その表面の特定位置にＡｕ等の
金属をスパッタリング等して電極となるパッド２ａ〜６
ａが形成されている。
リやマイクロコンピュータ等として特定機能を実現する
単位回路であり、シリコンウェハ１の表面に対して、パ
ターン形成、イオン注入、ステッパ加工等の処理を経て
それぞれ形成された後、その表面の特定位置にＡｕ等の
金属をスパッタリング等して電極となるパッド２ａ〜６
ａが形成されている。
【００２６】第３の絶縁層２３は、シリコンウェハ１の
表面のパッド２ａ〜６ａ以外の領域に絶縁材料を被着し
て形成しており、パッド２ａ〜６ａと第２の配線層２４
とを電気的に絶縁する。
表面のパッド２ａ〜６ａ以外の領域に絶縁材料を被着し
て形成しており、パッド２ａ〜６ａと第２の配線層２４
とを電気的に絶縁する。
【００２７】第２の配線層２４は、シリコンウェハ１の
表面に各種金属等の導電性材料を特定のパターン形状に
スパッタリングする等して被着形成しており、パッド２
ａ〜６ａとビア２５ａとを電気的接続する。
表面に各種金属等の導電性材料を特定のパターン形状に
スパッタリングする等して被着形成しており、パッド２
ａ〜６ａとビア２５ａとを電気的接続する。
【００２８】第４の絶縁層２５は、第２の配線層２４の
表面に絶縁材料を被着して形成しており、第２の配線層
２４と第２の貼合パッド２６とを電気的に絶縁する。こ
の第４の絶縁層２５の特定位置には、第２の配線層２４
と第２の貼合パッド２６とを電気的接続するビア２５ａ
が選択ＣＶＤ法や金属メッキや導電ペースト等により形
成されている。
表面に絶縁材料を被着して形成しており、第２の配線層
２４と第２の貼合パッド２６とを電気的に絶縁する。こ
の第４の絶縁層２５の特定位置には、第２の配線層２４
と第２の貼合パッド２６とを電気的接続するビア２５ａ
が選択ＣＶＤ法や金属メッキや導電ペースト等により形
成されている。
【００２９】第２の貼合パッド２６は、第４の絶縁層２
５の表面に各種金属等の導電性材料を特定のパターン形
状にスパッタリングする等して形成しており、ビア２５
ａとグローバル配線層８（図２）の第１の貼合パッド１
６とを物理的かつ電気的に接続する。
５の表面に各種金属等の導電性材料を特定のパターン形
状にスパッタリングする等して形成しており、ビア２５
ａとグローバル配線層８（図２）の第１の貼合パッド１
６とを物理的かつ電気的に接続する。
【００３０】上記の第１，第２の配線層１４，２４に
は、Ａｌ，Ａｌ合金，Ｃｕ，Ｃｕ合金等が用いられる
が、これ以外にも任意の導電性材料を用いても良い。
は、Ａｌ，Ａｌ合金，Ｃｕ，Ｃｕ合金等が用いられる
が、これ以外にも任意の導電性材料を用いても良い。
【００３１】同様に第１〜第４の絶縁層１３，１５，２
３，２５には、シリコン酸化膜、シリコン窒化膜、ポリ
イミド等が用いられるが、この以外にも任意の絶縁材料
を用いても良い。
３，２５には、シリコン酸化膜、シリコン窒化膜、ポリ
イミド等が用いられるが、この以外にも任意の絶縁材料
を用いても良い。
【００３２】同様にビア１３ａ，１５ａ，２５ａは、ビ
ア１３ａ，１５ａ，２５ａ内部表面にＣｕ等の導電性金
属を選択ＣＶＤ法等により形成したり、Ｃｕ等の導電性
金属をメッキ形成したり、金属粉末が混合された導電性
ペーストをビア１３ａ，１５ａ，２５ａ内に充填し硬化
させる等の方法により形成されるが、これ以外にも任意
の導電性材料を用いて任意の方法で形成しても良い。
ア１３ａ，１５ａ，２５ａ内部表面にＣｕ等の導電性金
属を選択ＣＶＤ法等により形成したり、Ｃｕ等の導電性
金属をメッキ形成したり、金属粉末が混合された導電性
ペーストをビア１３ａ，１５ａ，２５ａ内に充填し硬化
させる等の方法により形成されるが、これ以外にも任意
の導電性材料を用いて任意の方法で形成しても良い。
【００３３】同様に第１，第２の貼合パッド１６，２６
には、Ａｕ等が用いられるが、これ以外にも任意の導電
性材料を用いても良い。
には、Ａｕ等が用いられるが、これ以外にも任意の導電
性材料を用いても良い。
【００３４】次に本発明の実施の形態のシステムＬＳＩ
１０の製造方法を説明する。
１０の製造方法を説明する。
【００３５】図４（ａ）は本発明の実施の形態のシステ
ムＬＳＩ１０の製造方法におけるグローバル配線層８の
第１工程を示す正断面図、図４（ｂ）は第２工程を示す
正断面図、図４（ｃ）は第３工程を示す正断面図、図４
（ｄ）は第４工程を示す正断面図、図４（ｅ）は第５工
程を示す正断面図、図４（ｆ）は第６工程を示す正断面
図、図４（ｇ）は第７工程を示す正断面図、図４（ｈ）
は第８工程を示す正断面図である。
ムＬＳＩ１０の製造方法におけるグローバル配線層８の
第１工程を示す正断面図、図４（ｂ）は第２工程を示す
正断面図、図４（ｃ）は第３工程を示す正断面図、図４
（ｄ）は第４工程を示す正断面図、図４（ｅ）は第５工
程を示す正断面図、図４（ｆ）は第６工程を示す正断面
図、図４（ｇ）は第７工程を示す正断面図、図４（ｈ）
は第８工程を示す正断面図である。
【００３６】図４（ａ）に示すシリコンウェハ１１の表
面から、図４（ｂ）に示すようにフォトリソグラフィー
等により外部接続端子９ａのパターンを現像露光した後
ウェットエッチングし、シリコンウェハ１１の表面に外
部接続端子９ａのパターンに合わせて凹溝１１ａを形成
する。
面から、図４（ｂ）に示すようにフォトリソグラフィー
等により外部接続端子９ａのパターンを現像露光した後
ウェットエッチングし、シリコンウェハ１１の表面に外
部接続端子９ａのパターンに合わせて凹溝１１ａを形成
する。
【００３７】次に図４（ｃ）に示すように、選択ＣＶＤ
法や金属メッキ法等によりシリコンウェハ１１表面全体
に導体層９を形成する。
法や金属メッキ法等によりシリコンウェハ１１表面全体
に導体層９を形成する。
【００３８】次に図４（ｄ）に示すように、導体層９の
表面から、旋盤等を用いて導体層９及びシリコンウェハ
１１を研磨し、外部接続端子９ａを設ける位置のみに導
体層９を残す。
表面から、旋盤等を用いて導体層９及びシリコンウェハ
１１を研磨し、外部接続端子９ａを設ける位置のみに導
体層９を残す。
【００３９】次に図４（ｅ）に示すように、導体層９の
表面に、第１の絶縁層１３を被着させた後、この第１の
絶縁層１３の特定箇所にこの第１の絶縁層１３を貫通し
て導体層９と第１の配線層１４とを相互に電気的接続す
るビア１３ａを形成する。
表面に、第１の絶縁層１３を被着させた後、この第１の
絶縁層１３の特定箇所にこの第１の絶縁層１３を貫通し
て導体層９と第１の配線層１４とを相互に電気的接続す
るビア１３ａを形成する。
【００４０】次に図４（ｆ）に示すように、第１の絶縁
層１３の表面に、Ｃｕ等の導電性材料をスパッタリング
し、露光現像し特定形状にパターニングして第１の配線
層１４を形成する。
層１３の表面に、Ｃｕ等の導電性材料をスパッタリング
し、露光現像し特定形状にパターニングして第１の配線
層１４を形成する。
【００４１】次に図４（ｇ）に示すように、第１の配線
層１４の表面に、第２の絶縁層１５を被着させた後、こ
の第２の絶縁層１５の特定箇所にこの第２の絶縁層１５
を貫通して第１の配線層１４と第１の貼合パッド１６と
を相互に電気的接続するビア１５ａを形成する。
層１４の表面に、第２の絶縁層１５を被着させた後、こ
の第２の絶縁層１５の特定箇所にこの第２の絶縁層１５
を貫通して第１の配線層１４と第１の貼合パッド１６と
を相互に電気的接続するビア１５ａを形成する。
【００４２】最後に図４（ｈ）に示すように、ビア１５
ａの表面に、Ａｕ等の導電性材料をスパッタリングし、
露光現像しパターニングして第１の貼合パッド１６を形
成することにより、グローバル配線層８が完成する。
ａの表面に、Ａｕ等の導電性材料をスパッタリングし、
露光現像しパターニングして第１の貼合パッド１６を形
成することにより、グローバル配線層８が完成する。
【００４３】図５（ａ）は本発明の実施の形態のシステ
ムＬＳＩ１０の製造方法におけるシステムＬＳＩセル部
７の第１工程を示す正断面図、図５（ｂ）は第２工程を
示す正断面図、図５（ｃ）は第３工程を示す正断面図、
図５（ｄ）は第４工程を示す正断面図、図５（ｅ）は第
５工程を示す正断面図、図５（ｆ）は第６工程を示す正
断面図、図５（ｇ）は第７工程を示す正断面図である。
ムＬＳＩ１０の製造方法におけるシステムＬＳＩセル部
７の第１工程を示す正断面図、図５（ｂ）は第２工程を
示す正断面図、図５（ｃ）は第３工程を示す正断面図、
図５（ｄ）は第４工程を示す正断面図、図５（ｅ）は第
５工程を示す正断面図、図５（ｆ）は第６工程を示す正
断面図、図５（ｇ）は第７工程を示す正断面図である。
【００４４】図５（ａ）に示すシリコンウェハ１の表面
に、パターン形成、イオン注入、ステッパ加工等の処理
を経て図５（ｂ）に示すように機能ブロック回路２〜６
を形成する。
に、パターン形成、イオン注入、ステッパ加工等の処理
を経て図５（ｂ）に示すように機能ブロック回路２〜６
を形成する。
【００４５】次に図５（ｃ）に示すように、機能ブロッ
ク回路２〜６の表面の特定箇所にＡｕ等の導電性材料を
スパッタリング等により被着させて電極となるパッド２
ａ〜６ａを形成する。
ク回路２〜６の表面の特定箇所にＡｕ等の導電性材料を
スパッタリング等により被着させて電極となるパッド２
ａ〜６ａを形成する。
【００４６】次に図５（ｄ）に示すように、シリコンウ
ェハ１及び機能ブロック回路２〜６のパッド２ａ〜６ａ
が形成されていない領域の表面に絶縁材料を被着して第
３の絶縁層２３を形成する。
ェハ１及び機能ブロック回路２〜６のパッド２ａ〜６ａ
が形成されていない領域の表面に絶縁材料を被着して第
３の絶縁層２３を形成する。
【００４７】次に図５（ｅ）に示すように、第３の絶縁
層２３の表面に導電性材料を特定形状にスパッタリング
して第２の配線層２４を形成する。
層２３の表面に導電性材料を特定形状にスパッタリング
して第２の配線層２４を形成する。
【００４８】次に図５（ｆ）に示すように、第２の配線
層２４の表面に絶縁材料を被着して第４の絶縁層２５を
形成した後、この第４の絶縁層２５の特定箇所にこの第
４の絶縁層２５を貫通して第２の配線層２４と第２の貼
合パッド２６とを電気的接続するビア２５ａを形成す
る。
層２４の表面に絶縁材料を被着して第４の絶縁層２５を
形成した後、この第４の絶縁層２５の特定箇所にこの第
４の絶縁層２５を貫通して第２の配線層２４と第２の貼
合パッド２６とを電気的接続するビア２５ａを形成す
る。
【００４９】最後に図５（ｇ）に示すように、ビア２５
ａの表面に導電性材料をスパッタリングして第２の貼合
パッド２６を形成することにより、システムＬＳＩセル
部７が完成する。
ａの表面に導電性材料をスパッタリングして第２の貼合
パッド２６を形成することにより、システムＬＳＩセル
部７が完成する。
【００５０】図６（ａ）は本発明の実施の形態のシステ
ムＬＳＩ１０の製造方法の第１工程を示す正断面図、図
６（ｂ）は第２工程を示す正断面図、図６（ｃ）は第３
工程を示す正断面図、図６（ｄ）は第４工程を示す正断
面図である。
ムＬＳＩ１０の製造方法の第１工程を示す正断面図、図
６（ｂ）は第２工程を示す正断面図、図６（ｃ）は第３
工程を示す正断面図、図６（ｄ）は第４工程を示す正断
面図である。
【００５１】図６（ａ）に示すように、図示しないステ
ージ上に載置された図４（ｈ）のグローバル配線層８上
に、図５（ｇ）のシステムＬＳＩセル部７を裏返して搬
送し、図示しない撮像カメラ等の位置確認手段を用いて
グローバル配線層８の第１の貼合パッド１６とシステム
ＬＳＩセル部７の第２の貼合パッド２６とが対峙するよ
う位置合わせする。
ージ上に載置された図４（ｈ）のグローバル配線層８上
に、図５（ｇ）のシステムＬＳＩセル部７を裏返して搬
送し、図示しない撮像カメラ等の位置確認手段を用いて
グローバル配線層８の第１の貼合パッド１６とシステム
ＬＳＩセル部７の第２の貼合パッド２６とが対峙するよ
う位置合わせする。
【００５２】次に図６（ｂ）に示すように、グローバル
配線層８とシステムＬＳＩセル部７とを重ね合わせて上
下から加圧し加熱する。
配線層８とシステムＬＳＩセル部７とを重ね合わせて上
下から加圧し加熱する。
【００５３】すると、第１の貼合パッド１６と第２の貼
合パッド２６が接合し、相互に物理的かつ電気的に接続
される。
合パッド２６が接合し、相互に物理的かつ電気的に接続
される。
【００５４】次に図６（ｃ）に示すように、グローバル
配線層８の下側から旋盤等を用いてシリコンウェハ１１
を研磨していき、導体層９を表面に露出させる。
配線層８の下側から旋盤等を用いてシリコンウェハ１１
を研磨していき、導体層９を表面に露出させる。
【００５５】最後に図６（ｄ）に示すように、ウェット
エッチング等によりシリコンウェハ１１を完全に除去し
て導体層９の全体を表面に露出させることにより、シス
テムＬＳＩ１０が完成する。即ち露出した導体層９のそ
れぞれが、外部接続端子９ａとなる。
エッチング等によりシリコンウェハ１１を完全に除去し
て導体層９の全体を表面に露出させることにより、シス
テムＬＳＩ１０が完成する。即ち露出した導体層９のそ
れぞれが、外部接続端子９ａとなる。
【００５６】このように本実施の形態では、フォトリソ
グラフィやエッチング等の微細加工が可能な加工方法を
システムＬＳＩ１０の外部接続端子９ａを形成する際に
適用できるようになるので、外部接続端子９ａを微細か
つ高精度に作製できるようになる。
グラフィやエッチング等の微細加工が可能な加工方法を
システムＬＳＩ１０の外部接続端子９ａを形成する際に
適用できるようになるので、外部接続端子９ａを微細か
つ高精度に作製できるようになる。
【００５７】前記実施の形態では、説明をわかりやすく
するため、チップ単位でのシステムＬＳＩ１０の製造方
法を説明したが、シリコンウェハ１１上に多数のグロー
バル配線層８を平面上に連続形成し、シリコンウェハ１
上に多数のシステムＬＳＩセル部７を平面上に連続形成
し、これらシリコンウェハ１１，１を貼り合わせて前記
実施の形態のように作製した後、これらを各システムＬ
ＳＩ１０毎にダイシングすることによって切り離し、多
数のシステムＬＳＩ１０を作製しても良い。
するため、チップ単位でのシステムＬＳＩ１０の製造方
法を説明したが、シリコンウェハ１１上に多数のグロー
バル配線層８を平面上に連続形成し、シリコンウェハ１
上に多数のシステムＬＳＩセル部７を平面上に連続形成
し、これらシリコンウェハ１１，１を貼り合わせて前記
実施の形態のように作製した後、これらを各システムＬ
ＳＩ１０毎にダイシングすることによって切り離し、多
数のシステムＬＳＩ１０を作製しても良い。
【００５８】逆にシリコンウェハ１１，１をそれぞれチ
ップ単位にダイシングすることによって切り離して予め
多数のシリコンウェハ１１，１を作製しておき、これら
多数のシリコンウェハ１１，１上に前記実施の形態のよ
うにそれぞれグローバル配線層８及びシステムＬＳＩセ
ル部７をそれぞれ形成して貼り合わせ、多数のシステム
ＬＳＩ１０を作製しても良い。
ップ単位にダイシングすることによって切り離して予め
多数のシリコンウェハ１１，１を作製しておき、これら
多数のシリコンウェハ１１，１上に前記実施の形態のよ
うにそれぞれグローバル配線層８及びシステムＬＳＩセ
ル部７をそれぞれ形成して貼り合わせ、多数のシステム
ＬＳＩ１０を作製しても良い。
【００５９】尚、前記実施の形態において、グローバル
配線層８とシステムＬＳＩセル部７の両方に配線層１
４，２４や絶縁層１３，１５，２３，２５を形成した
が、これらは少なくとも何れか一方に形成されていれば
良い良い。
配線層８とシステムＬＳＩセル部７の両方に配線層１
４，２４や絶縁層１３，１５，２３，２５を形成した
が、これらは少なくとも何れか一方に形成されていれば
良い良い。
【００６０】又、グローバル配線層８とシステムシステ
ムＬＳＩセル部７とを第１の貼合パッド１６，２６を介
して直接接合したが、グローバル配線層８とシステムシ
ステムＬＳＩセル部７との間に熱硬化性樹脂や光硬化性
樹脂等の接着剤を供給し、硬化させて貼り合わせても良
い。
ムＬＳＩセル部７とを第１の貼合パッド１６，２６を介
して直接接合したが、グローバル配線層８とシステムシ
ステムＬＳＩセル部７との間に熱硬化性樹脂や光硬化性
樹脂等の接着剤を供給し、硬化させて貼り合わせても良
い。
【００６１】
【発明の効果】以上のような手法及び手段を採用したこ
とにより、本発明の半導体装置の製造方法は、次のよう
な効果を発揮する。
とにより、本発明の半導体装置の製造方法は、次のよう
な効果を発揮する。
【００６２】第１点として、外部接続端子を非常に微細
なピッチかつ極めて高精度に作製でき、半導体装置のよ
り一層の高密度実装を実現できる利点がある。その理由
は、フォトリソグラフィやエッチング等の微細加工が可
能な加工方法を外部接続端子を形成する際に適用できる
ようになるからである。
なピッチかつ極めて高精度に作製でき、半導体装置のよ
り一層の高密度実装を実現できる利点がある。その理由
は、フォトリソグラフィやエッチング等の微細加工が可
能な加工方法を外部接続端子を形成する際に適用できる
ようになるからである。
【００６３】第２点として、外部接続端子を任意の形状
に形成できて自由度が高い利点がある。その理由は、フ
ォトリソグラフィやエッチング等の形状の自由度が高い
加工方法を外部接続端子を形成する際に適用できるよう
になるからである。
に形成できて自由度が高い利点がある。その理由は、フ
ォトリソグラフィやエッチング等の形状の自由度が高い
加工方法を外部接続端子を形成する際に適用できるよう
になるからである。
【図１】（ａ）は本発明の実施の形態のシステムＬＳＩ
１０の平面図、（ｂ）はＩ−Ｉ線視正断面図である。
１０の平面図、（ｂ）はＩ−Ｉ線視正断面図である。
【図２】（ａ）は本発明の実施の形態のシステムＬＳＩ
１０におけるグローバル配線層８の平面図、（ｂ）はＩ
Ｉ−ＩＩ線視正断面図である。
１０におけるグローバル配線層８の平面図、（ｂ）はＩ
Ｉ−ＩＩ線視正断面図である。
【図３】（ａ）は本発明の実施の形態のシステムＬＳＩ
１０におけるシステムＬＳＩセル部７の平面図、（ｂ）
はＩＩＩ−ＩＩＩ線視正断面図である。
１０におけるシステムＬＳＩセル部７の平面図、（ｂ）
はＩＩＩ−ＩＩＩ線視正断面図である。
【図４】（ａ）は本発明の実施の形態のシステムＬＳＩ
１０の製造方法におけるグローバル配線層８の第１工程
を示す正断面図、（ｂ）は第２工程を示す正断面図、
（ｃ）は第３工程を示す正断面図、（ｄ）は第４工程を
示す正断面図、（ｅ）は第５工程を示す正断面図、
（ｆ）は第６工程を示す正断面図、（ｇ）は第７工程を
示す正断面図、（ｈ）は第８工程を示す正断面図であ
る。
１０の製造方法におけるグローバル配線層８の第１工程
を示す正断面図、（ｂ）は第２工程を示す正断面図、
（ｃ）は第３工程を示す正断面図、（ｄ）は第４工程を
示す正断面図、（ｅ）は第５工程を示す正断面図、
（ｆ）は第６工程を示す正断面図、（ｇ）は第７工程を
示す正断面図、（ｈ）は第８工程を示す正断面図であ
る。
【図５】（ａ）は本発明の実施の形態のシステムＬＳＩ
１０の製造方法におけるシステムＬＳＩセル部７の第１
工程を示す正断面図、（ｂ）は第２工程を示す正断面
図、（ｃ）は第３工程を示す正断面図、（ｄ）は第４工
程を示す正断面図、（ｅ）は第５工程を示す正断面図、
（ｆ）は第６工程を示す正断面図、（ｇ）は第７工程を
示す正断面図である。
１０の製造方法におけるシステムＬＳＩセル部７の第１
工程を示す正断面図、（ｂ）は第２工程を示す正断面
図、（ｃ）は第３工程を示す正断面図、（ｄ）は第４工
程を示す正断面図、（ｅ）は第５工程を示す正断面図、
（ｆ）は第６工程を示す正断面図、（ｇ）は第７工程を
示す正断面図である。
【図６】（ａ）は本発明の実施の形態のシステムＬＳＩ
１０の製造方法におけるシステムＬＳＩ１０の第１工程
を示す正断面図、（ｂ）は第２工程を示す正断面図、
（ｃ）は第３工程を示す正断面図、（ｄ）は第４工程を
示す正断面図である。
１０の製造方法におけるシステムＬＳＩ１０の第１工程
を示す正断面図、（ｂ）は第２工程を示す正断面図、
（ｃ）は第３工程を示す正断面図、（ｄ）は第４工程を
示す正断面図である。
１ シリコンウェハ
２〜６ 機能ブロック回路
７ システムＬＳＩセル部
８ グローバル配線層
９ 導体層
１０ システムＬＳＩ
１１ シリコンウェハ
１３ 第１の絶縁層
１４ 第１の配線層
１５ 第２の絶縁層
１６ 第１の貼合パッド
２３ 第３の絶縁層
２４ 第２の配線層
２５ 第４の絶縁層
２６ 第２の貼合パッド
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/3205
H01L 21/768
H01L 27/04
H01L 21/822
H01L 27/00
Claims (11)
- 【請求項１】 第１の半導体ウェハの表面に特定パター
ンの凹溝を形成し、前記第１の半導体ウェハの前記凹溝
内に導体層を形成し、前記第１の半導体ウェハの表面に
配線層を形成してグローバル配線層を作製し、 第２の半導体ウェハ上に半導体回路を形成してＬＳＩセ
ル部を作製し、 前記グローバル配線層の前記配線層と前記ＬＳＩセル部
の前記半導体回路とを対向させて貼り合わせ、前記グロ
ーバル配線層の前記第１の半導体ウェハを除去して前記
凹溝内の導体層を露出させ、前記ＬＳＩセル部の外部接
続端子とすることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の半導体ウェハの表面に特定パ
ターンの凹溝を形成する際に、エッチング処理すること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記前記第１の半導体ウェハの前記凹溝
内に導体層を形成する際に、エッチング処理することを
特徴とする請求項１又は２の何れかに記載の半導体装置
の製造方法。 - 【請求項４】 前記前記第１の半導体ウェハの前記凹溝
内に導体層を形成する際に、研磨処理した後、エッチン
グ処理することを特徴とする請求項１又は２の何れかに
記載の半導体装置の製造方法。 - 【請求項５】 前記グローバル配線層の前記第１の半導
体ウェハを除去して前記凹溝内の導体層を露出させる際
に、エッチング処理することを特徴とする請求項１〜４
の何れかに記載の半導体装置の製造方法。 - 【請求項６】 前記グローバル配線層の前記第１の半導
体ウェハを除去して前記凹溝内の導体層を露出させる際
に、研磨処理した後、エッチング処理することを特徴と
する請求項１〜４の何れかに記載の半導体装置の製造方
法。 - 【請求項７】 前記ＬＳＩセル部の表面にも別の配線層
を更に形成することを特徴とする請求項１〜６の何れか
に記載の半導体装置の製造方法。 - 【請求項８】 前記グローバル配線層と前記システムＬ
ＳＩセル部とは、貼合パッドを介して接続されることを
特徴とする請求項１〜７記載の半導体装置の製造方法。 - 【請求項９】 前記グローバル配線層と前記システムＬ
ＳＩセル部とは、接着層を介して接続されることを特徴
とする請求項１〜７記載の半導体装置の製造方法。 - 【請求項１０】 前記グローバル配線層と前記ＬＳＩセ
ル部とは、半導体ウェハ上にそれぞれ作製されて貼り合
わされた後、チップ毎に切断されて作製されることを特
徴とする請求項１〜９記載の半導体装置の製造方法。 - 【請求項１１】 前記グローバル配線層と前記ＬＳＩセ
ル部とは、それぞれ半導体ウェハを予めチップ毎に切断
した後、前記分離されたチップ上にそれぞれ形成されて
貼り合わせて作製されることを特徴とする請求項１〜９
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19274699A JP3494083B2 (ja) | 1999-07-07 | 1999-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19274699A JP3494083B2 (ja) | 1999-07-07 | 1999-07-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001023926A JP2001023926A (ja) | 2001-01-26 |
| JP3494083B2 true JP3494083B2 (ja) | 2004-02-03 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19274699A Expired - Fee Related JP3494083B2 (ja) | 1999-07-07 | 1999-07-07 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3494083B2 (ja) |
-
1999
- 1999-07-07 JP JP19274699A patent/JP3494083B2/ja not_active Expired - Fee Related
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