JP3501665B2 - 伝搬遅延方法及び装置、並びに位相同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は伝搬遅延方法及び装
置に関し、たとえば受信信号の伝搬遅延時間を変更する
ことにより受信信号の位相を受信側の通信装置内のシス
テムクロックに同期化する位相同期回路などに用いて好
適なものである。

【０００２】また、本発明は、かかる伝搬遅延装置を使
用する位相同期回路に関するものである。

【０００３】

【従来の技術】従来のビット位相同期回路としては、特
開平３−５３６２９号公報に記載されたものがある。

【０００４】このビット位相同期回路の可変遅延回路で
は、直列に接続されている複数の遅延素子間の各接続点
をセレクタで択一的に選択することにより、所望の遅延
時間の受信信号を得ている。したがってたとえば３通り
の遅延時間（遅延時間０は除く）がほしければ、３段の
遅延素子が必要になる。

【０００５】受信された信号は直列接続されている遅延
素子を経るごとに遅延時間が累加されてゆくので、接続
点を選択することで受信信号の遅延時間を選択すること
ができる。

【０００６】位相の同期化にあたっては、いったんすべ
ての接続点からセレクタに信号を取り出しておき、まえ
のセレクタ出力とシステムクロックとの位相差に基づい
て、当該セレクタが、１つの接続点からの信号を選択、
出力するように動作することで、ビット位相同期を実現
する。

【０００７】

【発明が解決しようとする課題】ＬＳＩなどでは、入力
信号のデューティ比を保持したまま遅延、出力するた
め、上記のような可変遅延回路の１段あたりの遅延素子
は、直列接続した２つのＮＯＴ回路（否定論理回路、イ
ンバータ、すなわち反転バッファ）で構成されるのがふ
つうである。

【０００８】ＬＳＩで構成しても、ディスクリートで構
成しても、ＣＭＯＳの場合、通常、出力電圧がハイレベ
ルからローレベルに変化するときの遅延時間ＤＴ−ＨＬ
と、ローレベルからハイレベルに変化するときの遅延時
間ＤＴ−ＬＨとは異なる。このためＮＯＴ回路を１つだ
け使用すると、その出力信号のデューティ比は入力信号
から変動してしまう。

【０００９】したがって、２つのＮＯＴ回路を接続する
ことでデューティ比の変動を相殺するのである。上記の
ようにセレクタに３通りの遅延時間の受信信号を供給す
るとともにデューティ補償するためには、合計６つのＮ
ＯＴ回路をつねに駆動しなければならない。

【００１０】ところが、実際にセレクタで選択されるの
は、３通りの遅延時間のうちの１つまたは遅延なしの受
信信号なので、可変遅延回路全体でみた場合、４つまた
は６つのＮＯＴ回路を駆動するための電力消費は無駄で
ある。

【００１１】また、かかる可変遅延回路を通信機器のビ
ット位相同期回路に用いた場合、信号受信中は受信信号
の極性が反転するたびに、６つのＮＯＴ回路が駆動され
るのであるから、当該電力消費量は伝送されるデータレ
ートに応じて上昇し、かなりの値になると考えられる。

【００１２】

【課題を解決するための手段】かかる課題を解決するた
めに、第１の発明では、直列に接続した複数の論理ゲー
トを用いて情報信号の伝搬遅延時間を変更する伝搬遅延
方法において、情報入力端子と制御入力端子を持つ論理
ゲートを複数備え、各論理ゲートの出力端子を次段の論
理ゲートの情報入力端子に接続する構成を繰り返すこと
で、情報信号を伝送するゲート組合せ回路を構成してお
き、前記複数の論理ゲートの制御入力端子に供給する制
御信号のパターンを変更することにより、開放した論理
ゲートに沿って前記情報信号の伝送経路を設定し、伝搬
遅延時間を変更することを特徴とする。また、第２の発
明の伝搬遅延装置では、（１）情報入力端子と制御入力
端子を持つ遅延素子をＮ段（Ｎは正の整数）縦列接続し
た入力側の遅延回路と、（２）情報入力端子と制御入力
端子を持つ遅延素子をＮ段縦列接続した出力側の遅延回
路と、（３）前記入力側遅延回路の１段目の遅延素子の
情報入力端子に接続された入力端子と、（４）前記出力
側遅延回路のＮ段目の遅延素子の出力端子に接続された
出力端子と、（５）前記入力側遅延回路の１段目の遅延
素子の出力端子と前記出力側遅延回路のＮ段目の遅延素
子の制御入力端子との間に接続された第１の経路選択回
路と、（６）前記入力側遅延回路の２段目の遅延素子の
出力端子と前記出力側遅延回路のＮ−１段目の遅延素子
の制御入力端子との間に接続された第２の経路選択回路
と、（７）前記入力側遅延回路のＮ段目の遅延素子の出
力端子と前記出力側遅延回路の１段目の遅延素子の制御
入力端子との間に接続された第Ｎの経路選択回路とを備
え、（８）前記Ｎ個の選択回路のうちの一つを選択的に
導通状態とすることを特徴とする。

【００１３】また、第３の発明では、直列に接続した複
数の論理ゲートを用いて情報信号の伝搬遅延時間を変更
する伝搬遅延装置において、情報入力端子と制御入力端
子を持つ論理ゲートを複数備え、各論理ゲートの出力端
子を次段の論理ゲートの情報入力端子に接続する構成を
繰り返すことで、情報信号を伝送するゲート組合せ回路
を構成しておき、前記複数の論理ゲートの制御入力端子
に供給する制御信号のパターンを変更することにより、
開放した論理ゲートに沿って前記情報信号の伝送経路を
設定し、伝搬遅延時間を変更することを特徴とする。

【００１４】さらに、第４の発明では、受信した情報信
号の位相を、ディジタル位相同期ループを用いて受信側
のシステムクロックに同期させる位相同期回路におい
て、（１）請求項４〜７のいずれかの伝搬遅延装置と、
（２）この伝搬遅延装置で遅延され出力された情報信号
である遅延情報信号を、素子ごとに異なる遅延時間でさ
らに遅延する１又は複数の付加遅延素子と、（３）当該
遅延情報信号の時間幅方向の所定単位ごとに、各遅延時
間の遅延情報信号の状態を同時に記憶する複数の記憶素
子と、（４）これら複数の記憶素子の記憶内容を比較す
ることで、当該遅延情報信号の位相と前記システムクロ
ックの位相の時間的関係を判定し、これを判定結果とし
て出力する位相判定手段と、（５）当該判定結果に応じ
て前記制御信号のパターンを変更し、前記情報信号の伝
搬遅延時間を変更する遅延制御手段と、（６）前記の１
又は複数の付加遅延素子のうち、所定の１つの付加遅延
素子の出力を前記システムクロックに同期した同期情報
信号として後段へ送出する出力手段とを備えることを特
徴とする。

【００１５】

【発明の実施の形態】（Ａ）実施形態 以下、本発明にかかる伝搬遅延方法及び装置について、
ＣＭＯＳ（Complementary MOS）形の否定論理積ゲート
（ＮＡＮＤ回路）を使用する場合を例に、本発明の第１
の実施形態について説明する。

【００１６】本実施形態は、スルーレートが大きいため
に、各ＮＡＮＤ回路ごとの伝搬遅延時間のなかに占める
立上がり時間の割合が小さく、各ＮＡＮＤ回路の内部で
の遅延時間が大きいことを前提とする。

【００１７】（Ａ−１）第１の実施形態の構成 本実施形態の可変遅延回路１０を図１に示す。このよう
な可変遅延回路１０は、たとえば通信機器の受信部のビ
ット位相同期回路などの一部として使用され得る。

【００１８】図１において、可変遅延回路１０の入力端
子１０ＡにはＮＡＮＤ回路１Ａの一方の入力端子と、Ｎ
ＡＮＤ回路１Ｂの一方の入力端子が接続されている。

【００１９】ＮＡＮＤ回路１Ａおよび１Ｂを含め、本実
施形態で使用されるＮＡＮＤ回路はすべて、２つの入力
端子を持っている。

【００２０】可変遅延回路１０は基本的に、このような
ＮＡＮＤ回路を横（行）方向にＮ個、縦（列）方向に４
個（ただしＤ行のＮＡＮＤ回路は奇数列だけに存在す
る）、マトリクス状に配列した構成である。

【００２１】最上部の行（すなわちＡ行）に配列された
ＮＡＮＤ回路には符号１Ａ〜ＮＡを付し、うえから２番
目の行（すなわちＢ行）に配列されたＮＡＮＤ回路には
符号１Ｂ〜ＮＢを付し、うえから３番目の行（すなわち
Ｃ行）に配列されたＮＡＮＤ回路には符号１Ｃ〜ＮＣを
付し、最下部の行（すなわちＤ行）に配列されたＮＡＮ
Ｄ回路には符号１Ｄ〜ＮＤ（Ｄ行に関してはＮは奇数に
かぎる）を付している。

【００２２】これら４行Ｎ列のなかのＮＡＮＤ回路はす
べて、その内部構成にいたるまで同じであるものとす
る。内部構成が同じなので、各ＮＡＮＤ回路内部の伝搬
遅延時間は同じであり、任意の前段のＮＡＮＤ回路から
みた後段のＮＡＮＤ回路の負荷はすべてのＮＡＮＤ回路
間で同じであり、任意の後段のＮＡＮＤ回路からみた前
段のＮＡＮＤ回路の電流駆動能力はすべて同じである。

【００２３】換言するなら、すべてのＮＡＮＤ回路は情
報信号ＩＳに対して同一の伝搬遅延時間ＤＴを付与す
る。

【００２４】遅延時間ＤＴは、立上がり時間と、ＮＡＮ
Ｄ回路内部の遅延時間から構成されるので、厳密には、
ファンアウト数にバラツキがあれば、立上がり時間にバ
ラツキが生じ、ＤＴも一定にはならない。

【００２５】しかしながら、スルーレートが大きいため
に、Ａ行〜Ｃ行の各ＮＡＮＤ回路ごとの伝搬遅延時間の
なかに占める立上がり時間の割合が小さく、各ＮＡＮＤ
回路の内部での遅延時間が大きいことを前提とすると、
このようなファンアウト数のバラツキがあっても、各Ｎ
ＡＮＤ回路ごとの伝搬遅延時間をほぼ一定値とみなすこ
とができる。この伝搬遅延時間がＤＴである。たとえ
ば、いわゆる（ＴＴＬ（Transistor Transistor Logi
c）または）ハイスピードタイプのＣＭＯＳはこのよう
なケースに該当すると考えられる。

【００２６】そしてこの遅延時間ＤＴは、遅延対象とな
る情報信号ＩＳの１ビット分の時間幅、および位相の変
動幅にくらべて十分に短い。

【００２７】この遅延ＤＴの値を決めるにあたっては、
当該可変遅延回路１０を搭載している通信機器のシステ
ムクロックと前記情報信号とのあいだの想定される位相
変動（位相ずれ）の大きさ、システムが許容する引き込
み時間（位相ずれの大きな非同期状態から位相ずれの小
さな同期状態に移行するまでの時間）の長さ、上記Ｎの
値などを考慮する必要がある。

【００２８】Ｎの値が大きくなるほど位相ずれをいっそ
う細かく制御できるが、ディジタルシステムの場合、受
信側の通信機器システムが情報信号の各ビットの識別が
正確にできる程度の位相ずれが残っている状態は、同期
状態である。

【００２９】したがってＮの値としては、短い遅延伝送
路（短い遅延時間）、標準の遅延伝送路（標準の遅延時
間）、長い遅延伝送路（長い遅延時間）を設定できるＮ
＝３程度で、多くの場合、十分であると考えられる。

【００３０】前記マトリクスのなか、Ａ行およびＢ行の
ＮＡＮＤ回路において、上述した２つの入力端子のうち
１つは、可変遅延回路１０の入力端子１０Ａから供給さ
れる情報信号ＩＳの入力を受けるための情報入力端子と
して使用し、もう１つは、遅延制御回路から制御信号の
供給を受けるための制御入力端子ｔａｐとして使用す
る。

【００３１】「制御入力端子ｔａｐ」は、たとえば制御
入力端子ｔａｐ１Ａなら、遅延制御回路のｔａｐ１Ａと
いうタップ（または信号線）に接続されている入力端子
であることを意味する。

【００３２】したがって、遅延制御回路の側でも、少な
くとも論理的には、可変遅延回路１０のＡ行およびＢ行
に対応して、ほぼ２行Ｎ列のマトリクス構造を備えてい
ることになる。

【００３３】制御入力端子ｔａｐにハイレベル「Ｈ」を
供給しているとき、ＮＡＮＤ回路の論理動作は、情報入
力端子に供給されている信号がハイレベル「Ｈ」ならロ
ーレベル「Ｌ」を出力し、情報入力端子に供給されてい
る信号が「Ｌ」なら「Ｈ」を出力するので、否定回路
（ＮＯＴ回路）の論理動作と同じである。

【００３４】また、Ｃ行のＮＡＮＤ回路においては、２
つの入力端子のうち１つは、可変遅延回路１０の入力端
子１０Ａから供給される情報信号ＩＳの入力を受けるた
めの情報入力端子として使用し、もう１つは、実質的に
Ａ行、Ｂ行のＮＡＮＤ回路の制御入力端子と同等な入力
端子であるが、Ｂ行の１つのＮＡＮＤ回路を介して間接
的に前記遅延制御回路から制御される。

【００３５】ただしＣ行のＮＡＮＤ回路においては、可
変遅延回路１０内に設定される情報信号ＩＳの遅延伝送
路に応じて、図１で上側の入力端子が遅延制御回路から
間接的制御を受けることもあり、下側の入力端子が遅延
制御回路から間接的制御を受けることもあり、その他方
の入力端子が情報信号入力端子となることもあり、なら
ないこともあるので、図面上の位置に応じて各入力端子
を、上側入力端子、下側入力端子とよぶものとする。

【００３６】さらに、情報信号ＩＳの遅延伝送路となる
ことがないＤ行のＮＡＮＤ回路においては、２つの入力
端子のうち１つは、Ｂ行のＮＡＮＤ回路の出力端子とＣ
行のＮＡＮＤ回路の上側入力端子の双方に接続されてお
り、もう１つは「Ｌ」固定（接地）されている。

【００３７】Ｄ行には、ＮＡＮＤ回路１Ｄ、３Ｄなど、
奇数列にしかＮＡＮＤ回路が存在しない。

【００３８】なお、Ｄ行のＮＡＮＤ回路においても、図
面上の位置に応じて各入力端子を、上側入力端子、下側
入力端子とよぶものとする。

【００３９】このようなマトリクス中、Ａ行１列に位置
する前記ＮＡＮＤ回路１Ａの出力端子は、ＮＡＮＤ回路
２Ａの情報入力端子に接続されるとともに、ＮＡＮＤ回
路２Ｂの情報入力端子に接続されている。

【００４０】ＮＡＮＤ回路１Ａのほか、Ａ行のＮＡＮＤ
回路２Ａ〜（Ｎ−１）Ａの出力端子には、Ａ行とＢ行の
ＮＡＮＤ回路の情報入力端子が接続されている。すなわ
ちＡ行のＮＡＮＤ回路のファンアウト数は２である。

【００４１】ただし、Ａ行のうち最後段のＮＡＮＤ回路
ＮＡの出力端子はＮＡＮＤ回路に接続されていない。Ｎ
ＡＮＤ回路ＮＡの出力端子はオープンにしておいてよ
い。

【００４２】もっぱら前段のＮＡＮＤ回路（Ｎ−１）Ａ
に所定の負荷を提供する目的で設けられているこのＮＡ
ＮＤ回路ＮＡは、情報信号ＩＳの遅延伝送路となること
はなく、開閉制御されることもないので、その制御入力
端子は「Ｌ」固定されている。

【００４３】また、前記ＮＡＮＤ回路１Ｂの出力端子
は、ＮＡＮＤ回路１Ｃの情報入力端子に接続されるとと
もに、ＮＡＮＤ回路１Ｄの上側入力端子に接続されてい
る。

【００４４】ＮＡＮＤ回路１Ｂのほか、ＮＡＮＤ回路３
ＢなどＢ行の奇数列のＮＡＮＤ回路の出力端子には、Ｃ
行のＮＡＮＤ回路の上側入力端子と、Ｄ行のＮＡＮＤ回
路の上側入力端子が接続されている。すなわちＢ行の奇
数列のＮＡＮＤ回路のファンアウト数は２である。

【００４５】これに対し、ＮＡＮＤ回路２Ｂ、４Ｂな
ど、Ｂ行の偶数列のＮＡＮＤ回路の出力端子は、Ｃ行の
偶数列のＮＡＮＤ回路２Ｃ、４Ｃなどの上側入力端子に
だけ接続されているので、そのファンアウト数は１であ
る。

【００４６】４行Ｎ列のマトリクス状に配列されたＮＡ
ＮＤ回路のうち、前記情報信号ＩＳの遅延伝送路となり
得るのは上位３行（前記ＮＡＮＤ回路ＮＡは除く）、す
なわちＡ〜Ｃ行で、Ｄ行のＮＡＮＤ回路１Ｄ〜ＮＤは、
情報信号ＩＳを伝送することはない。

【００４７】Ｄ行のＮＡＮＤ回路１Ｄ〜ＮＤを設けた目
的はただ１つ、上述したようにＢ行の奇数列のＮＡＮＤ
回路１Ｂ、３Ｂなどののファンアウト数をＡ行のＮＡＮ
Ｄ回路と同じ２とするためである。

【００４８】このような構成の意味を明確にするため
に、入力端子１０Ａから出力端子１０Ｂまで遅延伝送路
をたどってみると、たとえば、入力端子１０Ａ→ＮＡＮ
Ｄ回路１Ｂ→ＮＡＮＤ回路１Ｃ→出力端子１０Ｂの経路
では、入力端子１０ＡはＮＡＮＤ回路１Ａおよび１Ｂの
情報入力端子に接続されていることから、入力端子１０
Ａからみたファンアウト数は２で、次段のＮＡＮＤ回路
１Ｂのファンアウト数と同じである。

【００４９】したがって、情報信号ＩＳの極性反転にと
もなって後段を駆動する動作（スイッチング）に起因す
る伝搬遅延時間の差はＮＡＮＤ回路１Ｂの出力段階で、
厳密なレベルまで相殺される。

【００５０】この遅延伝送路より長い伝送路、たとえば
入力端子１０Ａ→ＮＡＮＤ回路１Ａ→ＮＡＮＤ回路２Ｂ
→ＮＡＮＤ回路２Ｃ→ＮＡＮＤ回路１Ｃ→出力端子１０
Ｂの経路では、ＮＡＮＤ回路１Ａの出力段階で前記遅延
時間の差は、厳密なレベルまで相殺される。

【００５１】さらに長い伝送路である入力端子１０Ａ→
ＮＡＮＤ回路１Ａ→ＮＡＮＤ回路２Ａ→ＮＡＮＤ回路３
Ｂ→ＮＡＮＤ回路３Ｃ→ＮＡＮＤ回路２Ｃ→ＮＡＮＤ回
路１Ｃ→出力端子１０Ｂの経路では、ＮＡＮＤ回路３Ｂ
の出力段階で、ファンアウト数２の部分が４個所あっ
て、この時点で相殺される。

【００５２】このような遅延時間差の相殺を行うため
に、本実施形態では、Ｄ行の奇数列だけにＮＡＮＤ回路
を配置している。

【００５３】したがって、可変遅延回路１０で設定し得
るすべての遅延伝送路上には、必ず偶数箇所のファンア
ウト数２の部分が存在し、このような遅延時間差の相殺
は、つねに実行され、デューティ補償される。

【００５４】このような目的を持つＤ行のＮＡＮＤ回路
１Ｄ〜ＮＤの出力端子はオープンにしておいてよい。

【００５５】なお、Ａ行Ｎ列のＮＡＮＤ回路ＮＡと異な
り、Ｂ行Ｎ列のＮＡＮＤ回路ＮＢは情報信号ＩＳの遅延
伝送路となり得るので、制御入力端子ｔａｐＮＢを持
ち、その出力端子もオープンではなく、Ｃ行Ｎ列のＮＡ
ＮＤ回路ＮＣの情報入力端子に接続されている。

【００５６】以上のような本実施形態の構成は、換言す
るなら、ＮＡＮＤ回路１Ａ〜ＮＡは入力側遅延回路とし
てとらえることができ、ＮＡＮＤ回路ＮＣ〜１Ｃは出力
側遅延回路としてとらえることができ、ＮＡＮＤ回路１
Ｂ〜ＮＢは経路選択回路としてとらえることができる。

【００５７】以下、上記のような構成を有する第１の実
施形態の動作について説明する。 (Ａ−２）第１の実施形態の動作 図１の可変遅延回路１０の任意の使用状態において、各
ＮＡＮＤ回路の制御入力端子に供給される制御信号が、
たとえば図２に示すような、ハイレベル「Ｈ」、ローレ
ベル「Ｌ」パターンを有しているとする。このとき、各
ＮＡＮＤ回路およびこれらのＮＡＮＤ回路に沿って伝送
される情報信号ＩＳは定常状態、すなわち遅延伝送路の
変更後、動作が安定した状態にあるものとする。

【００５８】図２において、Ａ、Ｂ行のＮＡＮＤ回路の
うち、制御入力端子ｔａｐにハイレベル「Ｈ」の供給を
受けているのは、ＮＡＮＤ回路１Ａ、２Ａ、３Ｂおよび
４Ｂだけであり、他のＮＡＮＤ回路の制御入力端子ｔａ
ｐには、「Ｌ」が供給されている。

【００５９】また、Ｃ行のＮＡＮＤ回路のうち、ＮＡＮ
Ｄ回路４Ｃの上側入力端子には「Ｌ」が供給されてい
る。

【００６０】この「Ｌ」は、ＮＡＮＤ回路４Ｂの出力端
子から供給されるもので、ＮＡＮＤ回路４Ｂの出力が
「Ｌ」になるのは、ＮＡＮＤ回路４Ｂの制御入力端子に
「Ｈ」が供給さるるとともに、ＮＡＮＤ回路３Ａの制御
入力端子に「Ｌ」が供給されているからである。

【００６１】すなわち、制御入力端子ｔａｐに「Ｌ」を
供給されたＮＡＮＤ回路の出力は、情報入力端子に
「Ｌ」が供給されても「Ｈ」が供給されても、つねに
「Ｈ」になるので、制御端子ｔａｐ３Ａに「Ｌ」を供給
するとともに制御入力端子ｔａｐ４Ｂに「Ｈ」を供給す
れば、前記遅延制御回路は、ＮＡＮＤ回路４Ｂの出力を
「Ｌ」にすることができる。

【００６２】上側入力端子に「Ｌ」を受け取ったＮＡＮ
Ｄ回路４Ｃの出力は、その下側入力端子に「Ｌ」が供給
されても、「Ｈ」が供給されても、「Ｈ」である。

【００６３】したがって、Ｃ行において、情報信号ＩＳ
の遅延伝送路となるＮＡＮＤ回路４Ｃの左側のＮＡＮＤ
回路１Ｃ〜３Ｃの動作は、情報信号ＩＳの遅延伝送路と
ならないＮＡＮＤ回路４Ｃの右側のＮＡＮＤ回路５Ｃ〜
ＮＣの動作の影響を受けない。

【００６４】このとき、当該ＮＡＮＤ回路５Ｃ〜ＮＣの
上側入力端子にはすべて、Ｂ行のＮＡＮＤ回路５Ｂ〜Ｎ
Ｂの出力端子から、「Ｈ」が供給されている。この
「Ｈ」のために等価的ＮＯＴ回路となっているＮＡＮＤ
回路５Ｃ〜ＮＣの出力端子には、空間的に交互に、
「Ｈ」または「Ｌ」があらわれる。これら出力端子の論
理極性「Ｈ」、「Ｌ」のパターンは、入力端子１０Ａに
供給される情報信号ＩＳの極性が反転しても変わらない
ので、ＮＡＮＤ回路５Ｃ〜ＮＣでは、前記スイッチング
による電力消費が抑制される。

【００６５】可変遅延回路１０の入力端子１０Ａに供給
される情報信号ＩＳがハイレベル「Ｈ」の場合、情報信
号ＩＳの遅延伝送路であって、等価的ＮＯＴ回路である
各ＮＡＮＤ回路の出力端子の状態は、ＮＡＮＤ回路１Ａ
では「Ｌ」、ＮＡＮＤ回路２Ａでは「Ｈ」、ＮＡＮＤ回
路３Ｂでは「Ｌ」、ＮＡＮＤ回路３Ｃでは「Ｈ」、ＮＡ
ＮＤ回路２Ｃでは「Ｌ」、最後のＮＡＮＤ回路１Ｃでは
「Ｈ」となる。

【００６６】すなわち、可変遅延回路１０の出力端子１
０Ｂからは、前記入力端子１０Ａに供給されたのと同じ
極性「Ｈ」の情報信号ＤＩが送出される。同様にして、
入力端子１０Ａに供給される情報信号がローレベル
「Ｌ」の場合には、出力端子１０Ｂから「Ｌ」が送出さ
れる。

【００６７】情報信号ＩＳのこの「Ｈ」（または
「Ｌ」）は、順次に６つのＮＡＮＤ回路１Ａ、２Ａ、３
Ｂ、３Ｃ、２Ｃ、１Ｃで、遅延時間ＤＴずつ遅延される
ので、出力端子１０Ｂから送出されるとき、合計でほぼ
正確に６×ＤＴだけ遅延されている。

【００６８】可変遅延回路１０中の各ＮＡＮＤ回路の伝
搬遅延時間は、出力電圧がハイレベルからローレベルに
変化するときの遅延時間ＤＴ−ＨＬと、ローレベルから
ハイレベルに変化するときの遅延時間ＤＴ−ＬＨとで相
違する。このために任意の１個のＮＡＮＤ回路（等価的
ＮＯＴ回路）についてみると、その出力信号のデューテ
ィ比は入力信号のデューティ比から、必然的に変動して
しまう。

【００６９】しかしながら、情報信号ＩＳの遅延伝送路
となるＮＡＮＤ回路数は偶数（この例では６個）なの
で、デューティ比の変動分が相殺しあう結果、可変遅延
回路１０の入力端子１０Ａに供給される情報信号ＩＳ
と、出力端子１０Ｂから送出される情報信号ＤＩのあい
だでは、デューティ比は一致する。

【００７０】またこのとき、ＮＡＮＤ回路２Ａの出力端
子に情報入力端子を接続しているＮＡＮＤ回路３Ａは、
制御入力端子ｔａｐ３Ａに「Ｌ」が供給されているの
で、情報信号ＩＳのレベルが「Ｈ」であっても「Ｌ」で
あっても、すなわちＮＡＮＤ回路２Ａの出力端子の状態
が「Ｈ」であっても「Ｌ」であっても、その出力端子の
状態は「Ｈ」に保たれる。

【００７１】すなわちＮＡＮＤ回路３Ａは、その右側の
Ａ行とＢ行のＮＡＮＤ回路４Ａ〜ＮＡ、および４Ｂ〜Ｎ
Ｂに情報信号ＩＳを伝送せず、このため情報信号ＩＳの
極性が反転しても出力端子の状態が変わらないＮＡＮＤ
回路４Ａ〜ＮＡ、および４Ｂ〜ＮＢは、情報信号ＩＳの
極性反転にともなって後段を駆動する必要がないので、
スイッチングのための電力を消費しない。

【００７２】図２では、ＮＡＮＤ回路３Ａの右側（後
段）のＡ行のＮＡＮＤ回路４Ａ〜（Ｎ−１）Ａの制御入
力端子ｔａｐ４Ａ〜（Ｎ−１）Ａにはすべて、「Ｌ」が
供給されているので、ＮＡＮＤ回路４Ａ〜（Ｎ−１）Ａ
の出力端子の状態はすべて「Ｈ」固定である。

【００７３】つまり、基本的に、情報信号ＩＳの遅延伝
送路となるＮＡＮＤ回路の制御入力端子には「Ｈ」を供
給し、遅延伝送路とならないＮＡＮＤ回路の制御入力端
子には「Ｌ」を供給している。

【００７４】また、情報信号ＩＳの遅延伝送路となるＮ
ＡＮＤ回路３Ｃを等価的ＮＯＴ回路とするためには、上
述したように、その前段（右側）、Ｃ行４列のＮＡＮＤ
回路４Ｃの出力端子を「Ｈ」にすることが必要で、情報
信号の遅延伝送路ではないＢ行４列のＮＡＮＤ回路４Ｂ
の制御入力端子ｔａｐ４Ｂにも「Ｈ」を供給すること
で、これを実現している。

【００７５】一方、情報信号ＩＳの遅延伝送路ではない
ＮＡＮＤ回路１Ｂおよび２Ｂの制御入力端子に「Ｌ」を
供給することには、当該ゲート１Ｂ、２Ｂを情報信号Ｉ
Ｓに対して閉鎖することのほか、ＮＡＮＤ回路１Ｂおよ
び２Ｂの出力端子を「Ｈ」に固定することで、前記遅延
制御回路に接続されていないＮＡＮＤ回路１Ｃ、および
２Ｃを等価的ＮＯＴ回路にする意味もある。

【００７６】したがってＮＡＮＤ回路１Ｂ、２Ｂでも、
スイッチングによる電力消費は生じない。

【００７７】結局、図２の定常状態において、情報信号
ＩＳの伝送（極性反転）でスイッチングによる電力消費
を生じるのは、情報信号ＩＳの遅延伝送路となる６つの
ＮＡＮＤ回路１Ａ、２Ａ、３Ｂ、３Ｃ、２Ｃ、１Ｃだけ
である。

【００７８】一方、図３は、可変遅延回路１０内に図２
とは別の遅延伝送路が設定されている定常状態である。

【００７９】図３において、「Ｈ」が供給されている制
御入力端子は、ｔａｐ１Ａ、２Ａ、３Ａ、４Ｂ、および
５Ｂである。このとき、入力端子１０Ａに供給された情
報信号ＩＳは、ＮＡＮＤ回路１Ａ、２Ａ、３Ａ、４Ｂ、
４Ｃ、３Ｃ、２Ｃ、１Ｃを順次に伝送されて出力端子１
０Ｂから送出される。

【００８０】出力端子１０Ｂから送出される遅延情報信
号ＤＩが付与されている遅延時間は合計で８×ＤＴであ
る。この場合も、出力端子１０Ｂから送出される情報信
号ＤＩは、入力端子１０Ａに供給された情報信号ＩＳに
くらべて、極性も反転しておらず、デューティ比も維持
されている。すなわち情報信号ＩＳとＤＩで相違するの
は遅延時間だけである。

【００８１】さらに別の、遅延伝送路、定常状態を示し
たのが、図４である。

【００８２】図４において、「Ｈ」が供給されている制
御入力端子は、ｔａｐ１Ａ、２Ｂ、３Ｂであり、情報信
号ＩＳの遅延伝送路経路は、ＮＡＮＤ回路１Ａ、２Ｂ、
２Ｃ、１Ｃの４つである。したがって合計の遅延時間
は、４×ＤＴとなる。

【００８３】この場合も、出力端子１０Ｂから送出され
る情報信号ＤＩは、入力端子１０Ａに供給された情報信
号ＩＳにくらべて、極性も反転しておらず、デューティ
比も維持されている。

【００８４】図２〜図４の例から明らかなように、本実
施形態の可変遅延回路１０が設定することのできる最短
の遅延伝送路は、ＮＡＮＤ回路１Ｂと１Ｃの２つのＮＡ
ＮＤ回路からなる伝送路で、最長の遅延伝送路はＮＡＮ
Ｄ回路１Ａ〜（Ｎ−１）Ａ、ＮＢ、ＮＣ〜１Ｃの、合計
２Ｎ個のＮＡＮＤ回路からなる伝送路である。そして、
遅延伝送路の伸縮幅は、２個のＮＡＮＤ回路を単位とし
て行われる。

【００８５】すなわち可変遅延回路１０が付与する合計
の遅延時間に関し、変更範囲は２×ＤＴ〜２Ｎ×ＤＴ、
最小の変更間隔は２×ＤＴである。

【００８６】次に、上述したようなある定常状態から別
の定常状態に切替えるさいの過渡状態について説明す
る。

【００８７】定常状態間の切替えは、前記遅延制御回路
から制御入力端子ｔａｐに供給される制御信号が変更さ
れることによって発生する。

【００８８】たとえば、図２の定常状態から図３の定常
状態に切替える場合、新たに遅延伝送路となるＮＡＮＤ
回路３Ａの制御入力端子ｔａｐ３Ａを「Ｌ」から「Ｈ」
にするとともに、遅延伝送路でなくなるＮＡＮＤ回路３
Ｂの制御入力端子ｔａｐ３Ｂを「Ｈ」から「Ｌ」にする
必要がある。

【００８９】制御入力端子ｔａｐ３Ａおよび３Ｂに供給
する「Ｈ」、「Ｌ」の切替えを、同時に行う場合、瞬間
的に、情報信号ＩＳは伝送路を失うことになる。このよ
うな、遅延伝送路が時間的に欠落したケースでは、可変
遅延回路１０の出力端子１０Ｂから送出される遅延情報
信号ＤＩの波形には、遅延時間ＤＴにくらべて情報信号
ＩＳの１パルスの時間幅が長い場合、本来１つであるパ
ルスが２つに分割されて出力されるパルス割れが生じ
る。

【００９０】また、遅延時間ＤＴにくらべて情報信号Ｉ
Ｓの１パルスの時間幅が短い場合には、出力パルスの得
られない期間が長くなる。

【００９１】すなわち、遅延伝送路の時間的欠落によっ
て、出力端子１０Ｂから送出される遅延情報信号ＤＩの
形状が、入力端子１０Ａに供給された情報信号ＩＳの形
状から、大きく変動してしまう。

【００９２】したがって本実施形態では、新たに遅延伝
送路となるＮＡＮＤ回路３Ａの制御入力端子ｔａｐ３Ａ
の切替えを、伝送路でなくなるＮＡＮＤ回路３Ｂの制御
入力端子ｔａｐ３Ｂの切替えよりも早期に行うことで、
情報信号ＩＳの遅延伝送路が一瞬たりとも失われること
がないようにする。

【００９３】このような切替え操作によって、瞬間的に
は、もとの伝送路と新たな伝送路の２つの伝送路が存在
することになる。この２つの伝送路を伝送される情報信
号ＩＳが重なり合うことにより、前記パルス割れは防止
され、出力パルスの得られない期間は短くなる。

【００９４】一般的には、遅延伝送路の変更によって新
たに伝送路となるＮＡＮＤ回路は、遅延伝送路を長く変
更する場合はＡ行の１つのＮＡＮＤ回路であり、短く変
更する場合はＢ行の１つのＮＡＮＤ回路である。

【００９５】反対に、遅延伝送路の変更によって遅延伝
送路でなくなるＮＡＮＤ回路は、遅延伝送路を長く変更
する場合はＢ行の１つのＮＡＮＤ回路であり、短く変更
する場合はＡ行の１つのＮＡＮＤ回路である。

【００９６】また、図２の定常状態から図３の定常状態
に切替える例において、ＮＡＮＤ回路４Ｂも新たに伝送
路となるのであるが、ＮＡＮＤ回路４Ｂの制御入力端子
ｔａｐ４Ｂには図２の状態でもすでに「Ｈ」が供給され
ていて、制御入力端子に供給する制御信号の変更を必要
としない。ＮＡＮＤ回路４Ｂは、図２の状態ですでに等
価的ＮＯＴ回路としていつでも情報信号ＩＳを伝送でき
る状態、すなわち待機状態にある。

【００９７】たとえば図３では、ＮＡＮＤ回路５Ｂがこ
のような待機状態のＮＡＮＤ回路に該当する。ＮＡＮＤ
回路ＮＢを伝送路とする最長の伝送路を除き、どのよう
な遅延伝送路を設定している場合でも、必ず、当該遅延
伝送路に隣接しているＢ列のＮＡＮＤ回路が、待機状態
となっている。

【００９８】なお、ＮＡＮＤ回路ＮＣの下側入力端子を
「Ｈ」固定としたのは、前記の最長遅延伝送路を設定す
るさいに、当該ＮＡＮＤ回路ＮＣを等価的ＮＯＴ回路と
して動作させるためである。

【００９９】（Ａ−３）第１の実施形態の効果 以上のように本実施形態によれば、入力された情報信号
ＩＳと同一極性の遅延された情報信号ＤＩを得るにあた
って、高精度の遅延時間制御、デューティ補償、および
電力消費量の低減を実現することができる。

【０１００】この電力消費量の低減は、遅延に必要なＮ
ＡＮＤ回路だけがスイッチング用の電力を消費し、遅延
に不要なＮＡＮＤ回路はスイッチング用の電力を消費し
ないことによって実現される。

【０１０１】また、つねに待機状態のＮＡＮＤ回路が存
在することで、遅延伝送路の変更制御が容易である。

【０１０２】そして、本実施形態の回路規模は、同一仕
様のもとでは、直列接続した複数の２つのＮＯＴ回路
と、セレクタとをあわせた従来の回路にくらべて遜色な
い。

【０１０３】（Ｂ）第２の実施形態 以下、本発明にかかる伝搬遅延方法及び装置について、
第１の実施形態と同じ、ＣＭＯＳ形のＮＡＮＤ回路を使
用する場合を例に、本発明の第２の実施形態について説
明する。

【０１０４】第２の実施形態は、スルーレートが小さ
く、伝搬遅延時間のなかに占める立上がり時間の割合が
大きい場合を前提としたものである。たとえば、いわゆ
る標準タイプのＣＭＯＳゲートはこれに該当すると考え
られる。

【０１０５】このような前提のもとでは、もしもファン
アウト数２のＮＡＮＤ回路の配列のなかにたとえばファ
ンアウト数１のＮＡＮＤ回路が混在していれば、そこで
遅延時間のうちの立上がり時間が、１／２程度となって
ＮＡＮＤ回路ごとの遅延時間が変化し、可変遅延回路の
制御が複雑化したり、遅延時間の信頼性が低下する可能
性がある。

【０１０６】本実施形態によれば、第１の実施形態にく
らべ、上述したスイッチングによる電力消費は上昇する
ものの、遅延伝送路を構成するＮＡＮＤ回路数と合計の
遅延時間が単純な比例関係にあるので、立上がり時間が
大きい場合でも、遅延時間制御が容易である。

【０１０７】（Ｂ−１）第２の実施形態の構成および動
作 本実施形態にかかる可変遅延回路５０を図８に示す。可
変遅延回路５０の構成上、図１の可変遅延回路１０と相
違するのは、Ｄ行の構成、およびＤ行とＣ行の接続関係
だけである。

【０１０８】すなわち、図８において、ＮＡＮＤ回路１
Ａ〜ＮＡ、ＮＡＮＤ回路１Ｂ〜ＮＢ、およびこれらの接
続関係、ならびに制御入力端子ｔａｐ１Ａ〜（Ｎ−１）
Ａ、ｔａｐ１Ｂ〜ＮＢ、入力端子１０Ａ、出力端子１０
Ｂはそれぞれ、図１で同一符号を付した各部と同じであ
り、また、情報信号ＩＳ、遅延情報信号ＤＩも同じであ
るので、その詳しい説明は省略する。

【０１０９】本実施形態のＤ行には、ＮＡＮＤ回路１
Ｄ、３Ｄなど奇数列のほか、ＮＡＮＤ回路２Ｄなどの偶
数列にもＮＡＮＤ回路が存在する。

【０１１０】このためＢ行およびＣ行のＮＡＮＤ回路１
Ｂ〜ＮＢ、１Ｃ〜ＮＣのファンアウト数はすべて２で、
Ａ行のＮＡＮＤ回路１Ａ〜（Ｎ−１）Ａのファンアウト
数２と等しくなる点が、第１の実施形態と相違する。

【０１１１】すなわち、Ｂ行のＮＡＮＤ回路の出力端子
は、奇数列のＮＡＮＤ回路も偶数列のＮＡＮＤ回路も、
Ｃ行のＮＡＮＤ回路の上側入力端子と、Ｄ行のＮＡＮＤ
回路の上側入力端子に接続されている。

【０１１２】同様に、Ｃ行のすべてのＮＡＮＤ回路の出
力端子は、Ｃ行の後段（左側）のＮＡＮＤ回路の下側入
力端子と、Ｄ行のＮＡＮＤ回路の下側入力端子に接続さ
れている。

【０１１３】本実施形態が主として問題としているＮＡ
ＮＤ回路の情報信号伝搬時のスイッチングによる電力消
費は、前段のＮＡＮＤ回路が負荷としての後段のＮＡＮ
Ｄ回路（当該ＮＡＮＤ回路にいたるまでの信号線等の分
布容量など）を充放電するための電力と考えられるの
で、本来ファンアウト数１のところを、ファンアウト数
２にするということは、それだけ電力消費が増加すると
いう不利益をもたらす反面、負荷容量を同一化すること
で充放電時間を同一化し、正確な遅延時間の制御を可能
にする。

【０１１４】とくに素子間の特性のバラツキがなく、し
たがって各ＮＡＮＤ回路の電力駆動能力や負荷としての
特性もよくそろっているＬＳＩなどの集積回路を前提と
すると、ファンアウト数を統一することによる効果は大
きい。

【０１１５】Ｄ行のＮＡＮＤ回路１Ｄ〜ＮＤ（とくに偶
数列のＮＡＮＤ回路）を設けた目的は、上述したように
Ｂ行およびＣ行のＮＡＮＤ回路１Ｂ〜ＮＢ、２Ｃ〜ＮＣ
のファンアウト数をＡ行のＮＡＮＤ回路と同じ２とし
て、各ＮＡＮＤ回路１Ｂ〜ＮＢ、２Ｃ〜ＮＣの遅延時間
を、Ａ行の各ＮＡＮＤ回路１Ａ〜（Ｎ−１）Ａと同じ値
ＤＴで厳密に均一化するためである。

【０１１６】（Ｂ−２）第２の実施形態の効果 本実施形態によれば、伝搬遅延時間のなかに占める立上
がり時間の割合が小さいという前提条件下で、第１の実
施形態と同等の効果を実現することができる。

【０１１７】（Ｃ）第３の実施形態 以下、本発明にかかる位相同期回路について、ビット単
位で同期をとるビット位相同期回路を例に、本発明の第
２の実施形態について説明する。

【０１１８】本実施形態は、前記の可変遅延回路１０、
または可変遅延回路５０の使用形態の一例ともなってい
る。

【０１１９】（Ｃ−１）第３の実施形態の構成および動
作 本実施形態にかかるビット位相同期回路３０を図５に示
す。ビット位相同期回路３０は、たとえば通信機器の受
信部の一部を構成し、ビット同期をとるために用いられ
るものである。

【０１２０】図５において、当該ビット位相同期回路３
０の入力端子３０Ａは、上述した可変遅延回路１０の入
力端子１０Ａに接続されている。

【０１２１】また、可変遅延回路１０の制御入力端子ｔ
ａｐ１Ａ〜（Ｎ−１）Ａおよび１Ｂ〜ＮＢには、遅延制
御回路３１の複数の出力信号線３１Ａのうちの１本が接
続されている。

【０１２２】この接続形態は少なくとも、バス３１Ａの
ビット幅方向のビットパターンに応じて、可変遅延回路
１０内で情報信号ＩＳの遅延伝送路を択一的に設定でき
る接続形態であることを要する。

【０１２３】そして可変遅延回路１０の出力端子１０Ｂ
には、固定遅延回路３２の入力端子と、Ｄタイプのフリ
ップフロップ（Ｄ−ＦＦ）３４のＤ（データ）入力端子
が接続されている。出力端子１０Ｂから取り出される情
報信号は、前記情報信号ＩＳに遅延時間を付与した遅延
情報信号ＤＩである。

【０１２４】固定遅延回路３２の出力端子には、固定遅
延回路３３の入力端子と、Ｄ−ＦＦ３５のＤ入力端子が
接続されている。固定遅延回路３２の内部構成は、偶数
個（たとえば２個）のＮＯＴ回路を直列に接続したもの
であってよい。固定遅延回路３３の内部構成についても
同様である。これは遅延情報信号ＤＩのデューティ比を
維持するためである。

【０１２５】各固定遅延回路３２，３３は遅延情報信号
ＤＩに対して同じ遅延時間ＤＴ３を付与する。この遅延
時間ＤＴ３は、上述した遅延時間ＤＴと同じ値、または
同程度の値であってもよいが、必ずしも同じ値である必
要はない。

【０１２６】ただし少なくとも、遅延対象となる遅延情
報信号ＤＩの１ビット分の時間幅にくらべて十分に短い
ことを要するので、情報信号ＩＳのデータレートに基づ
いて定まるものである。

【０１２７】可変遅延回路１０Ａの出力端子１０Ｂ側に
は、前記Ｄ−ＦＦ３４のほか、同一のＤ−ＦＦ３５およ
び３６が設けられている。Ｄ−ＦＦ３５のＤ入力端子
は、前記固定遅延回路３２の出力端子に接続され、Ｄ−
ＦＦ３６のＤ入力端子は、前記固定遅延回路３３の出力
端子に接続されている。

【０１２８】これら３つのＤ−ＦＦ３４〜３６のＴ（ク
ロックパルス）入力端子には、当該ビット位相同期回路
３０の（システム）クロックＣＫが供給されているの
で、Ｄ−ＦＦ３４〜３６はクロックＣＫの同一クロック
パルスに同期してラッチされ、各Ｄ入力端子の状態を、
各Ｄ−ＦＦ３４〜３６のＱ（データ）出力端子の状態と
する。

【０１２９】Ｄ−ＦＦ３４〜３６のＱ出力を区別するた
めに、Ｄ−ＦＦ３４のＱ出力をＱＡ、Ｄ−ＦＦ３５のＱ
出力をＱＢ、Ｄ−ＦＦ３６のＱ出力をＱＣとすると、位
相判定回路３７に供給されるＱＡ〜ＱＣとクロックＣＫ
のタイミングは、たとえば図６に示すようになる。

【０１３０】位相判定回路３７は、これらのＱ出力の内
容を比較することによってビット位相の判定を行う。

【０１３１】位相判定回路３７が行うビット位相の判定
は、クロックＣＫの位相に対して、遅延情報信号ＤＩの
位相が、進んでいる（非同期状態）か、所定範囲内（同
期状態）か、遅れている（別の非同期状態）かのいずれ
に該当するかを判定する操作である。

【０１３２】この判定の結果に基づいて、位相判定回路
３７は、前記遅延制御回路３１を制御する。そのために
位相判定回路３７と遅延制御回路３１は信号線３７Ａで
接続されている。

【０１３３】なお、中間のＤ−ＦＦ３５のＱ出力端子は
位相判定回路３７のほか、当該ビット位相同期回路３０
の出力端子３０Ｂにも接続されている。したがって、Ｄ
−ＦＦ３５のＱ出力が、当該ビット位相同期回路３０か
ら出力される出力情報信号ＳＤとなる。

【０１３４】図６において、♯０、１，２はそれぞれ、
遅延情報信号ＤＩのなかの「Ｈ」または「Ｌ」の１ビッ
トを示している。ＱＡは、前記遅延時間ＤＴ３を付与さ
れていない状態の遅延情報信号ＤＩであり、ＱＢは固定
遅延回路３２により遅延時間ＤＴ３を付与された遅延情
報信号ＤＩで、ＱＣは固定遅延回路３２および３３によ
り遅延情報信号ＤＴ３を合計２回付与された遅延情報信
号ＤＩである。

【０１３５】したがってＱＡとＱＢの遅延時間の差はＤ
Ｔ３で、ＱＢとＱＣの遅延時間の差はＤＴ３である。上
述したようにこのＤＴ３は、遅延情報信号ＤＩの１ビッ
ト分の時間幅ＢＷにくらべて十分に短い。

【０１３６】いま、遅延情報信号ＤＩの中身が、♯０＝
「Ｈ」、♯１＝「Ｌ」、♯２＝「Ｈ」であるとする。

【０１３７】図６の例では、Ｄ−ＦＦ３４〜３６が受け
取ったクロックＣＫの立上がりエッジＥが、３つの入力
ＱＡ〜ＱＣの♯１の安定状態（中間部分）のタイミング
と一致している。これは遅延情報信号ＤＩとクロックＣ
Ｋの同期状態を意味する。

【０１３８】このとき、ＱＡ〜ＱＣはすべて「Ｌ」（＝
♯１）であることから、位相判定回路３７は同期状態を
検出することができる。「Ｈ」と「Ｌ」が入れ替わって
も同じで、要するにＱＡ、ＱＢ、ＱＣがすべて同じ状態
を示せば、それが同期状態として、位相判定回路３７に
検出される。

【０１３９】同期状態を検出した位相判定回路３７は、
遅延制御回路３１に現在の状態を保持することを指示
し、この指示を受けた遅延制御回路３１は、可変遅延回
路１０に現状の遅延伝送路、したがって現状の遅延時間
を維持させる。

【０１４０】一方、当該ビット位相同期回路３０を含む
機器に受信されるまえに、ワンダなどの影響によって、
情報信号ＩＳの位相が進む場合について考える。このと
き、図６では、信号進み方向ＰＹに向ってＱＡ〜ＱＣが
同量だけ平行移動し、クロックＣＫの立上がりエッジタ
イミングＥだけは固定している。

【０１４１】この進みの程度が小さければ、同期状態を
維持できるが、大きくなってたとえば、ＱＡは♯２、Ｑ
ＢおよびＱＣは♯１がそれぞれエッジタイミングＥに一
致する状態になると、非同期状態となる。

【０１４２】このときＱＡは「Ｈ」、ＱＢおよびＱＣは
「Ｌ」となることから、位相判定回路３７は、信号進み
による当該非同期状態を検出することができる。「Ｈ」
と「Ｌ」が入れ替わっても同じで、要するにＱＡだけが
ＱＢ、ＱＣと異なる状態を示せば、それが信号進みの非
同期状態として、位相判定回路３７に検出される。

【０１４３】信号遅れの非同期状態の場合は、これとま
ったく逆の動作が行われる。

【０１４４】すなわち、ＱＡ〜ＱＣは信号遅れ方向ＤＹ
に向けて同量だけ平行移動し、ＱＡおよびＱＢ共通の状
態（♯１）に対し、ＱＣの状態（♯０）だけが相違する
と、位相判定回路３７は信号遅れによる非同期状態の検
出を行う。

【０１４５】信号進みによる非同期を検出した位相判定
回路３７は、遅延制御回路３１を介して、可変遅延回路
１０に現状よりも長い遅延伝送路を選択させる。反対に
信号遅れによる非同期の場合は現状より短い遅延伝送路
を選択させる。

【０１４６】このような動作が繰り返されることによっ
て、出力端子３０Ｂから送出される信号は、全体として
クロックＣＫに同期したものになる。

【０１４７】なお、以上のような同期、非同期の検出方
法では、たとえば情報信号の同一極性が連続する期間で
は、信号進みによる非同期があっても、信号遅れによる
非同期があっても、位相判定回路３７はすべて同期状態
と判定してしまう。

【０１４８】しかしながら部分的にはそのような期間が
あっても、遅延情報信号ＤＩの時間幅方向の長い期間で
みると、ビット位相同期回路３０は、情報信号を有効に
同期化することが可能である。

【０１４９】次に、上述した遅延制御回路３１の詳細構
成の一例を示した図７について説明する。この遅延制御
回路３１は、第１の実施形態でいうところの遅延制御回
路にも対応し得るもので、上述した遅延伝送路の時間的
欠落を防止することを目的とする。

【０１５０】（Ｃ−１−１）遅延制御回路３１の詳細構
成および動作 図７において、前記クロックＣＫの供給を受ける同期式
のアップダウンカウンタ４０は、位相判定回路３７が２
本の信号線３７Ａ（すなわち信号線３７ＡＡおよび３７
ＡＢ）で遅延（時間）増加を指示するたびに、１ずつカ
ウントアップしてゆき、遅延（時間）減少を指示するた
びに、１ずつカウントダウンしてゆく。このカウント値
のうち、任意の１つのカウント値は、可変遅延回路１０
内の１つの遅延伝送路を構成する複数のＮＡＮＤ回路の
制御入力端子ｔａｐを指定する。

【０１５１】ここでは、信号線３７ＡＡが「Ｈ」
（“１”）であるとともに信号線３７ＡＢが「Ｌ」
（“０”）のときには、カウントアップが指示され、こ
のカウントアップは遅延伝送路を長く変更することを意
味するものとする。

【０１５２】反対に、信号線３７ＡＢが「Ｈ」であると
ともに信号線３７ＡＡが「Ｌ」のときには、カウントダ
ウンが指示され、このカウントダウンは遅延伝送路を短
く変更することを意味するものとする。

【０１５３】遅延伝送路を構成するＮＡＮＤ回路数の数
値範囲は、２〜２×Ｎで、ＮＡＮＤ回路数にして２ずつ
増減されるので、設定され得る遅延伝送路は全部でＮ通
り存在する。したがって、前記カウント値もＮ通りの値
を用意しなければならない。

【０１５４】アップダウンカウンタ４０のカウント値を
受け取るデコーダ４１は、当該Ｎ通りのカウント値を解
読して、「Ｈ」を供給する制御入力端子ｔａｐと、
「Ｌ」を供給する制御入力端子ｔａｐを、合計２Ｎ−１
本の出力信号線４１Ａ、４１Ｂで指定する。これにより
遅延伝送路を構成するＮＡＮＤ回路が指定される。

【０１５５】出力信号線４１ＡはＡ行のＮＡＮＤ回路の
制御入力端子ｔａｐに対応するバスで、出力信号線４１
ＢはＢ行のＮＡＮＤ回路の制御入力端子ｔａｐに対応す
るバスである。

【０１５６】信号線４１Ａは直接的にセレクタ４２の入
力端子［１］に接続される一方で、Ｄ−ＦＦ４４を介し
て間接的にセレクタ４２の入力端子［０］に接続されて
いる。

【０１５７】Ｄ−ＦＦ４４は信号線４１Ａの本数と同
じ、Ｎ−１ビットのレジスタで、クロックＣＫの１クロ
ックパルス分だけ遅延した信号をセレクタ４２の入力端
子［０］に供給する。

【０１５８】対称的に信号線４１Ｂは、直接セレクタ４
３の入力端子［０］に接続される一方で、Ｄ−ＦＦ４５
を介して間接的にセレクタ４３の入力端子［１］に接続
されている。

【０１５９】そして、Ｄ−ＦＦ４５は信号線４１Ｂの本
数と同じ、Ｎビットのレジスタで、クロックＣＫの１ク
ロックパルス分だけ遅延した信号をセレクタ４３の入力
端子［１］に供給する。

【０１６０】セレクタ４２、４３は、その制御入力端子
に接続されているリセットセットフリップフロップ（Ｒ
Ｓ−ＦＦ）４６のＱ（セット）出力に応じて、Ｑ出力が
「Ｈ」（“１”）のときには、ともに入力端子［１］を
選択し、Ｑ出力が「Ｌ」（“０”）のときには、ともに
入力端子［０］を選択する。

【０１６１】セレクタ４２の出力端子には信号線駆動用
のバッファ４７を介して制御入力端子ｔａｐ１Ａ〜（Ｎ
−１）Ａにつながるバス４７Ａが接続されている。同様
に、セレクタ４３の出力端子には信号線駆動用のバッフ
ァ４８を介して制御入力端子ｔａｐ１Ｂ〜ＮＢにつなが
るバス４８Ａが接続されている。

【０１６２】前記位相判定回路３７から接続される信号
線３７ＡＡが「Ｈ」で、信号線３７ＡＢが「Ｌ」のと
き、当該ＲＳ−ＦＦ４６のＳ（セット）入力端子には
「Ｈ」が供給され、Ｒ（リセット）入力端子には「Ｌ」
が供給されるので、Ｑ出力端子からは「Ｈ」が出力され
る。

【０１６３】この「Ｈ」を制御入力端子で受け取ったセ
レクタ４２、４３は、ともに入力端子［１］を選択する
ので、Ａ行のＮＡＮＤ回路の制御入力端子ｔａｐにはＢ
行のＮＡＮＤ回路の制御入力端子ｔａｐよりも、１クロ
ック分早く、制御信号が供給されることになる。

【０１６４】反対に、前記位相判定回路３７から接続さ
れる信号線３７ＡＡが「Ｌ」で、信号線３７ＡＢが
「Ｈ」のとき、当該ＲＳ−ＦＦ４６のＳ（セット）入力
端子には「Ｌ」が供給され、Ｒ（リセット）入力端子に
は「Ｈ」が供給されるので、Ｑ出力端子からは「Ｌ」が
出力される。

【０１６５】この「Ｌ」を制御入力端子で受け取ったセ
レクタ４２、４３は、ともに入力端子［０］を選択する
ので、Ｂ行のＮＡＮＤ回路の制御入力端子ｔａｐにはＡ
行のＮＡＮＤ回路の制御入力端子ｔａｐよりも、１クロ
ック分早く、制御信号が供給されることになる。

【０１６６】このような動作によって、確実に、遅延伝
送路の時間的欠落を防止することができる。

【０１６７】（Ｃ−２）第３の実施形態の効果 以上のように本実施形態によれば、第１および第２の実
施形態にかかる可変遅延回路１０および５０に、遅延伝
送路の時間的欠落のない最適な使用環境の１つを提供す
ることができる。

【０１６８】したがって、ビット位相同期回路としての
信頼性も高い。

【０１６９】また、消費電力の少ない可変遅延回路を使
用しているので、本実施形態にかかるビット位相同期回
路は、ビット位相同期回路全体としても消費電力が低減
されている。

【０１７０】（Ｄ）他の実施形態 以上の説明では、ＮＡＮＤ回路をＣＭＯＳで構成するも
のとしたが、ＴＴＬなどで構成してもよい。

【０１７１】また、第１および第２の実施形態で、もっ
ぱら前段のＮＡＮＤ回路のファンアウト数を調整するこ
とを目的として設けられているＮＡＮＤ回路、たとえば
ＮＡＮＤ回路ＮＡや、ＮＡＮＤ回路１Ｄなどは、２入力
ではなく３入力以上の多入力とすることで、同一目的の
ＮＡＮＤ回路数を減少し、構成の簡略化をはかることが
できる。

【０１７２】これらのＮＡＮＤ回路はまた、遅延伝送路
となり得るＮＡＮＤ回路と同等な負荷を有する回路であ
ればどのようなものであってもよく、遅延対象となる情
報信号のデューティ劣化を容認する場合には不要であ
る。

【０１７３】なお、第１および第２の実施形態では、遅
延素子としてＮＡＮＤ回路を用いたが、ＸＯＲ（排他的
論理和）回路、ＮＯＲ（否定論理和）回路を用いても同
様な効果が期待できる。２入力のＸＯＲはそのまま前記
ＮＡＮＤ回路と置換して等価的ＮＯＴ回路として動作す
ることができ、２入力のＮＯＲ回路は制御入力端子に供
給する制御信号の極性を反転するだけで、前記ＮＡＮＤ
回路と置換して等価的ＮＯＴ回路して動作することがで
きる。

【０１７４】さらに、第１（および第２）の実施形態で
は、基本的に、情報信号ＩＳの遅延伝送路となるＮＡＮ
Ｄ回路の制御入力端子には「Ｈ」を供給し、遅延伝送路
とならないＮＡＮＤ回路の制御入力端子には「Ｌ」を供
給している。

【０１７５】しかしながらたとえば、図２の定常状態に
おいて、１つの制御入力端子ｔａｐ３Ａを「Ｌ」とした
ことで、情報信号ＩＳの極性「Ｈ」、「Ｌ」が反転して
も、ＮＡＮＤ回路３Ａの出力端子は「Ｈ」に固定される
（情報信号ＩＳの極性が反転しても変わらない）のであ
るから、ＮＡＮＤ回路３Ａの後段のＡ行およびＢ行のＮ
ＡＮＤ回路の制御入力端子に供給するのは、必ずしも
「Ｌ」である必要はない。

【０１７６】たとえば、ＮＡＮＤ回路３Ａの後段のＡ行
およびＢ行のＮＡＮＤ回路の制御入力端子ｔａｐ４Ａ〜
ｔａｐ（Ｎ−１）Ａ、およびｔａｐ４Ｂ〜ＮＢのすべて
に「Ｈ」を供給してもよく、「Ｈ」と「Ｌ」が空間的に
混在するように供給してもよい。

【０１７７】要するに可変遅延回路１０の動作上必要な
ことは、ＮＡＮＤ回路１Ｂ、２Ｂ、３Ａの制御入力端子
には「Ｌ」を供給するとともに、ＮＡＮＤ回路１Ａ、２
Ａ、３Ｂ、および４Ｂの制御入力端子には「Ｈ」を供給
することである。その他の制御入力端子ｔａｐは「Ｈ」
固定でも「Ｌ」固定でもかまわない。

【０１７８】しかしながら、たとえばＴＴＬの場合、Ｎ
ＡＮＤ回路の内部において、各入力端子にはダイオード
が逆方向、直列に接続されている回路構成なので、その
入力端子は「Ｈ」固定としたほうが電力消費が低減でき
る。この電力消費は、上述したスイッチングにともなう
ものとは異なり、静的なものである。同じ理由で、ＴＴ
Ｌの場合は、上記ＮＡＮＤ回路ＮＡなどの入力端子もプ
ルアップしたほうがよい。

【０１７９】また、第３の実施形態の場合、送受信され
る信号の符号形式として、たとえばマンチェスタ符号や
ＣＭＩ（Code Mark Inversion）符号など、同一極性
の連続が短い符号を用いるようにすると、位相判定回路
の判定動作が安定的に高頻度で行われるようになり、信
頼性の向上が期待できる。

【０１８０】さらに第３の実施形態では、ビット同期を
とるために、情報信号を１ビットずつフリップフロップ
で記憶し、ビット単位で比較するようにしたが、複数ビ
ットを記憶し複数ビット単位でビットパターンを比較す
ることにより位相判定を行うようにしてもよい。これに
より同一極性のビットが連続する場合でも、位相判定を
行うことが可能になる。

【０１８１】また、第３の実施形態では、遅延のための
制御信号の出力タイミングを１クロックＣＫ分ずらす構
成としたが、これは情報信号ＩＳの位相変動（ワンダ、
ジッタなど）に対して十分に短い時間であれば、１クロ
ック以上でもよく、１クロック未満でもよい。

【０１８２】さらに第３の実施形態はビット位相同期回
路にかかるものであったが、ビット位相同期回路は可変
遅延回路１０、５０の適用の一例であって、その他の回
路、たとえば遅延対象がクロック信号であるクロック位
相調整回路、データ位相調整回路などＤＬＬ（Digital
−Locked−Loop）構成を使用する回路一般に広く適用で
きるほか、ＤＬＬ以外の構成で入力信号を遅延する場合
にも広く適用できる。

【０１８３】また、第１〜第３の実施形態において、情
報信号ＩＳの遅延時間の合計は、ＮＡＮＤ回路数にし
て、２，４，６，…，２Ｎと２個単位（すなわち２×Ｄ
Ｔ単位）で変更されたが、４，８，１２，…などと、４
個単位で変更したり、６個単位で変更することなども可
能である。

【０１８４】この場合にも短い遅延伝送路、標準の遅延
伝送路、長い遅延伝送路の３通りの伝送路を設定するな
ら、Ｎの値は上述した３ではなく、４個単位のケースで
はＮ＝６、６個単位のケースではＮ＝９などと大きくな
る。

【０１８５】また、第２の実施形態では、ＬＳＩなどの
集積回路を前提として、ＮＡＮＤ回路のファンアウト数
を２に統一するものとしたが、たとえばディスクリート
で可変遅延回路１０を構成するような場合には、もとも
と素子間にバラツキがあり、したがってＮＡＮＤ回路間
の特性にもバラツキが存在するのであるから、上記のよ
うなファンアウト数の統一は、ファンアウト数を１から
２に増加することによる消費電力の増加という不利益を
考えると、行わないほうがよい。

【０１８６】さらに、以上の説明では、ハードウエア的
な遅延回路を用いて説明したが、同等な動作を行うソフ
トウエアを用いるようにしてもよい。

【０１８７】すなわち、本発明は、直列に接続した複数
の論理ゲートを用いて情報信号の伝搬遅延時間を変更す
る伝搬遅延方法及び装置について、広く適用することが
可能である。

【０１８８】また本発明は、受信した情報信号の位相を
ディジタル位相同期ループを用いて受信側のシステムク
ロックに同期させる位相同期回路について、広く適用す
ることができる。

【０１８９】

【発明の効果】以上に説明したように、本発明の伝搬遅
延方法及び装置、並びに位相同期回路によれば、遅延す
る情報信号の伝搬遅延時間の変更にあたって必要とされ
る電力消費量を低減することができる。

【図面の簡単な説明】

【図１】第１の実施形態に係る可変遅延回路の構成を示
す概略図である。

【図２】第１の実施形態に係る可変遅延回路の動作を示
す説明図である。

【図３】第１の実施形態に係る可変遅延回路の動作を示
す説明図である。

【図４】第１の実施形態に係る可変遅延回路の動作を示
す説明図である。

【図５】第３の実施形態に係るビット位相同期回路の構
成を示す概略図である。

【図６】第３の実施形態に係るビット位相同期回路の動
作を示すタイムチャートである。

【図７】第３の実施形態に係るビット位相同期回路で使
用され得る遅延制御回路の詳細構成を示す概略図であ
る。

【図８】第２の実施形態に係る可変遅延回路の構成を示
す概略図である。

【符号の説明】

１Ａ〜ＮＡ、１Ｂ〜ＮＢ、１Ｃ〜ＮＣ、１Ｄ〜（Ｎ−
１）Ｄ（ＮＤ）…ＮＡＮＤ回路、１０、５０…可変遅延
回路、３０…ビット位相同期回路、３１…遅延制御回
路、３２，３３…固定遅延回路、３７…位相判定回路、
ＩＳ…情報信号、ＤＩ…遅延情報信号、ｔａｐ１Ａ〜Ｎ
Ａ、１Ｂ〜ＮＢ、１Ｃ〜ＮＣ、１Ｄ〜（Ｎ−１）Ｄ（Ｎ
Ｄ）…制御入力端子。

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 直列に接続した複数の論理ゲートを用い
   て情報信号の伝搬遅延時間を変更する伝搬遅延方法にお
   いて、情報入力端子と制御入力端子を持つ論理ゲートを複数備
   え、各論理ゲートの出力端子を次段の論理ゲートの情報
   入力端子に接続する構成を繰り返すことで、 情報信号を
   伝送するゲート組合せ回路を構成しておき、 前記複数の論理ゲートの制御入力端子に供給する制御信
   号のパターンを変更することにより、開放した論理ゲー
   トに沿って前記情報信号の伝送経路を設定し、伝搬遅延
   時間を変更することを特徴とする伝搬遅延方法。
2. 【請求項２】 請求項１の伝搬遅延方法において、 前記ゲート組合せ回路は、前記情報信号を入力するため
   の入力端子と出力するための出力端子を１つずつ備え、 前記論理ゲートは、一方の入力端子を情報入力端子と
   し、他方の入力端子を制御入力端子とした否定論理積ゲ
   ートで、 初段の論理積ゲートの情報入力端子には、当該ゲート組
   合せ回路の前記入力端子を接続し、 各論理積ゲートの出力端子は、次段の２つの論理積ゲー
   トの情報入力端子に接続し、 さらに、最後段の論理積ゲートの出力端子は、当該ゲー
   ト組合せ回路の前記出力端子に接続しておき、 前記論理積ゲートの制御入力端子に供給する制御信号に
   よって、開放する偶数個の論理積ゲートを設定し、 当該ゲート組合せ回路の入力端子に供給される情報信号
   は、これら偶数個の論理積ゲートを順次に通過して、ゲ
   ート組合せ回路の出力端子から送出されることを特徴と
   する伝搬遅延方法。
3. 【請求項３】 請求項２の伝搬遅延方法において、 前記論理積ゲートを否定論理和ゲートで置換して、前記
   制御信号として極性を反転した信号を使用するか、 あるいは、前記論理積ゲートを排他的論理和ゲートで置
   換することを特徴とする伝搬遅延方法。
4. 【請求項４】 情報入力端子と制御入力端子を持つ遅延
   素子をＮ段（Ｎは正の整数）縦列接続した入力側の遅延
   回路と、情報入力端子と制御入力端子を持つ 遅延素子をＮ段縦列
   接続した出力側の遅延回路と、 前記入力側遅延回路の１段目の遅延素子の情報入力端子
   に接続された入力端子と、 前記出力側遅延回路のＮ段目の遅延素子の出力端子に接
   続された出力端子と、 前記入力側遅延回路の１段目の遅延素子の出力端子と前
   記出力側遅延回路のＮ段目の遅延素子の制御入力端子と
   の間に接続された第１の経路選択回路と、 前記入力側遅延回路の２段目の遅延素子の出力端子と前
   記出力側遅延回路のＮ−１段目の遅延素子の制御入力端
   子との間に接続された第２の経路選択回路と、 前記入力側遅延回路のＮ段目の遅延素子の出力端子と前
   記出力側遅延回路の１段目の遅延素子の制御入力端子と
   の間に接続された第Ｎの経路選択回路とを備え、 前記Ｎ個の選択回路のうちの一つを選択的に導通状態と
   することを特徴とする伝搬遅延装置。
5. 【請求項５】 直列に接続した複数の論理ゲートを用い
   て情報信号の伝搬遅延時間を変更する伝搬遅延装置にお
   いて、情報入力端子と制御入力端子を持つ論理ゲートを複数備
   え、各論理ゲートの出力端子を次段の論理ゲートの情報
   入力端子に接続する構成を繰り返すことで、 情報信号を
   伝送するゲート組合せ回路を構成しておき、 前記複数の論理ゲートの制御入力端子に供給する制御信
   号のパターンを変更することにより、開放した論理ゲー
   トに沿って前記情報信号の伝送経路を設定し、伝搬遅延
   時間を変更することを特徴とする伝搬遅延装置。
6. 【請求項６】 請求項５の伝搬遅延装置において、 前記論理ゲートは、一方の入力端子を情報入力端子と
   し、他方の入力端子を制御入力端子とした否定論理積ゲ
   ートで、 前記ゲート組合せ回路は、前記情報信号を入力するため
   の入力端子と出力するための出力端子を１つずつ備え、 さらに、当該ゲート組合せ回路は少なくとも、 当該ゲート組合せ回路の前記入力端子を情報入力端子に
   接続している初段の否定論理積ゲートと、 当該ゲート組合せ回路の前記出力端子を出力端子に接続
   している最後段の否定論理積ゲートとを備え、 当該ゲート組合せ回路内部の各否定論理積ゲートの出力
   端子は、次段の２つの否定論理積ゲートの情報入力端子
   に接続しておき、 前記否定論理積ゲートの制御入力端子に供給する制御信
   号によって、開放する偶数個の否定論理積ゲートを設定
   し、 当該ゲート組合せ回路の入力端子に供給される情報信号
   は、これら偶数個の否定論理積ゲートを順次に通過し
   て、ゲート組合せ回路の出力端子から送出されることを
   特徴とする伝搬遅延装置。
7. 【請求項７】 請求項６の伝搬遅延装置において、 前記否定論理積ゲートを否定論理和ゲートで置換して、
   前記制御信号として極性を反転した信号を使用すること
   を特徴とする伝搬遅延装置。
8. 【請求項８】 請求項６の伝搬遅延装置において、 前記否定論理積ゲートを排他的論理和ゲートで置換する
   ことを特徴とする伝搬遅延装置。
9. 【請求項９】 受信した情報信号の位相を、ディジタル
   位相同期ループを用いて受信側のシステムクロックに同
   期させる位相同期回路において、 請求項４〜８のいずれかの伝搬遅延装置と、 この伝搬遅延装置で遅延され出力された情報信号である
   遅延情報信号を、素子ごとに異なる遅延時間でさらに遅
   延する１又は複数の付加遅延素子と、 当該遅延情報信号の時間幅方向の所定単位ごとに、各遅
   延時間の遅延情報信号の状態を同時に記憶する複数の記
   憶素子と、 これら複数の記憶素子の記憶内容を比較することで、当
   該遅延情報信号の位相と前記システムクロックの位相の
   時間的関係を判定し、これを判定結果として出力する位
   相判定手段と、 当該判定結果に応じて前記制御信号のパターンを変更
   し、前記情報信号の伝搬遅延時間を変更する遅延制御手
   段と、 前記の１又は複数の付加遅延素子のうち、所定の１つの
   付加遅延素子の出力を前記システムクロックに同期した
   同期情報信号として後段へ送出する出力手段とを備える
   ことを特徴とする位相同期回路。