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JP3859624B2 - 遅延回路と遅延同期ループ装置 - Google Patents
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JP3859624B2 - 遅延回路と遅延同期ループ装置 - Google Patents

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Description

本発明は、遅延回路に関し、遅延同期ループ（ＤＬＬ）に適用して好適な遅延回路に関する。
図２１は、従来のＤＤＲＩＩ／Ｉ−ＳＤＲＡＭ（Double Data Rate II/I-Synchronous DRAM）等に用いられるＤＬＬ（Delay Lock Loop;遅延同期ループ）の構成の一例を模式的に示す図である。図２１を参照すると、位相検知器（Ｐ／Ｄ：Phase Detector、位相比較器ともいう）１２とカウンタ１３とからなる制御回路と、遅延時間が可変とされた粗調整遅延回路（Coarse Delay Line：ＣＤＬ）１０を１組ずつ備えて構成されている。相補のクロック信号ＣＬＫ、ＣＬＫＢを入力とするレシーバ１１の出力は、粗調整遅延回路（ＣＤＬ）１０に入力され粗調整遅延回路（ＣＤＬ）１０の出力対Ｏ０とＥ０は、位相インタポレータよりなる微調整遅延回路（Fine Delay Line:ＦＤＬ）１５に入力されて位相調整される。微調整遅延回路（ＦＤＬ）１５から出力されるクロック信号ＣＬＫ＿０の立ち上がりエッジと立ち下がりエッジのそれぞれに同期して、図示されない出力データを並列に入力とするマルチプレクサ１７で選択された出力データがデータ端子ＤＱに出力される。なお、図２１では、符号１７は、クロック信号ＣＬＫ＿０に基づき、入力されるパラレルデータ（読み出しデータ）をシリアルデータに多重するマルチプレクサ（データマルチプレクサ）とデータ出力端子ＤＱからデータを出力する出力バッファとを１つで表している。ダミー回路１８は、ＤＬＬ回路の帰還路においてマルチプレクサ１７の遅延時間に相当する時間を遅延させるダミーマルチプレクサである。ダミー回路１８は、クロック信号ＣＬＫ＿０の立ち上がりエッジに基づき、立ち上がり、クロック信号ＣＬＫ＿０の立ち下がりエッジに基づき立ち下がる帰還クロック信号ＣＬＫ＿ＦＤＢを出力する。なお、位相検知器（Ｐ／Ｄ）１２の入力を内部信号Ｉ０とし、ダミー回路１８と位相検知器（Ｐ／Ｄ）１２との間に、入力バッファ１１と等価な遅延時間のダミーのバッファを備えた構成としてもよいし、ダミー回路１８で入力バッファ１１の遅延時間と等価な遅延量帰還クロック信号ＣＬＫ＿ＦＤＢを遅延させてもよい。
位相検知器（Ｐ／Ｄ）１２は、ダミー回路１８から出力される帰還クロック信号ＣＬＫ＿ＦＤＢと入力クロック信号ＣＬＫの位相（例えば立ち上がりエッジの位相）を比較し、位相検知器（Ｐ／Ｄ）１２からの比較結果（位相の進みＵＰ、位相の遅れＤＯＷＮ）を入力するカウンタ１３でカウントし、選択回路１４は、カウンタ１３でのカウント結果をデコードして、粗調整遅延回路（ＣＤＬ）１０における遅延時間を可変に設定するための制御信号を生成して出力する。なお、微調整遅延回路（ＦＤＬ）１５を構成する位相インタポレータは、入力Ｏ０、Ｅ０の位相差（遅延）を分割した位相で規定される位相（遅延）の出力信号を出力する。なお、本説明書では、位相インタポレータに入力される一対の信号を偶数（イーブン）（図２１のＥ０）、奇数（オッド）信号（図２１のＯ０）という表記を用いる。
このＤＬＬ回路では、入力クロック信号ＣＬＫから、データ出力ＤＱの伝搬時間を、クロックサイクル時間ｔＣＫの整数倍に同期させている。例えば図３（Ａ）に示すように、１クロック周期ｔＣＫが比較的に長い場合、１クロックサイクルで同期する（「１Ｔモード」という）。
一方、図３（Ｂ）に示すように、１クロック周期ｔＣＫが遅延回路の固有遅延（最小の遅延時間）を下回ると、２サイクルで同期する（「２Ｔモード」という）。
ＣＭＯＳ遅延回路を用いるＤＬＬ回路では、伝搬時間が短いほど、電源変動に対するタイミング変動、すなわちジッタが小さい。タイミング変動には、以下の関係式が成り立つ。
（タイミング変動）∝（伝搬時間）×（レベル変動）、かつ、
（レベル変動）∝（消費電流）
図２３は、図２１等に示したＤＬＬ回路に用いられる従来の粗調整遅延回路（ＣＤＬ）の構成の一例を示す図である。なお、図２３に示したＣＤＬについては例えば下記特許文献１が参照される。図２３を参照すると、インバータ列２０１、２０２、…２１７よりなる遅延回路列を有し、奇数段のインバータ２０１、２０３、２０５、…２１５の出力を入力とする第１〜第８のトライステートインバータ（トライステートインバータ）２２１〜２２８を有し、１段と３段目のトライステートインバータ２２１、２２３の出力が共通接続され、第９のトライステートインバータ２２９に入力され、２段と４段目のトライステートインバータ２２２、２２４の出力が共通接続され、第１０のトライステートインバータ２３０に入力され、５段と７段目のトライステートインバータ２２５、２２７の出力が共通接続され、第１１のトライステートインバータ２３１に入力され、６段と８段目のトライステートインバータ２２６、２２８の出力が共通接続され、第１２のトライステートインバータ２３２に入力され、第９と第１１のトライステートインバータ２２９、２３１の出力が共通接続されてインバータ２３３に入力され、第１０と第１２のトライステートインバータ２３０、２３２の出力が共通接続されてインバータ２３４に入力され、インバータ２３３、２３４からそれぞれイーブン出力とオッド出力Ｅ０、Ｏ０が出力される。第１１と第１２のトライステートインバータ２３１、２３２の出力制御端子は、ＯＲ回路２４３、２４４によるＲＦ＿４とＲＦ＿８、ＲＦ＿６とＲＦ＿１０の論理和演算結果が入力され、第９と第１０のトライステートインバータ２２９、２３０の出力制御端子は、ＯＲ回路２４１、２４２によるＲＦ＿１２とＲＦ＿１６、ＲＦ＿１４とＲＦ＿１８の論理和演算結果が入力される。
ところで、例えばＤＤＲ（Double Data Rate）−ＩＩ／Ｉの仕様は、データ出力ＤＱはクロック信号の両エッジに同期し、入力クロック信号ＣＬＫは４５〜５５％のデューティ（ｄｕｔｙ）比が許容されている。１Ｔモードと２Ｔモードの間の１．５クロックサイクルでの同期を可能とするには、ＤＬＬ回路等において、クロック信号ＣＬＫの立ち上がり（Ｒｉｓｅ）入力と立ち下がり（Ｆａｌｌ）入力の遅延時間を独立に設定する必要が生じる。しかしながら、図２１及び図２３に示した従来の粗調整遅延回路（ＣＤＬ）では、出力クロック信号の立ち上がりと立ち下がりを、入力クロック信号の立ち上がりと立ち下がりエッジからそれぞれ独立に設定することはできない。
出力クロック信号の立ち上がりと立ち下がりを、入力クロック信号の立ち上がりと立ち下がりエッジからそれぞれ独立に設定する遅延同期ループとして、例えば図２２に示すように、粗調整遅延回路（ＣＤＬ）として立ち上がりエッジ調整用の粗調整遅延回路（ＣＤＬ（Ｒ））１０１、立ち下がりエッジ調整用の粗調整遅延回路（ＣＤＬ（Ｆ））１０２の２組を用意し、制御回路も、位相検知器１２１、１２２、カウンタ１３１、１３２と２組設けられた構成が知られている。なお、図２２に示したように、立ち上がりエッジと立ち下がりエッジ用に１対の粗調整遅延回路（ＣＤＬ）を設ける構成については、下記特許文献２等の記載が参照される。
図２２において、立ち上がりエッジ調整用の粗調整遅延回路（ＣＤＬ（Ｒ））１０１、立ち下がりエッジ調整用の粗調整遅延回路（ＣＤＬ（Ｆ））１０２に対応して微調整遅延回路（ＦＤＬ）１５１、１５２の２つの出力を入力し１本の信号に多重するマルチプレクサ回路１６を備え、マルチプレクサ回路１６からの出力クロック信号ＣＬＫ＿０が、データマルチプレクサ１７に入力される。データマルチプレクサ１７は、クロック信号ＣＬＫ＿０の立ち上がりエッジと立ち下がりエッジに同期して、１クロックサイクルあたり２つのデータ（読み出しデータ）をデータ出力端子ＤＯから出力する。なお、図２２において、符号１７は、マルチプレクサと出力バッファ等のデータ出力経路を表している。
特開２００３−９１３３１号公報（第１図、第７図） 特開２００３−１０１４０９号公報（第２０図）
図２２に示した構成のＤＬＬ回路において、クロック信号ＣＬＫの立ち上がりと立ち下がりで異なる伝搬時間を生成するための遅延回路列として、２列の遅延回路列（ＣＤＬ）を必要としており、図２１の構成と比べ、占有面積が２倍近くなり、動作電流（消費電流）も２倍になる。
また、図２２に示した構成のＤＬＬ回路では、出力クロック信号ＣＬＫ＿０の立ち上がりと立ち下がりのタイミングは入力クロック信号ＣＬＫの立ち上がりと立ち下がりに基づいて決定されており、出力クロック信号の立ち上がりと立ち下がりのタイミングを入力クロック信号の立ち下がりと立ち上がりに基づいて規定するという機能を欠いている。
したがって、本発明の目的の１つは、立ち上がりと立ち下がりで異なる伝搬時間を生成する遅延回路を簡易な回路で構成可能とすることで、回路面積、消費電力の増大を抑止低減し、同期遅延ループ（ＤＬＬ）の低ジッタ・小面積化を実現する回路を提供することにある。
本発明の別の目的は、簡易な構成により、同期に要するクロックサイクルを可変に切替自在とした遅延同期ループ回路を提供することにある。
前記目的を達成する本発明の一つのアスペクトに係る遅延回路は、複数段の遅延単位を有する第１の遅延回路列と、複数段の遅延単位を有する第２の遅延回路列と、前記第１の遅延回路列の各段に対応して設けられ、それぞれに入力される制御信号に基づき、前記第１の遅延回路列の各段の出力の、対応する前記第２の遅延回路列への転送を制御する転送回路群と、を備え、前記第１の遅延回路列の各段の遅延単位は入力信号を反転出力し、前記第２の遅延回路列の各段の遅延単位は、該遅延単位に対応する前記転送回路の出力と、該遅延単位の前段の遅延単位の出力とを入力し、後段に出力信号を出力する論理回路を含む。
本発明においては、前記第１の遅延回路列の入力端に入力され前記第１の遅延回路列を伝搬する入力信号のエッジは、入力される制御信号で選択された転送回路を介して、前記第２の遅延回路列を構成する遅延単位のうち前記選択された転送回路に対応する遅延単位に入力され、前記遅延単位から前記第２の遅延回路列を出力方向に伝搬して前記第２の遅延回路列の出力端から出力され、前記第２の遅延回路列の出力端から出力信号のエッジは、対応する前記入力信号のエッジのタイミングから、前記選択された転送回路で伝搬経路が確定される、前記第１及び第２の遅延回路列回路の段数と前記転送回路の遅延時間で規定される分遅延されている。
本発明においては、前記第１の遅延回路列の奇数段の出力を入力とする１つの前記転送回路が対応する制御信号により選択され、前記第１の遅延回路列の偶数段の出力を入力とする１つの前記転送回路が対応する制御信号により選択され、前記第２の遅延回路列から出力される出力信号の立ち上がりと立ち下がりのタイミングは、前記第１の遅延回路列に入力される信号の立ち上がりと立ち下がりに対して、それぞれ、可変に設定される。
本発明の別のアスペクトに係る遅延回路は、複数段の遅延単位を有する遅延回路列と、入力された制御信号に基づきオン・オフ制御される第１のスイッチと、前記遅延回路列の遅延単位のうち、前記制御信号に対応する段数の遅延単位の出力に接続され、前記遅延回路列に入力され伝搬する入力信号の立ち上がり又は立ち下がりの一方の遷移エッジが、前記選択制御信号に対応する段数を通過した時点でオンし、オン状態の前記第１のスイッチを介して、共通ノードを一の論理値から他の論理値に遷移させる第２のスイッチと、を少なくとも含み、前記共通ノードに接続され、前記共通ノードの前記遷移を受けて、立ち上がり又は立ち下がりの信号を生成する信号生成回路と、前記遅延回路列に入力される入力信号を受け、前記入力信号の立ち上がり又は立ち下がりの他方の遷移で、前記共通ノードを前記一の論理値に設定する制御回路と、を備えている。本発明においては、前記遅延回路列における互いに異なる段の複数の遅延単位の出力にそれぞれ接続されオン・オフ制御される複数の前記第２のスイッチの一端が、前記共通ノードに共通に接続され、複数の前記第２のスイッチの各スイッチの他端と電源間に、前記制御信号を入力し、オン・オフ制御される前記第１のスイッチがそれぞれ設けられている。
本発明においては、前記遅延回路列の遅延単位を反転回路で構成し、奇数段のそれぞれの遅延単位の出力にそれぞれ接続される前記第２のスイッチと、前記第２のスイッチに対応する前記第１のスイッチとからなる直列回路を、奇数段用に設けられた第１の共通ノードに接続し、偶数段のそれぞれの遅延単位の出力にそれぞれ接続される前記第２のスイッチと、前記第２のスイッチに対応する前記第１のスイッチとからなる直列回路を、偶数段用に設けられた第２の共通ノードに接続し、前記第１及び第２の共通ノードに対してそれぞれ前記信号生成回路を備え、出力の立ち上がりと立ち下がりの、入力の立ち上がりと立ち下がりからの遅延を、それぞれ可変とした構成としてもよい。
本発明の別のアスペクトに係る遅延同期ループ（ＤＬＬ）装置は、入力信号を入力し入力信号の立ち上がり及び立ち下がりのタイミングを可変に遅延させて出力する可変遅延回路と、前記可変遅延回路で遅延された信号の立ち上がりと立ち下がりでパルス幅が規定される出力信号を出力する多重化回路と、前記入力信号の立ち上がり及び立ち下がりと前記出力信号の立ち上がりと立ち下がりの位相を比較し、前記位相比較結果に基づき、可変遅延回路の遅延時間を可変に制御する制御回路と、を備え、前記多重化回路は、入力されるモード判定信号に基づき、前記可変遅延回路から出力される信号の立ち上がりと立ち下がりに基づき前記出力信号の立ち上がりと立ち下がりのタイミングを決定するか、前記可変遅延回路から出力される信号の立ち下がりと立ち上がりに基づき前記出力信号の立ち上がりと立ち下がりのタイミングを決定するか、切替制御する回路を備え、前記制御回路は、前記モード判定信号に基づき、前記入力信号の立ち上がりと前記出力信号の立ち上がり、前記入力信号の立ち下がりと前記出力信号の立ち下がりの位相比較結果に基づき、前記可変遅延回路における出力信号の立ち上がりのタイミングと立ち下がりのタイミングをそれぞれ可変させるか、前記入力信号の立ち上がりと前記出力信号の立ち上がり、前記入力信号の立ち下がりと前記出力信号の立ち下がりの位相比較結果に基づき、前記可変遅延回路における出力信号の立ち下がりのタイミングと立ち上がりのタイミングをそれぞれ可変させる。
本発明に係る遅延同期ループ装置は、前記入力クロック信号の立ち上がりと内部クロック信号の立ち上がりの位相を比較する第１の位相検知器と、前記入力ロック信号の立ち下がりと前記内部クロック信号の立ち下がりの位相を比較する第２の位相比検知器と、前記第１及び第２の位相検知器での位相比較結果により、遅延が可変される第１及び第２の可変遅延回路と、を備え、前記第１及び第２の可変遅延回路からの出力を多重して得られる前記内部クロック信号の立ち上がりと立ち下がりがそれぞれ独立に調整自在とされ、クロック周期と初期遅延量を比較判定するモード判定回路と、前記モード判定回路でのモード判定結果にに基づき、前記第１及び第２の位相検知器の位相比較結果を、前記第１及び第２の可変遅延回路のいずれの制御に用いるか選択する第１の選択回路と、前記第１及び第２の可変遅延回路から出力される信号を多重して前記内部クロック信号を生成するにあたり、前記モード判定結果に基づき、前記第１及び第２の可変遅延回路からそれぞれ出力される信号の立ち上がりと立ち下がりを、前記内部クロック信号の立ち上がりと立ち下がりのいずれに用いるか切り替える第２の選択回路と、を備えている。
本発明に係る遅延同期ループ装置は、入力クロック信号に同期した内部クロック信号を生成する遅延同期ループ装置において、前記入力クロック信号の立ち上がりと内部クロック信号の立ち上がりの位相を比較する第１の位相検知器と、前記入力ロック信号の立ち下がりと前記内部クロック信号の立ち下がりの位相を比較する第２の位相比検知器と、前記第１及び第２の位相検知器での位相比較結果により、遅延が可変される第１及び第２の可変遅延回路と、前記第１及び第２の可変遅延回路からの出力を多重して得られる前記内部クロック信号の立ち上がりと立ち下がりがそれぞれ独立に調整自在とされ、クロック周期と初期遅延量を比較判定するモード判定回路と、を備え、前記第１の位相検知器が、前記モード判定結果により、前記内部クロック信号の立ち上がりと前記入力クロック信号の立ち下がりの位相と比較するよう変更する手段を備え、前記第２の位相比較回路が。前記モード判定結果により、前記内部クロック信号の立ち下がりと前記基準クロック信号の立ち上がりの位相とを比較するよう変更する手段を備え、前記モード判定結果により、前記内部クロックの位相を反転する手段を備えた構成としてもよい。
本発明に係る遅延同期ループ装置において、第１、第２の位相検知器のうちの少なくとも１つを、前記内部クロック信号のデューティ比を検出する回路で構成してもよい。あるいは、前記内部クロック信号のデューティ比を検出する回路と、前記モード判定結果と、入力されるデューティ比検出イネーブル信号とにより制御され、前記第１、第２位相検知回路および前記デューティ比検出回路による判定結果を、前記第１及び第２の可変遅延回路のいずれの制御に用いるかを選択するセレクタ回路と、を備えた構成としてもよい。
かかる本発明によれば、例えばＤＤＲＩＩ／Ｉ−ＳＤＲＡＭ等の高速同期式半導体記憶装置の開発において、低ジッタ・小面積化を実現可能としている。
また本発明によれば、高速同期式半導体記憶装置において、例えば１Ｔモードと１．５Ｔモードの切替を可能とし、簡易な構成により、動作周波数にしたがって最適な同期モードを実現することができる。
本発明を実施するための最良の形態について説明する。本発明は、入力された信号の立ち上がり（Ｒｉｓｅ）エッジと、立ち下がり（Ｆａｌｌ）エッジの伝搬パスを独立に選択することで、デューティ比（ｄｕｔｙ ｒａｔｉｏ）を可変とした遅延回路列を備えている。この遅延回路列により、例えばｘ．５ＴモードのＤＬＬを実現できる（ｘが１のとき１．５Ｔモード）。
すなわち、図３（Ｃ）に示すように、クロック信号の立ち上がりエッジ（ＣＬＫ↑）からの遅延によるデータ出力ＤＱを、クロック信号の立ち下がり（ＣＬＫ↓）に同期させ（「Ｒｉｓｅ伝搬」参照）、クロック信号の立ち下がりエッジ（ＣＬＫ↓）からのデータ出力ＤＱの遅延は、クロック信号の立ち上がり（ＣＬＫ↑）に同期させる（「Ｆａｌｌ伝搬」参照）というモード（「１．５Ｔモード」）を設定できると、（最大の）伝搬時間を短くすることができる。このため、ジッタを低減できる。
より詳細には、本発明に係る遅延回路を実施するための好適な一形態は、複数段の遅延単位（インバータ１０１、１０２、１０３…、１１０、…）を有する第１の遅延回路列と、複数段の遅延単位（ＮＡＮＤ１１１、１１２、１１３、…１２１、…）を有する第２の遅延回路列と、第１の遅延回路列の各段に対応して設けられ、それぞれに入力される制御信号に基づき、前記第１の遅延回路列の各段の出力遅延単位の出力（Ｉ１、Ｉ２、Ｉ３、…）を、対応する前記第２の遅延回路列の段へ転送するか否かを制御する転送回路群（１３１、１３２、１３３、…、１４１、…）を備えている。第２の遅延回路列の各段の遅延単位（１１１、１１２、１１３、…）は、該遅延単位に対応する転送回路（１３１、１３２、１３３…）の出力と、該遅延単位の前段の遅延単位（１１２、１１３、１１４、１１５、…）の出力（Ｏ１、Ｏ２、Ｏ３、Ｏ４…）とを入力し、後段の遅延単位又は出力端（Ｏ０）に出力信号を出力する。第１の遅延回路列（インバータ）の偶数段の出力（Ｉ０、Ｉ２、Ｉ４、Ｉ６）を入力とする転送回路（１３１、１３３、１３５、１３７、…）のうち一つの転送回路は、該転送回路に対応する制御信号（Ｒ＿２、Ｒ＿６、Ｒ＿１０…）により選択され、第１の遅延回路列の奇数段の出力（Ｉ１、Ｉ３、Ｉ５、Ｉ７、…）を入力とする転送回路（１３２、１３４、１３６、１３８、…）のうち一つの転送回路は、該転送回路に対応する制御信号（Ｆ＿４、Ｆ＿８、Ｆ＿１２…）により選択され、第２の遅延回路列から出力される出力信号Ｏ１の立ち上がりと立ち下がりのタイミングは、前記第１の遅延回路列に入力される信号Ｉ０の立ち上がりと立ち下がりに対して、それぞれ、可変に設定される。偶数段、奇数段の転送回路にそれぞれ供給される制御信号群の符号、好ましくは、サーモメータ符号よりなる。
本発明は別の形態において、複数段の遅延単位（例えば図７の１１１〜１１５）を有する遅延回路列と、選択制御信号を入力し、オン・オフ制御される第１のスイッチ（例えば図７のＮ１２）と、前記遅延回路列の遅延単位のうち前記選択制御信号に対応する段数の遅延単位の出力に接続され、前記遅延回路列に入力され伝搬する入力信号の立ち上がり又は立ち下がりの一方のエッジが、前記選択制御信号に対応する段数を通過した時点でオンし、共通ノード（例えば図７のＭＦＥ１１）を第１の論理値に設定する第２のスイッチ（例えば図７のＮ１１）とを少なくとも含み、共通ノードの第１の論理値から第２の論理値への遷移を受けて、立ち上がり又は立ち下がりの信号を生成する信号生成回路（例えば図７のトランジスタＰ２１、Ｐ２２、インバータＩＮＶ７）と、遅延回路列に入力される入力信号を受け前記入力信号の立ち上がり又は立ち下がりの他方のエッジで前記共通ノードをもとの第１の論理値に設定する制御回路（図７の例えばＡＮＤ２、インバータＩＮＶ８、トランジスタＰ２５）を備えている。本実施の形態において、遅延回路列の互いに異なる段数の複数の遅延単位の出力（例えば図７のＩ１、Ｉ５）にそれぞれ接続された第２のスイッチ群(例えば図７のＮ１１、Ｎ５１)の一端が共通ノード（例えば図７のＭＦＥ１１）に共通に接続され、前記第２のスイッチ群の他端と、第２の論理値に対応する電源間に、選択制御信号を入力し、オン・オフ制御される第１のスイッチ群（例えば図７のＮ１２、Ｎ５２）が設けられている。本実施の形態において、遅延回路列の遅延単位を反転回路（インバータ）で構成し、奇数段の遅延単位の出力に対して、第２のスイッチ群と第１のスイッチ群を、奇数段用の共通ノード（ＭＦＥ１１、ＭＦＯ１１）に共通に接続し、偶数段の遅延単位の出力に対して、第２のスイッチ群と第１のスイッチ群を、偶数段用の共通ノード（ＭＲＥ１１、ＭＲＯ１１）に共通に接続し、出力の立ち上がりと立ち下がりのタイミングを入力の立ち上がりと立ち下がりのタイミングからの遅延を可変とする構成としてもよい。
本発明に係る遅延同期ループ（ＤＬＬ）装置の好適な一形態は、図８を参照すると、入力信号を入力し入力信号の立ち上がり及び立ち下がりのタイミングを可変に遅延させて出力する可変遅延回路（１０）と、前記可変遅延回路で遅延された信号の立ち上がりと立ち下がりでパルス幅が規定される出力信号を出力する多重化回路（９２）と、前記入力信号の立ち上がり及び立ち下がりと前記出力信号の立ち上がりと立ち下がりの位相を比較し、前記位相比較結果に基づき、可変遅延回路の遅延時間を可変に制御する制御回路（１２、１３）と、を備え、多重化回路（９２）は、入力されるモード判定信号に基づき、前記可変遅延回路から出力される信号の立ち上がりと立ち下がりに基づき前記出力信号の立ち上がりと立ち下がりのタイミングを決定するか、前記可変遅延回路から出力される信号の立ち下がりと立ち上がりに基づき前記出力信号の立ち上がりと立ち下がりのタイミングを決定するか、切替制御する回路を備え、前記制御回路は、モード判定信号に基づき、入力信号ＣＬＫの立ち上がりと出力信号ＣＬＫ＿ＦＤＢの立ち上がり、前記入力信号の立ち下がりと前記出力信号の立ち下がりの位相比較結果に基づき、可変遅延回路（１０）における出力信号の立ち上がりのタイミングと立ち下がりのタイミングをそれぞれ可変させるか、あるいは、前記入力信号の立ち上がりと前記出力信号の立ち上がり、前記入力信号の立ち下がりと前記出力信号の立ち下がりの位相比較結果に基づき、前記可変遅延回路における出力信号の立ち下がりのタイミングと立ち上がりのタイミングをそれぞれ可変させる。
本形態においては、好ましくは、位相検知器から出力される位相比較結果に基づき、動作モードを判定し、モード判定信号の値を確定して出力するモード判定回路（９１）を備えている。
本発明の別の形態においては、図１４に示すように、ＤＬＬにおける帰還クロック信号ＣＬＫ＿ＦＤＢのデューティ比を検出しデューティ比検出信号を出力するデューティ比検出回路（９３）を備え、多重化回路（９２）は、動作モードを制御するモード判定信号Ｍ＿ＳＥＬに基づき、可変遅延回路（１０）から出力される信号の立ち上がりと立ち下がりに基づき前記出力信号の立ち上がりと立ち下がりのタイミングを決定するか、あるいは、前記可変遅延回路から出力される信号の立ち下がりと立ち上がりに基づき前記出力信号の立ち上がりと立ち下がりのタイミングを決定するか、を切替制御する。また制御回路は、第１の位相検知器（１２１）における入力クロック信号ＣＬＫの立ち上がりと帰還クロック信号ＣＬＫ＿ＦＤＢの立ち上がりの第１の位相比較結果ＰＤ＿Ｒ０と、第２の位相検知器（１２２）における入力クロック信号ＣＬＫの立ち下がりと帰還クロック信号ＣＬＫ＿ＦＤＢの立ち下がりの第２の位相比較結果ＰＤ＿Ｆ０と、デューティ比検出信号ＰＤ＿ＤＣＣのうち、デューティ比検出イネーブル信号ＤＣＣｅｎとモード判定信号Ｍ＿ＳＥＬに基づき２つを選択出力するセレクタ回路（９０ａ）を備え、選択された２つの信号に基づき、前記可変遅延回路（１０）における出力信号の立ち上がりのタイミングと立ち下がりタイミングの遅延量をそれぞれ可変させる構成としてもよい。セレクタ回路（９０ａ）は、制御信号ＤＣＣｅｎが非活性状態のときは、モード判定信号Ｍ＿ＳＥＬに基づき、第１の位相比較結果ＰＤ＿Ｒ０と第２の位相比較結果ＰＤ＿Ｆ０にしたがって前記可変遅延回路（１０）における出力信号の立ち上がりのタイミングと立ち下がりタイミングの遅延量をそれぞれ可変させるか、第２の位相比較結果と第１の位相比較結果にしたがって前記可変遅延回路（１０）における出力信号の立ち上がりのタイミングと立ち下がりタイミングの遅延量をそれぞれ可変させる。セレクタ回路（９０ａ）は、制御信号ＤＣＣｅｎが活性状態のときは、モード判定信号Ｍ＿ＳＥＬに基づき、第１の位相比較結果ＰＤ＿Ｒ０とＰＤ＿ＤＣＣにしたがって前記可変遅延回路（１０）における出力信号の立ち上がりのタイミングと立ち下がりタイミングの遅延量をそれぞれ可変させるか、ＰＤ＿ＤＣＣとＰＤ＿Ｒ０にしたがって可変遅延回路（１０）における出力信号の立ち上がりのタイミングと立ち下がりタイミングの遅延量をそれぞれ可変させる。
本発明の別の形態においては、図１８を参照すると、遅延時間が可変とされ、入力クロック信号の立ち上がりを遅延させた信号を出力する第１の遅延回路（１０１）と、遅延時間が可変とされ、入力クロック信号の立ち下がりを遅延させた信号を出力する第２の遅延回路（１０２）と、第１の遅延回路（１０１）から出力される信号を入力し位相を微調整した信号を出力する第３の遅延回路（１５１）と、第２の遅延回路（１０２）から出力される信号を入力し位相を微調整した信号を出力する第４の遅延回路（１５２）と、第３の遅延回路の出力信号と第４の遅延回路の出力信号とを入力して多重化し１本の出力クロック信号を出力するにあたり、入力されたモード判定信号Ｍ＿ＳＥＬにしたがって、入力クロック信号ＣＬＫの立ち上がりと立ち下がりに基づきそれぞれ立ち上がりと立ち下がりのタイミングが規定される出力クロック信号ＣＬＫ＿０を出力するか、入力クロック信号の立ち上がりと立ち下がりに基づきそれぞれ立ち下がりと立ち上がりのタイミングが規定される出力クロック信号ＣＬＫ＿０を出力する多重化回路（９２）と、出力クロック信号ＣＬＫ＿０の遷移に基づき、前記出力クロック信号と位相が同相及び逆相の帰還クロック信号を生成し、モード判定信号に基づき、一方を帰還クロック信号ＣＬＫ＿ＦＤＢとして選択出力する遅延調整用のダミー回路（９５）と、入力クロック信号ＣＬＫと帰還クロック信号ＣＬＫ＿ＦＤＢの立ち上がりエッジの位相を比較し、正転及び反転の位相比較結果を出力し、モード判定信号に基づき、正転及び反転の位相比較結果の一方を第１の位相比較結果ＰＤ＿Ｒ０として出力する第１の位相検知器（９４１）と、前記入力クロック信号と前記帰還クロック信号の立ち下がりエッジの位相を比較し、正転及び反転の位相比較結果を出力し、モード判定信号に基づき、正転及び反転の位相比較結果の一方を第２の位相比較結果ＰＤ＿Ｆ０として出力する第１の位相検知器（９４２）と、第１の位相比較結果を計数する第１のカウンタ（１３１）と、前記第１の位相比較結果を計数する第２のカウンタ（１３２）と、前記第１のカウンタでのカウント出力に基づき、前記第１の遅延回路における立ち上がりのタイミングを調整するための制御信号を出力する第１の選択回路（１４１）と、前記第２のカウンタでのカウント出力に基づき、前記第１の遅延回路における立ち下がりのタイミングを調整するための制御信号を出力する第２の選択回路（１４２）と、を備えている。
以下、本発明の遅延回路の実施例、及びＤＬＬ回路の実施例に即して詳細に説明する。
図１は、本発明の一実施例の遅延回路列の構成を示す図である。図１において、Ｉ０は入力、Ｏ０は出力、Ｒ＿２、Ｒ＿６、Ｒ＿１０、Ｒ＿１４、Ｒ＿１８は立ち上がり制御信号、Ｆ＿４、Ｆ＿８、Ｆ＿１２、Ｆ＿１６、Ｆ＿２０は立ち下がり制御信号である。図１を参照すると、本実施例の遅延回路は、複数段縦続接続されたインバータ１０１、１０２、…、１１０から成る第１の遅延回路列と、複数段縦続接続されたＮＡＮＤ回路１１１、１１２、１１３、…、１２１からなる第２の遅延回路列と、複数のＮＡＮＤ回路１３１〜１４１からなる転送回路群を備えている。
転送回路群のうち、ＮＡＮＤ回路１３１、１３３、１３５、１３７、…は、第１の遅延回路列の偶数段の入力Ｉ０、Ｉ２、Ｉ４、Ｉ６、…にそれぞれ第１の入力端が接続され、立ち上がり制御信号Ｒ＿２、Ｒ＿６、Ｒ＿１０、Ｒ＿１４、…にそれぞれ第２の入力端が接続され、出力端が、第２の遅延回路列のＮＡＮＤ回路１１１、１１３、１１５、１１７、…の第１の入力端にそれぞれ接続されている。第２の遅延回路列のＮＡＮＤ回路１１１、１１３、１１５、１１７、…の第２の入力端は、それぞれ前段のＮＡＮＤ回路１１２、１１４、１１６、１１８、…の出力Ｏ１、Ｏ３、Ｏ５、Ｏ７、…に接続されている。
またＮＡＮＤ回路１３２、１３４、１３６、１３８、…は、第１の遅延回路列の奇数段の出力Ｉ１、Ｉ３、Ｉ５、Ｉ７、…にそれぞれ第１の入力端が接続され、立ち下がり制御信号Ｆ＿４、Ｆ＿８、Ｆ＿１２、Ｆ＿１６、…にそれぞれ第２の入力端が接続され、出力端が、第２の遅延回路列のＮＡＮＤ回路１１２、１１４、１１６、１１８、…の第１の入力端にそれぞれ接続されている。第２の遅延回路列のＮＡＮＤ回路１１２、１１４、１１６、１１８、…の第２の入力端は、それぞれ前段のＮＡＮＤ回路１１３、１１５、１１７、１１９、…の出力Ｏ２、Ｏ４、Ｏ６、Ｏ８、…に接続されている。
奇数段の出力ノードＩ１、Ｉ３、Ｉ５、…（＝Ｉ２ｘｉ＋１、ｉ＝０，２，３…）から立ち下がりエッジが、制御信号Ｆ_(4xi+4)によって選択されて、第２の遅延回路列の対応する段のＮＡＮＤ回路に入力され、また偶数段の出力ノードＩ２、Ｉ４、Ｉ６、…（＝Ｉ２ｘｉ、ｉ＝０、１，２，３…）から立ち上がりエッジが、制御信号Ｒ_(4xi+2)によって選択されて、第２の遅延回路列の対応する段のＮＡＮＤ回路に入力され、立ち上がりと立ち下がりが、ＮＡＮＤ回路によってマルチプレクスされる。
立ち上がりと立ち下がり用の制御信号Ｒ＿Ｉ(Ｉ＝4xi+２)とＦ＿Ｊ(Ｊ＝4xi+4)（ｉ＝０，１，２…）は、独立に設定でき、サーモメター符号（Ｔｈｅｒｍｏｍｅｔｅｒ Ｃｏｄｅ）、すなわち選択された制御信号と、それ以降の制御信号はｈｉｇｈレベル、手前の制御信号はｌｏｗレベルである。
図１において、例えば、第１の遅延回路列のＩ２とＩ７に対応する転送回路を選択すると（Ｒ＿２はＬｏｗレベル、Ｒ＿６、Ｒ＿１０、Ｒ＿１４…はＨｉｇｈレベル、Ｆ＿４、Ｆ＿８、Ｆ＿１２はＬｏｗレベル、Ｆ＿１６、Ｆ＿２０…はＨｉｇｈレベル）、第２の遅延回路列の各遅延単位の出力Ｏ０〜Ｏ１０は、図２に示すような立ち上がりと立ち下がりのタイミングに設定される。図２の動作波形の立ち上がりと立ち下がりエッジに付加した数字は、入力Ｉ０の立ち上がり、立ち下がりからの、ゲートの段数（信号の伝搬経路を構成する第１の遅延回路列、転送回路、第２の遅延回路列のゲート段数）である。以下、図１及び図２を参照して、本実施例の回路動作について説明する。
図１において、入力Ｉ０から入力された立ち上がりエッジは、インバータ１０１で反転されて立ち下がりエッジとなり（図２のＩ１の立ち下がり「１」参照）、さらに、インバータ１０２で反転されて立ち上がりエッジとなる。制御信号Ｒ＿６がＨｉｇｈレベルであるため、ＮＡＮＤ回路１３３は、ノードＩ２のＬｏｗレベルからＨｉｇｈレベルヘの立ち上がり遷移を受け、その出力をＨｉｇｈレベルからＬｏｗレベルへ遷移させる。これを受けて第２の遅延回路列の遅延単位を構成するＮＡＮＤ回路１１３の出力Ｏ２は、ＬｏｗレベルからＨｉｇｈレベルに遷移する。つまり、出力Ｏ２は、入力Ｉ０の立ち上がりエッジから４単位遅延時間分、遅れて立ち上がる（図２のＯ２の立ち上がり「４」参照）。
また、Ｌｏｗレベルの制御信号Ｆ＿４を入力するＮＡＮＤ回路１３２の出力はＨｉｇｈレベルとされ、出力Ｏ２のＬｏｗレベルからＨｉｇｈレベルへ遷移を受けてＮＡＮＤ回路１１２の出力Ｏ１はＨｉｇｈレベルからＬｏｗレベルに遷移する。出力Ｏ１は、入力Ｉ０の立ち上がりエッジから５単位遅延時間分遅れて立ち下がる（図２のＯ１の立ち下がり「５」参照）。
Ｌｏｗレベルの制御信号Ｒ＿２を入力するＮＡＮＤ回路１３１の出力はＨｉｇｈレベルとされ、出力Ｏ１のＨｉｇｈレベルからＬｏｗレベルへ遷移を受けてＮＡＮＤ回路１１１の出力Ｏ０はＬｏｗレベルからＨｉｇｈレベルに遷移する。出力Ｏ０は、入力Ｉ０の立ち上がりエッジから６単位遅延時間分遅れて立ち上がる（図２のＯ０の立ち上がり「６」参照）。すなわち、入力Ｉ０から第１の遅延回路列に入力された立ち上がりエッジは、第１の遅延回路列の２段の遅延素子（インバータ）分の遅延時間（２×ｔｄ）と、信号の折り返し点の転送回路１３３の遅延時間（ｔｄ）、及び、第２の遅延回路列の３段の遅延素子（ＮＡＮＤ）分の遅延時間（３×ｔｄ）の和、計６単位の遅延時間（６×ｔｄ）だけ遅れて出力Ｏ０に出力される。
また、制御信号Ｒ＿１０はＨｉｇｈレベルであるため、これを入力とするＮＡＮＤ回路１３５は、出力Ｉ４のＬｏｗレベルからＨｉｇｈレベルヘの立ち上がり遷移を受け、その出力はＨｉｇｈレベルからＬｏｗレベルへ遷移し、ＮＡＮＤ回路１１５の出力Ｏ４はＬｏｗレベルからＨｉｇｈレベルに遷移する。出力Ｏ４は、入力Ｉ０の立ち上がりエッジから６単位遅延時間分遅れて立ち上がる（図２のＯ４の立ち上がり「６」参照）。
制御信号Ｆ＿８がＬｏｗレベルであるため、ＮＡＮＤ回路１３４の出力はＨｉｇｈレベルとされ、ＮＡＮＤ回路１１４は、出力Ｏ４の立ち上がり遷移を受け、その出力Ｏ３をＨｉｇｈレベルからＬｏｗレベルへ遷移させる。すなわち、出力Ｏ３は、入力Ｉ０の立ち上がりエッジから７単位遅延時間分遅れて立ち下がる（図２のＯ３の立ち下がり「７」参照）。
同様にして、第２の遅延回路列の出力Ｏ６、Ｏ８、Ｏ１０は、入力Ｉ０の立ち上がりエッジからそれぞれ８、１０、１２単位遅延時間分遅れて立ち上がり、出力Ｏ５、Ｏ７、Ｏ９は、入力Ｉ０の立ち上がりエッジからそれぞれ９、１１、１３単位遅延時間分遅れて立ち下がる（図２参照）。
一方、入力Ｉ０から入力された立ち下がりエッジ（図２のＩ０の立ち下がり「０」参照）は、インバータ１０１で反転されて立ち上がりエッジとなる（図２のＩ１の立ち上がり「１」参照）。さらに、インバータ１０２〜１０７で反転されて、Ｉ７では、立ち上がりエッジとなる。
制御信号Ｆ＿１６がＨｉｇｈレベルであるため、出力Ｉ７を入力とするＮＡＮＤ回路１３８では、出力Ｉ７のＬｏｗレベルからＨｉｇｈレベルヘの立ち上がり遷移を受け、その出力をＨｉｇｈレベルからＬｏｗレベルへ遷移させ、ＮＡＮＤ回路１１８の出力Ｏ７は、ＬｏｗレベルからＨｉｇｈレベルに遷移する。出力Ｏ７は、入力Ｉ０の立ち下がりエッジから９単位遅延時間分遅れて立ち上がる（図２のＯ７の立ち上がり「９」参照）。
制御信号Ｒ＿１４がＨｉｇｈレベルであるため、出力Ｉ６を入力とするＮＡＮＤ回路１３７では、出力Ｉ６のＨｉｇｈレベルからＬｏｗレベルヘの立ち下がり遷移を受け、その出力をＬｏｗレベルからＨｉｇｈレベルへ遷移させ、ＮＡＮＤ回路１１６の出力Ｏ６は、出力Ｏ７のＬｏｗレベルからＨｉｇｈレベルに遷移を受けて、ＨｉｇｈレベルからＬｏｗレベルに遷移する。出力Ｏ６は、入力Ｉ０の立ち下がりエッジから１０単位遅延時間分遅れてＬｏｗレベルに立ち下がる（図２のＯ６の立ち下がり「１０」参照）。
制御信号Ｆ＿１２がＬｏｗレベルであるため、出力Ｉ５を入力とするＮＡＮＤ回路１３６の出力はＬｏｗレベルとされ、出力Ｏ６のＨｉｇｈレベルからＬｏｗレベルへの遷移を受けて、ＮＡＮＤ回路１１６の出力Ｏ５は、ＬｏｗレベルからＨｉｇｈレベルに遷移する。すなわち、出力Ｏ５は、入力Ｉ０の立ち下がりエッジから１１単位遅延時間分遅れてＨｉｇｈレベルに立ち上がる（図２のＯ５の立ち上がり「１１」参照）。
制御信号Ｒ＿１０がＨｉｇｈレベルであるため、出力Ｉ４を入力とするＮＡＮＤ回路１３５では、出力Ｉ４のＨｉｇｈレベルからＬｏｗレベルヘの立ち下がり遷移を受け、その出力をＬｏｗレベルからＨｉｇｈレベルへ遷移させ、出力Ｏ５のＬｏｗレベルからＨｉｇｈレベルに遷移を受けて、ＮＡＮＤ回路１１５は、出力Ｏ４をＨｉｇｈレベルからＬｏｗレベルに遷移させる。出力Ｏ４は、入力Ｉ０の立ち下がりエッジから１２単位遅延時間分遅れてＬｏｗレベルに立ち下がる（図２のＯ４の立ち上がり「１２」参照）。
以下同様にして、出力Ｏ３、Ｏ１は、入力Ｉ０の立ち下がりエッジからそれぞれ１３、１５単位遅延時間分遅れてＨｉｇｈレベルに立ち上がる。また、出力Ｏ２、Ｏ０は、入力Ｉ０の立ち下がりエッジからそれぞれ１４、１６単位遅延時間分遅れてＬｏｗレベルに立ち上がる。すなわち、入力Ｉ０から第１の遅延回路列に入力された立ち下がりエッジは、第１の遅延回路列の７段の遅延素子（インバータ）分の遅延時間（７×ｔｄ）と、信号の折り返し点の転送回路１３９の遅延時間（ｔｄ）、及び、第２の遅延回路列の８段の遅延素子（ＮＡＮＤ）分の遅延時間（８×ｔｄ）の和、計１６単位の遅延時間（１６×ｔｄ）だけ遅れて出力Ｏ０に出力される。
さらに、制御信号Ｆ＿２０がＨｉｇｈレベルであるため、出力Ｉ９を入力とするＮＡＮＤ回路１４０は、Ｉ９のＬｏｗレベルからＨｉｇｈレベルヘの遷移を受けて、その出力をＨｉｇｈレベルからＬｏｗレベルに遷移させ、ＮＡＮＤ回路１２０の出力Ｏ９は、ＬｏｗレベルからＨｉｇｈレベルに遷移する。出力Ｏ９は、入力Ｉ０の立ち下がりエッジから１１単位遅延時間分遅れてＨｉｇｈレベルに立ち上がる（図２のＯ９の立ち上がり「１１」参照）。
制御信号Ｒ＿１８がＨｉｇｈレベルであるため、出力Ｉ８を入力とするＮＡＮＤ回路１３９は、出力Ｉ８のＨｉｇｈレベルからＬｏｗレベルヘの遷移を受け、その出力はＬｏｗレベルからＨｉｇｈレベルへ遷移し、ＮＡＮＤ回路１１９は、出力Ｏ９のＬｏｗレベルからＨｉｇｈレベルに遷移を受けて、その出力Ｏ８を、ＨｉｇｈレベルからＬｏｗレベルに遷移させる。つまり、出力Ｏ８は、入力Ｉ０の立ち下がりエッジから１２単位遅延時間分遅れてＬｏｗレベルに立ち下がる（図２のＯ８の立ち下がり「１２」参照）。
また、制御信号Ｒ＿２２がＨｉｇｈレベルであるため、出力Ｉ１０を入力とするＮＡＮＤ回路１４１は、出力Ｉ１０のＨｉｇｈレベルからＬｏｗレベルヘの遷移を受けて、その出力をＬｏｗレベルからＨｉｇｈレベルに遷移させる。ＮＡＮＤ回路１２１は、ＮＡＮＤ回路１４１の出力とＯ１１（固定電位：Ｈｉｇｈレベル）を入力としており、ＮＡＮＤ回路１２１は、ＮＡＮＤ回路１４１の出力の立ち下がりを受けて、出力Ｏ１０を、ＨｉｇｈレベルからＬｏｗレベルに遷移させる。出力Ｏ１０は、入力Ｉ０の立ち下がりエッジから１２単位遅延時間分遅れてＨｉｇｈレベルに立ち上がる（図２のＯ１０の立ち下がり「１２」参照）。
上記のとおり、立ち上がり制御信号Ｒ＿６を選択し（すなわちＲ＿２をＬｏｗレベル、Ｒ＿６、Ｒ＿１０、Ｒ＿１４、Ｒ＿１８、Ｒ＿２２をＨｉｇｈレベル）、立ち下がり制御信号Ｆ＿１６を選択（Ｆ＿４、Ｆ＿８、Ｆ＿１２をＬｏｗレベル、Ｆ＿１６、Ｆ２０をＨｉｇｈレベル）に設定することで、Ｏ１からの出力信号は立ち上がりが入力Ｉ０の立ち上がりから６遅延単位、立ち下がりが入力Ｉ０の下がりから１６遅延単位分遅れた信号が出力される。
よって、立ち上がり制御信号（Ｒ＿２、Ｒ＿６、Ｒ＿１０、Ｒ＿１４、Ｒ＿１８、Ｒ＿２２）、立ち下がり制御信号（Ｆ＿４、Ｆ＿８、Ｆ＿１２、Ｆ＿１６、Ｆ２０）の選択を適宜可変させることで、入力Ｉ０の立ち上がりから出力Ｏ０からの信号の立ち上がりの遅延時間と、入力Ｉ０の立ち下がりからの出力Ｏ０からの信号の立ち下がり遅延時間を、独立に可変させることができる。すなわち、パルス幅、したがって、デューティ比（Ｄｕｔｙ ＲａｔＩ０）を可変することができる。なお、第１及び第２の遅延回路列において、遅延単位の段数は、任意である。
図１に示した遅延回路列は、簡易な構成で１．５Ｔモードを実現し、ＤＬＬに用いて好適とされる。
図４は、本実施例の遅延回路列を用いたＤＬＬの構成の一例を示す図である。入力クロック信号を入力し、出力信号の立ち上がりと立ち下がりエッジの遅延がそれぞれ可変自在とされている第１の遅延回路（粗調整遅延回路：ＣＤＬ）１０Ａと、第１の遅延回路（ＣＤＬ）１０Ａから出力されるクロック信号の立ち上がりエッジ（Ｏ０＿ＲとＥ０＿Ｒ）を入力して出力信号の微調整を行う第２の遅延回路（微調整遅延回路：ＦＤＬ）１５１と、第１の遅延回路１０Ａから出力されるクロック信号の立ち下がりエッジ（Ｏ０＿ＦとＥ０＿Ｆ）を入力し、出力信号の微調整を行う第３の遅延回路（微調整遅延回路：ＦＤＬ）１５２と、第２の遅延回路１５１の出力信号と第３の遅延回路１５２の出力信号を入力して、多重化して出力するマルチプレクサ（ＭＵＸ）１６と、マルチプレクサ（ＭＵＸ）１６からのクロック信号ＣＬＫ＿０を受け、該クロック信号の立ち上がりと立ち下がりエッジに同期して、パラレルに入力される読み出しデータをシリアルデータに変換しデータ出力端子ＤＱに出力するマルチプレクサ１７（データマルチプレクサ）を備えている。なお、図４において、符号１７は、データマルチプレクサと出力バッファ等からなるデータ出力経路を表している。さらに、マルチプレク１７と等価な遅延時間を有するダミー回路（ダミーマルチプレクサ）１８を有し、入力クロック信号（ＣＬＫ）と、ダミー回路１８の出力を入力とし、両者の立ち上がりエッジの位相差を検出する第１の位相検知器（ＰＤ（Ｒ））１２１と、入力クロック信号（ＣＬＫ）と、ダミー回路１８の出力を入力とし、両者の立ち下がりエッジの位相差を検出する第２の位相検知器（ＰＤ（Ｆ））１２２と、第１の位相検知器（ＰＤ（Ｒ））１２１から出力される位相比較結果（ＵＰ／ＤＯＷＮ）に基づきアップ／ダウンカウントする第１のカウンタ１３１と、第２の位相検知器（ＰＤ（Ｆ））１２２から出力される位相比較結果（ＵＰ／ＤＯＷＮ）に基づきアップ／ダウンカウントする第２のカウンタ１３２と、第１のカウンタ１３１のカウント出力に基づき第１の遅延回路１０Ａにおける立ち上がりのタイミングを調整するための制御信号を出力する第１の選択回路（ＳＥＬ（Ｒ））１４１と、第２のカウンタ１３２のカウント出力に基づき第１の遅延回路１０Ａにおける立ち下がりのタイミングを調整するための制御信号を出力する第２の選択回路（ＳＥＬ（Ｆ））１４２とを備えている。第２の遅延回路（ＦＤＬ）１５１は、二つの信号の立ち上がりエッジ（Ｏ０＿Ｒ、Ｅ０＿Ｒ）の位相差を分割した値に対応する位相の出力信号を出力する公知の位相インタポレータで構成される。第３の遅延回路（ＦＤＬ）１５２は、二つの信号の立ち下がりエッジ（Ｏ０＿Ｆ、Ｅ０＿Ｆ）の位相差を分割した値に対応する位相の出力信号を出力する位相インタポレータで構成される。ＦＤＬの構成の一例については、例えば上記特許文献１の第１図等が参照される。なお、ダミー回路１８と位相検知器１２１、１２２の入力間に入力バッファ１１と等価な遅延時間のダミー回路を挿入してもよい。
図４において、第１の遅延回路（Ｒ／Ｆ）１０Ａは、図１に示した実施例の遅延回路列で構成される。前述したように、図１において、例えば制御信号Ｒ＿６とＦ＿１６が選択された例では、図２の動作波形において、入力Ｉ０の立ち上がり、立ち下がりからのゲート段数で示すように、入力Ｉ０の立ち上がりエッジとＩ０の立ち下がりエッジの入力Ｉ０→出力Ｏ０の伝搬パスは、それぞれ６段、１６段となる。すなわち、選択する制御信号を可変させることで、デューティ比（ｄｕｔｙ ｒａｔＩ０）を可変に設定することができる。
したがって、この遅延回路列によるＤＬＬでは、クロック信号ＣＬＫの立ち上がりエッジによるデータ出力端子ＤＱからのデータ出力を、次のサイクルでのクロック信号ＣＬＫの立ち下がりに同期させ、クロック信号ＣＬＫの立ち下がりエッジによるデータ出力端子ＤＱからのデータ出力を、次のサイクルのクロック信号ＣＬＫの立ち上がりに同期させることができる。
すなわち、１組の遅延回路１０Ａで、図３（Ｃ）の１．５Ｔモードを実現できる。なお、本実施例では、１．５Ｔモードに限定されず、ｘ．５（ただし、ｘは、ｘ＞０の数）モードを実現できる。
また、ゲート２段分（すなわち遅延回路列の遅延単位をなすインバータ２段分）の位相差を補間するＦＤＬ（図４の１５１、１５２）による高精度のＤＬＬに適用するためには、図５に示すように、インバータ列（１０１〜１１０）よりなる第１の遅延回路列に対して、図１の第２の遅延回路列を２組接続することになる。図５を参照すると、この実施例においては、複数段の遅延単位（インバータ）を有する第１の遅延回路列（１０１〜１１０）に対して、第１群の転送回路（１２１〜１２９）と、複数段の遅延単位（ＮＡＮＤ回路）を有する第２の遅延回路列（１１１〜１１９）の組と、第２群の転送回路（１４１〜１４７）と、複数段の遅延単位（ＮＡＮＤ回路）を有する第３の遅延回路列（１３１〜１３７）とを備えている。なお、各遅延回路列での遅延回路の段数は任意である。第１群の転送回路（１２１〜１２９）と第２群の転送回路（１４１〜１４７）には、図１に示した構成と同様に、立ち下がり制御信号（Ｆ＿Ｊ）と立ち上がり制御信号（Ｒ＿Ｉ）が交互に入力される。第２の遅延回路列と第３の遅延回路列からは、入力Ｉ０からの立ち上がりエッジと立ち下がりエッジから、選択された制御信号で規定されるゲート段数分遅れて、立ち上がり、立ち下がる信号（Ｏ０＿Ｒ、Ｏ０＿Ｆと、Ｅ０＿Ｒ、Ｅ０＿Ｆ）が出力される。図４に示した遅延回路１０Ａに、図５の遅延回路が適用され、立ち上がりエッジＯ０＿Ｒ、Ｅ０＿Ｒと、立ち下がりエッジＯ０＿Ｆ、Ｅ０＿Ｆは、図４の微調整遅延回路（ＦＤＬ）１５１、１５２にそれぞれ入力される。図５に示す構成は、回路の簡易化、小型化に貢献する。図５に示す遅延回路において、立ち上がりと立ち下がりのエッジの伝搬パスを独立に選択することで、デューティサイクルを可変にできる。このため、ＤＬＬの遅延回路列の面積と動作電流をほとんど増大せずに、１．５Ｔモードを実現し、ジッタを低減できる。ちなみに、図５において、破線で囲んだ回路ブロック（第１の遅延回路列の２段のインバータと、対応する第２、第３の遅延回路列の２段のＮＡＮＤ回路と、第１、第２群の転送回路の各２つの転送回路）は、３６トランジスタで構成される。
図６は、本発明のさらに別の実施例の構成を示す図である。図６に示す回路は、図１の転送回路群のＮＡＮＤ回路１３１〜１４１をＮＯＲ回路１７１〜１８１で構成し、第２の遅延回路列のＮＡＮＤ回路１１１〜１２１を、ＮＯＲ回路１５１〜１６１で構成したものであり、立ち上がり制御信号／Ｒ＿２、／Ｒ＿６、／Ｒ＿１０、／Ｒ＿１４、／Ｒ＿１８、立ち下がり制御信号／Ｆ＿４、／Ｆ＿８、／Ｆ＿１２、／Ｆ＿１６、／Ｒ＿２０はいずれも、Ｌｏｗレベルでアクティブとされる。図６に示す遅延回路列は、図１と基本的に同じ動作をする。
本発明のさらに別の実施例について説明する。図７は、本発明に係る粗調整遅延回路（ＣＤＬ）のさらに別の実施例の構成を示す図である。図７を参照すると、この実施例の粗調整遅延回路（ＣＤＬ）は、複数段の反転遅延素子からなる遅延回路列の所定の段数の信号を入力し、入力された選択制御信号に基づき、遅延回路列を伝搬するエッジのうち、選択された段数でのエッジを選択して取り出し出力するマルチプレクサ構成とされている。なお、図７に示す構成においては、図４の２つのＦＤＬ１５１、１５２への入力として、立ち上がりエッジＯ０＿Ｒ、Ｅ０＿Ｒと、立ち下がりエッジＯ０＿Ｆ、Ｅ０＿Ｆを出力している。マルチプレクサの選択制御信号をなす立ち上がり制御信号Ｒ＿５、Ｒ＿７、Ｒ＿９、Ｒ＿１１、…と立ち下がり制御信号Ｆ＿４、Ｆ＿６、Ｆ＿８、Ｆ＿１０はバイナリコードよりなる。インバータ列１０１〜１１５から成る第１の遅延回路列の奇数段（Ｉ１、Ｉ３、Ｉ５、Ｉ７、…）の出力から制御信号Ｆ＿ｊ、偶数段の出力（Ｉ２、Ｉ４、Ｉ６、…）からＲ＿ｉによって、独立（別々）に、選択される。
図７を参照すると、本実施例の遅延回路列（ＣＤＬ）は、複数段のインバータ列１０１〜１１５を有する１つの遅延回路列を備えている。さらに、該遅延回路列の出力Ｉ１にゲートが接続されオン・オフ制御されるＮｃｈトランジスタＮ１１と、制御信号Ｆ＿４をゲートに受けオン・オフ制御されるＮｃｈトランジスタＮ１２が、グランドと、共通ノードＭＦＥ１１間に直列に接続され、出力Ｉ５にゲートが接続されオン・オフ制御されるＮｃｈトランジスタＮ５１と、制御信号Ｆ＿８をゲートに受けオン・オフ制御されるＮｃｈトランジスタＮ５２が、グランドと、共通ノードＭＦＥ１１間に直列に接続されている。また、出力Ｉ３にゲートが接続されオン・オフ制御されるＮｃｈトランジスタＮ３１と、制御信号Ｆ＿６をゲートに受けオン・オフ制御されるＮｃｈトランジスタＮ３２が、グランドと、共通ノードＭＦＯ１１間に直列に接続され、出力Ｉ７にゲートが接続されオン・オフ制御されるＮｃｈトランジスタＮ７１と、制御信号Ｆ＿１０をゲートに受けオン・オフ制御されるＮｃｈトランジスタＮ７２が、グランドと、共通ノードＭＦＯ１１間に直列に接続されている。さらに、オン状態のＰｃｈトランジスタＰ２１を介してソースが電源に接続され、ゲートが共通ノードＭＦＥ１１に接続されたＰｃｈトランジスタＰ２２が設けられており、ＰｃｈトランジスタＰ２２のドレインは共通ノードＭＦＥ２に接続され、共通ノードＭＦＥ２を入力とするインバータＩＮＶ７から、イーブン立ち下がり信号Ｅ０＿Ｆが出力される。
オン状態のＰｃｈトランジスタＰ２３を介してソースが電源に接続され、ゲートが共通ノードＭＦＯ１１に接続されたＰｃｈトランジスタＰ２４が設けられており、ＰｃｈトランジスタＰ２４のドレインは共通ノードＭＦＯ２に接続され、共通ノードＭＦＯ２を入力とするインバータＩＮＶ６からオッド立ち下がり信号Ｏ０＿Ｆが出力される。
インバータＩＮＶ６、ＩＮＶ７の出力と信号Ｉ０を入力とする第２のＡＮＤ回路（ＡＮＤ２）が設けられている。
電源と共通ノードＭＦＥ１１、ＭＦＯ１１の間にはＰｃｈトランジスタＰ２５、Ｐ２６が設けられており、ＡＮＤ２の出力はインバータＩＮＶ８で反転され、ＰｃｈトランジスタＰ２５、Ｐ２６のゲートに入力されている。
共通ノードＭＦＥ２とグランド間、共通ノードＭＦＯ２とグランド間にはＮｃｈトランジスタＮ３、Ｎ４が設けられており、ＡＮＤ２の出力が、ＮｃｈトランジスタＮ３、Ｎ４のゲートに入力されている。
入力Ｉ０がＨｉｇｈレベルからＬｏｗレベルに立ち下がった後、ＬｏｗレベルからＨｉｇｈレベルに立ち上がると、ＡＮＤ２の出力がＨｉｇｈレベルとなり、ＮｃｈトランジスタＮ３、Ｎ４、ＰｃｈトランジスタＰ２５、Ｐ２６をオンし、共通ノードＭＦＥ１１、ＭＦＯ１１を充電し、共通ノードＭＦＥ２、ＭＦＯ２を放電する。以上が、立ち下がり制御用の回路である。立ち上がり制御用の回路は以下の通りである。
遅延回路列の偶数段出力Ｉ２にゲートが接続されオン・オフ制御されるＮｃｈトランジスタ２１と、制御信号Ｒ＿５をゲートに受けオン・オフ制御されるＮｃｈトランジスタＮ２２が、グランドと、共通ノードＭＲＥ１１間に直列に接続され、出力Ｉ６にゲートが接続されオン・オフ制御されるＮｃｈトランジスタ６１と、制御信号Ｒ＿９をゲートに受けオン・オフ制御されるＮｃｈトランジスタＮ６２が、グランドと、共通ノードＭＲＥ１１間に直列に接続されている。出力Ｉ４にゲートが接続されオン・オフ制御されるＮｃｈトランジスタ４１と、制御信号Ｒ＿７をゲートに受けオン・オフ制御されるＮｃｈトランジスタＮ４２が、グランドと、共通ノードＭＲＯ１１間に直列に接続され、出力Ｉ８にゲートが接続されオン・オフ制御されるＮｃｈトランジスタ８１と、制御信号Ｒ＿１１をゲートに受けオン・オフ制御されるＮｃｈトランジスタＮ８２が、グランドと、共通ノードＭＲＯ１１間に直列に接続されている。
オン状態のＰｃｈトランジスタＰ１１を介してソースが電源に接続され、ゲートが共通ノードＭＲＥ１１に接続されたＰｃｈトランジスタＰ１２が設けられており、ＰｃｈトランジスタＰ１２のドレインは共通ノードＭＲＥ２に接続され、共通ノードＭＲＥ２を入力とするインバータＩＮＶ２の出力を反転するインバータＩＮＶ５からイーブン上がり信号Ｅ０＿Ｒが出力される。
オン状態のＰｃｈトランジスタＰ１３を介してソースが電源に接続され、ゲートが共通ノードＭＲＯ１１に接続されたＰｃｈトランジスタＰ１４が設けられており、ＰｃｈトランジスタＰ１４のドレインは共通ノードＭＲＯ２に接続され、共通ノードＭＲＯ２を入力とするインバータＩＮＶ１の出力を反転するインバータＩＮＶ５からオッド立ち上がり信号Ｏ０＿Ｒが出力される。
インバータＩＮＶ１、ＩＮＶ２の出力と入力Ｉ０を入力とする第１のＡＮＤ回路（ＡＮＤ１）が設けられている。
電源と共通ノードＭＲＥ１１、ＭＲＯ１１の間にはＰｃｈトランジスタＰ１５、Ｐ１６が設けられており、ＡＮＤ１の出力はインバータＩＮＶ３で反転され、ＰｃｈトランジスタＰ１５、Ｐ１６のゲートに入力されている。
共通ノードＭＲＥ２とグランド間、共通ノードＭＲＯ２とグランド間にはＮｃｈトランジスタＮ１、Ｎ２が設けられており、ＡＮＤ１の出力が、ＮｃｈトランジスタＮ１、Ｎ２のゲートに入力されている。
入力Ｉ０がＬｏｗレベルからＨｉｇｈレベルに立ち上がった後、Ｌｏｗレベルにたち下がった時点で、ＡＮＤ１の出力がＨｉｇｈレベルとなり、ＮｃｈトランジスタＮ１、Ｎ２、ＰｃｈトランジスタＰ１５、Ｐ１６をオンし、共通ノードＭＲＥ１１、ＭＲＯ１１を充電し、共通ノードＭＲＥ２、ＭＲＯ２を放電する。以上が立ち下がりの制御回路である。
なお、図示されていないが、遅延回路列の出力Ｉ９以降についても、例えば４段おきの奇数段の出力にゲートが接続されたトランジスタと制御信号がゲートに接続されたトランジスタの直列回路を介して、スイッチを介して、共通ノードＭＦＥ１１、ＭＦＯ１１に接続する構成とされる。同様にして、遅延回路列の入力Ｉ０以降についても、例えば４段おきの偶数段の出力にゲートが接続されたトランジスタと制御信号がゲートに接続されたトランジスタの直列回路を介して、スイッチを介して、共通ノードＭＲＥ１１、ＭＲＯ１１に接続する構成とされる。
図７に示した遅延回路列の動作の一例について以下に説明する。例えば、制御信号Ｒ＿５がＨｉｇｈレベルとされている場合、遅延回路列中を入力Ｉ０の立ち上がりエッジが伝搬すると、遅延回路列のインバータ１０１、１０２の２段伝搬した時点で、出力Ｉ２をゲートに受けるＮｃｈトランジスタＮ２１と、Ｈｉｇｈレベルの制御信号Ｒ＿５がゲートに入力されたＮｃｈトランジスタＮ２２を介して共通ノードＭＲＥ１１が放電され、ノードＭＲＥ１１の電圧をゲートに受けるＰｃｈトランジスタＰ１２がオンし、共通ノードＭＲＥ２が電源電位ＶＤＤに充電され、インバータＩＮＶ２で反転されＬｏｗレベルとなり、インバータＩＮＶ５で反転されてＨｉｇｈレベルに立ち上がり、偶数出力の立ち上がりＥ０＿Ｒが得られる。同様にして、奇数出力の立ち上がりＯ０＿Ｒも、制御信号Ｒ＿７、Ｒ＿１１のいずれかを選択することで、インバータＩＮＶ４から出力される。つづいて、同一クロックサイクルでの入力Ｉ０の立ち下がりによって、ＡＮＤ１の出力がＨｉｇｈレベルとなり、ＰｃｈトランジスタＰ１５をオンさせ、共通ノードＭＲＥ１１は再充電し、ノードＭＲＥ２は再放電される。
また、例えば制御信号Ｆ＿９がＨｉｇｈレベルとされている場合、遅延回路列を入力Ｉ０の立ち下がりエッジが伝搬すると、遅延回路列のインバータ１０１〜１０７の７段伝搬した時点で、出力Ｉ７の立ち上がりをゲートに受けるＮｃｈトランジスタＮ７１と、Ｈｉｇｈレベルの制御信号Ｆ＿１０がゲートに入力されたＮｃｈトランジスタＮ７２を介して共通ノードＭＦＥ１１が放電され、ノードＭＦＥ１１の電圧をゲートに受けるＰｃｈトランジスタＰ２２がオンし、共通ノードＭＦＥ２が電源電位ＶＤＤに充電され、インバータＩＮＶ７で反転されＬｏｗレベルとなり、偶数出力の立ち下がりＥ０＿Ｆが得られる。同様にして、奇数出力の立ち下がりＯ０＿Ｆも、制御信号Ｆ＿６、Ｆ＿１０のいずれかを選択することで、インバータＩＮＶ６から出力される。つづいて、同一クロックサイクルでの入力Ｉ０の立上がりによって、ＡＮＤ２の出力がＨｉｇｈレベルとなり、ＰｃｈトランジスタＰ２５、Ｐ２６をオンさせ、共通ノードＭＦＥ１１を再充電して電源電圧ＶＤＤとし、ノードＭＦＥ２は再放電されグランド電位とされる。このように、立ち上がり時間の位相を可変させることで、デューティ比を可変にできる。
以上のとおり、本実施例においても、出力信号の立ち上がりと立ち下がりの位相を独立に可変させることができ、デューティ比を可変にできる。
なお、図７では、図４のＦＤＬへ供給する信号を生成する回路構成を例に説明したが、立ち上がりエッジと、立ち下がりエッジをそれぞれ１つ選択する回路構成としてもよい。この場合、例えば信号ＥＯ＿Ｒと、ＥＯ＿Ｆを出力する回路構成とされる。
上記した各実施例の遅延回路を、図４の遅延回路１０Ａとして用いることにより、１．５Ｔモードを実現することができる。すなわち、ＤＤＲＩＩ／Ｉ−ＳＤＲＡＭ等の半導体記憶装置の消費電流、チップ面積の低減に貢献できる。
なお、上記した実施例の遅延回路列の入力Ｉ０に例えば、源周波数シンセサイザ（ＰＬＬ）からの基準クロック信号を入力し、クロックの遷移エッジのタイミングを変動させることで、瞬時的に周波数を可変させ、周波数変調を実現することもできる。あるいは、立ち上がり、立ち下がり時間を基準信号に対して可変に設定せきる各種信号発生装置としても利用できることは勿論である。
図８は、本発明のさらに別の実施例の構成を示す図である。図２２に示した要素と同一の要素には、同一の参照符号が付されている。図２２に示した従来のＤＬＬ回路と同一の要素の説明は省略する。
第１の位相検知器（Ｐ／Ｄ（Ｒ））１２１は、入力クロック信号ＣＬＫの立ち上がりと、ＤＬＬ回路の帰還クロック信号ＣＬＫ＿ＦＤＢ（「内部クロック信号」ともいう）の立ち上がりの位相を比較し、第１の位相比較結果信号ＰＤ＿Ｒ０をセレクタ９０に出力する。
第２の位相検知器（Ｐ／Ｄ（Ｆ））１２２は、入力クロック信号ＣＬＫの立ち下がりと、帰還クロック信号ＣＬＫ＿ＦＤＢの立ち下がりの位相を比較し、第２の位相比較結果信号ＰＤ＿Ｆ０をセレクタ９０に出力する。
セレクタ９０は、モード判定回路９１から出力されるモード判定信号Ｍ＿ＳＥＬを切替制御信号として入力し、第１の位相比較結果信号ＰＤ＿Ｒ０を、第１、第２のカウンタ１３１、１３２のうちのいずれに供給するか選択する。セレクタ９０は、第２の位相比較結果信号ＰＤ＿Ｆ０を、第１の位相比較結果信号ＰＤ＿Ｒ０の出力先とは、別のカウンタに供給する制御を行う。
モード判定回路９１は、入力されるモードラッチ信号ＬＡＴにより、第１の位相比較結果信号ＰＤ＿Ｒ０、及び／又は、第２の位相比較結果信号ＰＤ＿Ｆ０を取り込み、一方または両方の組み合わせにより、動作モードを決定し、モード判定信号Ｍ＿ＳＥＬを出力する。
本実施例では、モード判定信号Ｍ＿ＳＥＬがＨｉｇｈレベルのとき、１．５Ｔモード、モード判定信号Ｍ＿ＳＥＬがＬｏｗレベルで１Ｔモードとする。
第１の粗調整遅延回路１５１は、バッファ１１から出力されるクロック信号の立ち上がりエッジを制御信号で規定される遅延時間分遅延させ、互いに単位位相分（例えばインバータ２段分）異なる位相で立ち上がる１対の信号Ｏ０＿Ｒ、Ｅ０＿Ｒを出力する。第２の粗調整遅延回路１５２は、バッファ１１から出力されるクロック信号の立ち下がりエッジを制御信号で規定される遅延時間分遅延させ、互いに単位位相分（例えばインバータ２段分）異なる位相で立ち上がる１対の信号Ｏ０＿Ｆ、Ｅ０＿Ｆを出力する。
マルチプレクサ回路９２は、第１の粗調整遅延回路１５１から出力される信号ＣＬＫ＿Ｒと、第２の微調整遅延回路１５２から出力される信号ＣＬＫ＿Ｆを多重して１本のクロック信号ＣＬＫ＿０を生成するマルチプレクサと選択回路（ともに不図示）を備え、選択回路は、入力されるモード判定信号Ｍ＿ＳＥＬによって、クロック信号ＣＬＫ＿０の立ち上がりと立ち下がりのエッジを規定する入力信号のエッジの組を切り替える制御を行う。すなわち、クロック信号ＣＬＫ＿０の立ち上がりのタイミングは、信号ＣＬＫ＿Ｒと信号ＣＬＫ＿０のうち、入力されるモード判定信号Ｍ＿ＳＥＬに基づき選択回路で選択された一方の信号の遷移によって決定され、クロック信号ＣＬＫ＿０の立ち下がりのタイミングは、信号ＣＬＫ＿Ｒと信号ＣＬＫ＿０のうち他方の信号の遷移によって決定される。
以下、図９のセレクタ９０、マルチプレクサ回路９２、モード判定回路９１の構成の一例について説明する。
図９は、セレクタ９０の構成の一例を示す図である。第１の位相比較結果信号ＰＤ＿Ｒ０、第２の位相比較結果信号ＰＤ＿Ｆ０を第１、第２の入力端子から入力するマルチプレクサ９０１、９０２を備えている。モード判定信号Ｍ＿ＳＥＬがＬｏｗレベルのときは、マルチプレクサ９０１は、第１入力端子に入力される第１の位相比較結果信号ＰＤ＿Ｒ０を出力信号ＰＤ＿Ｒとして選択出力し、マルチプレクサ９０２は、第２入力端子に入力される第２の位相比較結果信号ＰＤ＿Ｆ０を出力信号ＰＤ＿Ｆとして選択出力する。モード判定信号Ｍ＿ＳＥＬがＨｉｇｈレベルのときは、マルチプレクサ９０１は、第２入力端子に入力される第２の位相比較結果信号ＰＤ＿Ｆ０を出力信号ＰＤ＿Ｒとして選択出力し、マルチプレクサ９０２は、第１入力端子に入力される第１の位相比較結果信号ＰＤ＿Ｒ０を出力信号ＰＤ＿Ｆとして選択出力する。
図１０は、マルチプレクサ回路９２の構成を示す図である。図１０に示すように、マルチプレクサ回路９２は、第１及び第２の入力端子から、第１の微調整遅延回路１５１から出力される信号ＣＬＫ＿Ｒと第２の微調整遅延回路１５２から出力される信号ＣＬＫ＿Ｆを入力する二つのマルチプレクサ回路９２１、９２２と、マルチプレクサ回路９２１の出力をセット端子に入力し、マルチプレクサ回路９２２の出力をリセット端子に入力するＳＲフリップフロップ９２３を備えている。
モード判定信号Ｍ＿ＳＥＬがＬｏｗレベルのときは、マルチプレクサ回路９２１は、第１入力端子に入力される信号ＣＬＫ＿Ｒを選択出力し、マルチプレクサ回路９２２は、第２入力端子に入力される信号ＣＬＫ＿Ｆを選択出力する。ＳＲフリップフロップ９２３は、マルチプレクサ回路９２１からの出力の立ち上がりでセットされ、出力ＣＬＫ＿０をＨｉｇｈレベルとし、マルチプレクサ回路９２２からの出力の立ち上がりでリセットされ、出力ＣＬＫ＿０をＬｏｗレベルとする。
すなわち、マルチプレクサ回路９２は、信号ＣＬＫ＿ＲとＣＬＫ＿Ｆの立ち上がりで、立ち上がりと立ち下がりが規定されるクロックパルス信号ＣＬＫ＿０を出力する。
モード判定信号Ｍ＿ＳＥＬがＨｉｇｈレベルのときは、マルチプレクサ回路９２１は、第２入力端子に入力される信号ＣＬＫ＿Ｆを選択出力し、マルチプレクサ回路９２２は、第１入力端子に入力される信号ＣＬＫ＿Ｒを選択出力する。ＳＲフリップフロップ９２３は、マルチプレクサ回路９２１からの出力の立ち上がり（信号ＣＬＫ＿Ｆの立ち上がり）でセットされ、出力クロック信号ＣＬＫ＿０をＨｉｇｈレベルとし、マルチプレクサ回路９２２からの出力の立ち上がり（信号ＣＬＫ＿Ｒの立ち上がり）でリセットされ、出力クロック信号ＣＬＫ＿０をＬｏｗレベルとする。すなわち、マルチプレクサ回路９２は、信号ＣＬＫ＿Ｆの立ち上がり（入力クロック信号ＣＬＫの立ち下がりを遅延させた信号）と信号ＣＬＫ＿Ｒの立ち上がり（入力クロック信号ＣＬＫの立ち上がりを遅延させた信号）で、立ち上がりと立ち下がりが規定されるクロックパルス信号ＣＬＫ＿０を出力する。
以上ように、マルチプレクサ回路９２は、モード判定信号Ｍ＿ＳＥＬがＬｏｗレベルのとき、第１の微調整遅延回路１５１から出力される信号ＣＬＫ＿Ｒの立ち上がり（したがって入力クロック信号ＣＬＫの立ち上がり）から出力信号ＣＬＫ＿０の立ち上がりを生成し、第２の微調整遅延回路１５２から出力される信号ＣＬＫ＿Ｆの立ち上がり（したがって入力クロック信号ＣＬＫの立ち下がり）から信号ＣＬＫ＿０の立ち下がりを生成するモード（１Ｔモード）と、モード判定信号Ｍ＿ＳＥＬがＨｉｇｈレベルのとき、第１の微調整遅延回路１５１から出力される信号ＣＬＫ＿Ｒの立ち上がり（したがって入力クロック信号ＣＬＫの立ち上がり）から信号ＣＬＫ＿０の立ち下がりを生成し、第２の微調整遅延回路１５２から出力される信号ＣＬＫ＿Ｆの立ち下がり（したがって入力クロック信号ＣＬＫの立ち下がり）から信号ＣＬＫ＿０の立ち上がりを生成するモード（１．５Ｔモード）との切り替えを行う。
図１１は、モード判定回路９１の構成の一例を示す図である。モード判定回路９１は、Ｄ型フリップフロップ９１１を備えて構成される。モードラッチ信号ＬＡＴの立ち上がりで位相比較結果信号ＰＲ＿Ｒ０をサンプルし、モード判定信号Ｍ＿ＳＥＬとして出力している。モードラッチ信号ＬＡＴは、装置の電源投入時、あるいはリセット時等の初期動作時に、ＤＬＬ回路外部のパワーオンリセット回路等により生成されるワンショットパルスが用いられる。
図１２及び図１３は、図８に示した本実施例の動作を説明するためのタイミング図である。図１２は、モード判定信号Ｍ＿ＳＥＬがＬｏｗレベルのときの動作を示すタイミングチャートであり、図３（Ａ）を参照して説明した１Ｔモードの動作に対応している。
図１２及び図８を参照して、本実施例における１Ｔモードの動作を説明する。動作当初（初期動作時）、クロック信号ＣＬＫ＿ＦＤＢは、クロック信号ＣＬＫから回路内の固有遅延分遅れて生成される。第１の位相検知器１２１は、クロック信号ＣＬＫ＿ＦＤＢの立ち上がりエッジとクロック信号ＣＬＫとの位相を比較し、第１の位相比較結果信号ＰＤ＿Ｒ０として、クロック信号ＣＬＫ＿ＦＤＢがクロック信号ＣＬＫに対して位相が遅れている場合、位相比較結果信号ＰＤ＿Ｒ０としてＨｉｇｈレベル、位相が進んでいる場合、位相比較結果信号ＰＤ＿Ｒ０としてＬｏｗレベルを出力する。
ＤＬＬ動作初期時の初期化動作において、モードラッチ信号ＬＡＴがワンショットパルスとして出力され、モード判定回路９１は、第１の位相比較結果信号ＰＤ＿Ｒ０をラッチし、モード判定信号Ｍ＿ＳＥＬを出力する。
図１２に示す例では、モードラッチ信号ＬＡＴの出力時（ワンショットパルスの立ち上がり時）、第１の位相比較結果信号ＰＤ＿Ｒ０はＬｏｗレベルである。すなわち、図１２に示すように、位相検知器１２１に帰還入力されるクロック信号ＣＬＫ＿ＦＤＢは、該クロック信号ＣＬＫ＿ＦＤＢの立ち上がりエッジが作成されたクロック信号ＣＬＫの次サイクルのクロック信号ＣＬＫの立ち上がりのタイミングよりも前方で立ち上がっている。よって第１の位相検知器１２１は、第１の位相比較結果信号ＰＤ＿Ｒ０としてＬｏｗレベルを出力する。このため、モードラッチ信号ＬＡＴの立ち上がりエッジで第１の位相比較結果信号ＰＤ＿Ｒ０をサンプルするモード判定回路９１は、モード判定信号Ｍ＿ＳＥＬとしてＬｏｗレベルを出力し、１Ｔモードとなる。１Ｔモードでは、セレクタ９０は、第１の位相比較結果信号ＰＤ＿Ｒ０を第１のカウンタ（Ｒ）１３１に、第２の位相比較結果信号ＰＤ＿Ｆ０を第２のカウンタ（Ｆ）１３２に出力する。
第１のカウンタ（Ｒ）１３１からの制御信号に基づき、遅延時間が可変に設定される第１の粗調整遅延回路（ＣＤＬ（Ｆ））１０１は、帰還クロック信号ＣＬＫ＿ＦＤＢの立ち上がりが入力クロック信号ＣＬＫの立ち上がりに対して位相を合わせるように、遅延量が制御される。また、第２のカウンタ（Ｆ）１３２からの制御信号に基づき遅延時間が可変に設定される第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２は、帰還クロック信号ＣＬＫ＿ＦＤＢの立ち下がりが、クロック信号ＣＬＫの立ち下がりに対し位相を合わせるように遅延量が制御される。
第１の微調整遅延回路（ＦＤＬ（Ｒ））１５１は、第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１から出力される２つの信号Ｏ０＿Ｒ、Ｅ０＿Ｒの立ち上がりエッジの位相差に基づき、立ち上がりの位相が微調整された出力信号ＣＬＫ＿Ｒを出力する。
第２の微調整遅延回路（ＦＤＬ（Ｆ））１５２は、第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２から出力される２つの信号Ｏ０＿Ｆ、Ｅ０＿Ｆの立ち上がりエッジの位相差に基づき、立ち上がりの位相が微調整された微調整された出力信号ＣＬＫ＿Ｆを出力する。
マルチプレクサ回路９２は、第１の微調整遅延回路（ＦＤＬ（Ｒ））１５１によって遅延調整されたクロック信号ＣＬＫ＿Ｒの立ち上がりのタイミングを、クロック信号ＣＬＫ＿０の立ち上がり用に、第２の微調整遅延回路（ＦＤＬ（Ｆ））１５２によって遅延調整されたクロック信号ＣＬＫ＿Ｆの立ち上がりのタイミングをクロック信号ＣＬＫ＿０の立ち下がり用に用いるように、切替制御する。そして、位相検知器１２１に帰還入力される帰還クロック信号ＣＬＫ＿ＦＤＢの立ち下がりエッジが、１Ｔモードでは例えば次のサイクルのクロック信号ＣＬＫの立ち上がりエッジと合うように、第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１によって遅延量が調整され、帰還クロック信号ＣＬＫ＿ＦＤＢの立ち下がりエッジが、１Ｔモードでは例えば次次のサイクルのクロック信号ＣＬＫの立ち下がりエッジと合うように、第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２によって遅延量が調整される。
図１３は、図８に示した回路において、モード判定信号Ｍ＿ＳＥＬがＨｉｇｈレベルのときの動作を示すタイミングチャートであり、図３（Ｃ）を参照して説明した１．５Ｔモードの動作に対応している。図１２に示した１Ｔモードに対し、クロック信号ＣＬＫの周期が短くなっている。図１３及び図８を参照して、本実施例における１．５Ｔモードでの動作を説明する。
１Ｔモード時と同様に、例えばＤＬＬ回路の初期化動作において、モードラッチ信号ＬＡＴが１度だけ出力され、モード判定回路９１は、第１の位相比較結果信号ＰＤ＿Ｒ０をラッチして、モード判定信号Ｍ＿ＳＥＬを出力する。
この場合、モードラッチ信号ＬＡＴの立ち上がり遷移の時、第１の位相比較結果信号ＰＤ＿Ｒ０はＨｉｇｈレベルである。すなわち、図１３に示すように、クロック信号の周期が短かいため、位相検知器１２１に帰還入力される帰還クロック信号ＣＬＫ＿ＦＤＢは、該クロック信号ＣＬＫ＿ＦＤＢが作成されるもとになった入力クロック信号ＣＬＫの次サイクルの入力クロック信号ＣＬＫの立ち上がりよりも遅れて立ち上がっている。位相比較結果信号ＰＤ＿Ｒ０はＨｉｇｈレベルとされ、モード判定回路９１は、モード判定信号Ｍ＿ＳＥＬとしてＨｉｇｈレベルを出力し、１．５Ｔモードとなる。
１．５Ｔモードでは、セレクタ９０は、Ｈｉｇｈレベルのモード判定信号Ｍ＿ＳＥＬに基づき、第１の位相比較結果信号ＰＤ＿Ｒ０を、第２のカウンタ（Ｆ）１３２に出力し、第２の位相比較結果信号ＰＤ＿Ｆ０を第１のカウンタ（Ｒ）１３１に出力するように切り替える。
第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１は、第１のカウンタ（Ｒ）１３１から出力される制御信号に基づき、帰還クロック信号ＣＬＫ＿ＦＤＢの立ち下がりがクロック信号ＣＬＫの立ち上がりに対して位相が合うように遅延時間が制御され、第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２は、第２のカウンタ（Ｆ）１３２から出力される制御信号に基づき、帰還クロック信号ＣＬＫ＿ＦＤＢの立ち上がりがクロック信号ＣＬＫの立ち下がりに対して位相が合うように、遅延時間が制御される。すなわち、１．５Ｔモードでは、第１のカウンタ（Ｒ）１３１は、帰還クロック信号ＣＬＫ＿ＦＤＢと入力クロック信号ＣＬＫの立ち下がりの位相差を検出する第２の位相検知器１２２からの第２の位相比較結果信号ＰＤ＿Ｆ０に基づき、第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１の遅延時間を可変させ、第２のカウンタ（Ｆ）１３２は、帰還クロック信号ＣＬＫ＿ＦＤＢと入力クロック信号ＣＬＫの立ち上がりの位相差を検出する第１の位相検知器１２１からの第１の位相比較結果信号ＰＤ＿Ｒ０に基づき、第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２の遅延時間を可変させる。
マルチプレクサ回路９２は、第２の微調整遅延回路（ＦＤＬ（Ｆ））１５２によって遅延調整されたクロック信号ＣＬＫ＿Ｆを用いて、クロック信号ＣＬＫ＿０の立ち上がりを生成し、第１の微調整遅延回路（ＦＤＬ（Ｒ））１５１によって遅延調整されたクロック信号ＣＬＫ＿Ｒを用いて、クロック信号ＣＬＫ＿０の立ち下がりを生成する。
出力クロック信号ＣＬＫ＿０の立ち下がりのタイミングが、第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１、及び第１の微調整遅延回路（ＦＤＬ（Ｒ））１５１によって調整され、出力クロック信号ＣＬＫ＿０の立ち上がりのタイミングが、第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２、及び第２の微調整遅延回路（ＦＤＬ（Ｆ））１５２によって調整される。第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１は、第２の位相検知器１２２の出力ＰＤ＿Ｆ０（入力クロック信号ＣＬＫと帰還クロック信号ＣＬＫ＿ＦＤＢの立ち下がりの位相検知結果）に基づき、遅延量が設定され、第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２は第１の位相検知器１２１の出力ＰＤ＿Ｒ０（入力クロック信号ＣＬＫと帰還クロック信号ＣＬＫ＿ＦＤＢの立ち上がりの位相検知結果）に基づき、遅延量が設定される。
従来の半導体記憶装置のように、１Ｔモードまたは２Ｔモードしかない場合に比べ、本実施例によれば、図１３に示したように、１．５Ｔモードによりクロック信号ＣＬＫの立ち下がりから帰還クロック信号ＣＬＫ＿ＦＤＢの立ち上がりまでの遅延長を、半クロックサイクル分短くすることができる。このため、ノイズによる遅延変動、すなわちジッタを低減できる。
図１１に示したモード判定回路９１は、最小の機能を実現するため、位相比較信号ＰＤ＿Ｒ０のみを用いてモード判定を行う構成とされている。しかしながら、本実施例におういて、モード判定回路９１はかかる構成に限定されるものでないことは勿論である。モード判定回路９１は、第１の位相比較結果信号ＰＤ＿Ｒ０と第２の位相比較結果信号ＰＤ＿Ｆ０の論理和をラッチするという構成としてもよい。あるいは、第１、第２の位相比較結果信号ＰＤ＿Ｒ０、ＰＤ＿Ｆ０と、他の制御信号との所定の論理演算を行うことでモード判定を行う構成としてもよい。
図１４は、本発明に係るＤＬＬ回路の別の実施例の構成を示す図である。図１４に示すように、本実施例は、図８に示した実施例の構成に、さらに、デューティ比検出回路（ＤＣＣ）９３を備えている。
デューティ比検出回路（ＤＣＣ）９３は、帰還クロック信号ＣＬＫ＿ＦＤＢを入力としてデューティ比を検出し、デューティ比検出信号ＰＤ＿ＤＣＣを、セレクタ９０ａに出力する。
セレクタ９０ａは、モード判定回路９１から出力されるモード判定信号Ｍ＿ＳＥＬと、入力される、デューティ比検出結果を有効とするＤＣＣイネーブル信号ＤＣＣｅｎとによって制御され、第１、第２の位相比較結果信号ＰＤ＿Ｒ０、ＰＤ＿Ｆ０と、検出信号ＰＤ＿ＤＣＣから、２つの信号を選択し、第１のカウンタ（Ｒ）１３１と、第２のカウンタ（Ｆ）１３２に伝達する。
図１５は、図１４のセレクタ９０ａの構成の一例を示す図である。図１５を参照すると、セレクタ９０ａは、第１、第２の入力端子から第１、第２の位相比較結果信号ＰＤ＿Ｒ０、ＰＤ＿Ｆ０を入力とする二つのマルチプレクサ９０１、９０２を備え、マルチプレクサ９０１、９０２は、モード判定信号Ｍ＿ＳＥＬがＬｏｗレベルのときは、それぞれＰＤ＿Ｒ０、ＰＤ＿Ｆ０を選択出力する。さらに、モード判定信号Ｍ＿ＳＥＬとＤＣＣイネーブル信号ＤＣＣｅｎを入力とするＡＮＤ回路９０３と、モード判定信号Ｍ＿ＳＥＬの反転信号とＤＣＣイネーブル信号ＤＣＣｅｎを入力とするＡＮＤ回路９０４と、第１と第２の入力端子からマルチプレクサ９０１の出力とデューティ比検出信号ＰＤ＿ＤＣＣとを入力とするマルチプレクサ９０５と、第１と第２の入力端子からマルチプレクサ９０２の出力とデューティ比検出信号ＰＤ＿ＤＣＣを入力とするマルチプレクサ９０６と、を備えている。
図１６は、図１４のデューティ比検出回路（ＤＣＣ）９３の構成の一例を示す図である。図１６を参照すると、デューティ比検出回路（ＤＣＣ）９３は、例えば帰還クロック信号ＣＬＫ＿ＦＤＢのＨｉｇｈレベル期間、図示されない容量（内部ノード、例えばゲート容量等であってもよい）を充電し、帰還クロック信号ＣＬＫ＿ＦＤＢのＬｏｗレベル期間、該容量の蓄積を放電するチャージポンプ回路９３１と、チャージポンプ回路９３１の容量の端子電圧と所定の基準電圧とを比較し、高いか低いかを判定した結果を、デューティ比検出信号ＰＣ＿ＤＣＣとして出力する比較回路９３２を備えている。あるいはデューティ比検出回路（ＤＣＣ）９３の別の構成として、帰還クロック信号ＣＬＫ＿ＦＤＢのＨｉｇｈレベル期間、第１の容量（内部ノード、例えばゲート容量等であってもよい）を放電（充電）し、帰還クロック信号ＣＬＫ＿ＦＤＢのＬｏｗレベル期間、第１の容量と同一の容量値の第２の容量を放電（充電）し、二つの容量のうちいずれがＨｉｇｈレベルであるか、Ｌｏｗレベルであるかを判定し、デューティ比検出信号ＰＣ＿ＤＣＣを出力する構成としてもよい。なお、デューティ比検出回路（ＤＣＣ）９３は、他の任意の公知の回路を用いて構成してもよいことは勿論である。
ＤＣＣイネーブル信号ＤＣＣｓｅｎ、モード判定信号Ｍ＿ＳＥＬがＨｉｇｈレベル（１．５Ｔモード）のとき、マルチプレクサ９０５はＰＤ＿ＤＣＣを選択する。これ以外の場合、マルチプレクサ９０５は、マルチプレクサ９０１の出力を選択出力する。
ＤＣＣｓｅｎがＨｉｇｈレベル、Ｍ＿ＳＥＬがＬｏｗレベルのとき、マルチプレクサ９０６はＰＤ＿ＤＣＣを選択する。これ以外の場合、第４のマルチプレクサ９０９は、マルチプレクサ９０２の出力を選択出力する。
本実施例において、ＤＣＣイネーブル信号ＤＣＣｅｎ＝Ｌｏｗレベルとして、デューティ比検出回路９３を非活性とする場合、セレクタ９０ａは、マルチプレクサ９０５、９０６は、マルチプレクサ９０１、９０２の出力をそのまま信号ＰＤ＿Ｒ、ＰＤ＿Ｆとして出力し、図９に示したセレクタ９０と同様とされ、図８を参照して説明した実施例と同様の動作を行う。
本実施例において、デューティ比検出回路９３を用いる場合、すなわちＤＣＣイネーブル信号ＤＣＣｅｎ＝Ｈｉｇｈレベルの場合、クロック信号ＣＬＫの立ち上がりに対して帰還クロック信号ＣＬＫ＿ＦＤＢの立ち上がりの位相を合わせる調整が行われ、立ち下がりは、デューティ比検出結果信号ＰＤ＿ＤＣＣを用いることで、自動的にデューティの補正を行う。
クロック信号ＣＬＫの立ち下がりに帰還クロック信号ＣＬＫ＿ＦＤＢの立ち下がりの位相をあわせ、クロック信号ＣＬＫの立ち上がりに、デューティ比検出結果信号ＰＤ＿ＤＣＣを用いてデューティ比を補正するようにしてもよい。
従来のＤＤＲメモリでは、クロック信号ＣＬＫの立ち上がりと立ち下がりの両エッジに対して、クロック信号ＣＬＫ＿ＦＤＢの位相を合わせている。
しかし、更なる高速動作が必要とされる場合、クロック信号ＣＬＫのデューティ比の制御が困難になって来ることも予測される。このため、デューティ比補正機能が必要とされる。
本実施例の動作を以下に説明する。ＤＣＣイネーブル信号ＤＣＣｅｎがＬｏｗレベルの場合の動作は、図８に示した実施例の動作と同様である。すなわち、図１５のセレクタ９０ａにおいて、ＡＮＤ回路９０３、９０４の出力はＬｏｗレベルとなり、図９のセレクタ９０と同様の働きを行う。
ＤＣＣイネーブル信号ＤＣＣｅｎがＬｏｗレベル、且つモード判定信号Ｍ＿ＳＥＬがＬｏｗレベル（１Ｔモード）の場合、第１の位相比較結果信号（ＰＤ＿Ｒ０）を、第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１の制御に、第２の位相比較結果信号（ＰＤ＿Ｆ０）を第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２の制御に用い、帰還クロック信号ＣＬＫ＿ＦＤＢの立ち上がりのタイミングを、第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１で調整し、帰還クロック信号ＣＬＫ＿ＦＤＢの立ち下がりのタイミングを第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２で調整する。
ＤＣＣイネーブル信号ＤＣＣｅｎがＬｏｗレベル、且つモード判定信号Ｍ＿ＳＥＬがＨｉｇｈレベル（１．５Ｔモード）の場合、第２の位相比較結果信号ＰＤ＿Ｆ０を第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１の制御に、第１の位相比較結果信号ＰＤ＿Ｒ０を、第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２の制御に用い、クロック信号ＣＬＫ＿ＦＤＢの立ち上がりのタイミングを、入力クロック信号ＣＬＫの立ち下がりを遅延させる第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２で調整し、クロック信号ＣＬＫ＿ＦＤＢの立ち下がりのタイミングを、入力クロック信号ＣＬＫの立ち上がりを遅延させる第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１で調整する。
ＤＣＣイネーブル信号ＤＣＣｅｎがＨｉｇｈレベル、且つモード判定信号Ｍ＿ＳＥＬがＬｏｗレベル（１Ｔモード）の場合、ＡＮＤ回路９０３の出力はＬｏｗレベル、ＡＮＤ回路９０４の出力はＨｉｇｈレベルとなり、マルチプレクサ９０５は、マルチプレクサ９０１の出力、すなわち第１の位相比較結果信号（ＰＤ＿Ｒ０）を出力信号ＰＤ＿Ｒとして出力し、マルチプレクサ９０６は、ＰＤ＿ＤＣＣを出力信号ＰＤ＿Ｆとして出力する。すなわち、第１の位相比較結果信号（ＰＤ＿Ｒ０）を、第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１の制御に、デューティ比検出結果信号ＰＤ＿ＤＣＣを、第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２の制御に用いる。クロック信号ＣＬＫ＿ＦＤＢの立ち上がりのタイミングを、第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１で調整し、クロック信号ＣＬＫ＿ＦＤＢの立ち下がりのタイミングを第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２で調整する。
ＤＣＣイネーブル信号ＤＣＣｅｎがＨｉｇｈレベル、且つモード判定信号Ｍ＿ＳＥＬがＨｉｇｈレベル（１．５Ｔモード）の場合、ＡＮＤ回路９０３の出力はＨｉｇｈレベル、ＡＮＤ回路９０４の出力はＬｏｗレベルとなり、マルチプレクサ９０５は、ＰＤ＿ＤＣＣを出力信号ＰＤ＿Ｒとして出力し、マルチプレクサ９０６は、マルチプレクサ９０２の出力、すなわち第１の位相比較結果信号（ＰＤ＿Ｒ０）を出力信号ＰＤ＿Ｆとして出力する。すなわちデューティ比検出結果信号ＰＤ＿ＤＣＣを、第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１の制御に用い、第１の位相比較結果信号（ＰＤ＿Ｒ０）を、第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２の制御に用いる。帰還クロック信号ＣＬＫ＿ＦＤの立ち上がりを、第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２で調整し、クロック信号ＣＬＫ＿ＦＤの立ち下がりのタイミングを第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１で調整する。
上記制御により、 デューティ比検出回路９３によるデューティ比調整機能を付加した場合でも、１Ｔモード、１．５Ｔモードの動作を実現できる。
図１７は、図１４の構成から、位相検知器（Ｐ／Ｄ（Ｆ））１２２を削除し、立ち下がり側の調整に、デューティ比検出回路９３からのデューティ比検出結果信号ＰＤ＿ＤＣＣを用いるようしたものである。
図１４及び図１５に示す構成において、デューティ比検出結果信号ＰＤ＿ＤＣＣを、セレクタ９０ａの入力端子ＰＤ＿Ｆ０に接続する構成に変更することで、常に、ＤＣＣｅｎがＨｉｇｈレベルである場合の動作と同様に動作する。この実施例の動作は、図１４及び図１５を参照して説明した前記実施例において、ＤＣＣｅｎ＝Ｈｉｇｈレベルのときの動作を同じである。
図１８は、本発明のさらに別の実施例の構成を示す図である。本実施例では、前記実施例で用いられたセレクタ９０ａを除き、位相検知器９４１、９４２の出力レベルを反転できるように構成し、比較対照とされる帰還クロック信号ＣＬＫ＿ＦＤＢも反転できるよう構成し、モード判定結果Ｍ＿ＳＥＬによって、クロック信号の立ち上がり又は立ち下がりのいずれと比較するか切り替え自在とされている。
図１９は、図１８の第１の位相検知器９４１の構成を示す図である。図１９を参照すると、第１の位相検知器９４１は、入力クロック信号ＣＬＫと帰還クロック信号ＣＬＫ＿ＦＤＢの位相差を検出し、相補（正転及び反転）の位相比較結果信号を出力する位相検知器（ＰＤ）９４１と、位相検知器９４１から出力される、正転及び反転の位相比較結果信号のうち、モード判定信号Ｍ＿ＳＥＬでいずれか一方を選択して位相比較結果信号ＰＲ＿Ｒ０として出力するマルチプレクサ９４２を備えている。第２の位相検知器９４２の構成も同様とされる。ただし、第２の位相検知器９４２には、帰還クロック信号ＣＬＫ＿ＦＤＢの反転信号が入力され、位相比較結果信号ＰＤ＿Ｆ０を出力する。
モード判定信号Ｍ＿ＳＥＬがＬｏｗレベルのとき、第１、第２の位相検知器９４１、９４２は、それぞれ、正転位相比較結果信号をＰＤ＿Ｒ０、ＰＤ＿Ｆ０として出力し、モード判定信号Ｍ＿ＳＥＬがＨｉｇｈレベルのとき、第１、第２の位相検知器９４１、９４２は、それぞれ反転位相比較結果信号をＰＤ＿Ｒ０、ＰＤ＿Ｆ０として出力する。
図２０は、ダミー回路９５（バッファとスイッチ回路）の構成を示す図である。クロック信号ＣＬＫ０のエッジによって、バッファ回路９５１は、立ち上がり、立ち下がりの信号を生成し、マルチプレクサ９５２は、モード判定信号Ｍ＿ＳＥＬでいずれか一方を選択する。モード判定信号Ｍ＿ＳＥＬがＬｏｗレベルのとき、マルチプレクサ９５２は、立ち上がりエッジを選択して信号ＣＬＫ＿ＦＤＢとして出力し、モード判定信号Ｍ＿ＳＥＬがＬｏｗレベルのとき、マルチプレクサ９５２は、立ち下がりエッジを選択して信号ＣＬＫ＿ＦＤＢとして出力する。
モード判定信号Ｍ＿ＳＥＬがＬｏｗレベルのとき、第１、第２の位相検知器９４１、９４２は、クロック信号ＣＬＫと帰還クロック信号ＣＬＫ＿ＦＤＢの立ち上がりエッジの位相比較結果ＰＤ＿Ｒ０、クロック信号ＣＬＫと帰還クロック信号ＣＬＫ＿ＦＤＢの立ち下がりエッジの位相比較結果ＰＤ＿Ｆ０を、それぞれ第１、第２のカウンタ１３１、１３２に出力し、第１、第２のカウンタ１３１、１３２は第１、第２の粗調整遅延回路１０１、１０２の遅延時間を調整し、マルチプレクサ回路９２は、入力クロック信号ＣＬＫの立ち上がりと立ち下がりエッジを、第１、第２の粗調整遅延回路１０１、１０２、第１、第２の微調整遅延回路１５１、１５２で遅延調整した信号に基づき、立ち上がりと立ち下がりが規定される信号ＣＬＫ＿０を出力する。入力バッファ及び出力バッファのダミー回路をなすバッファ・スイッチ９５は、モード判定信号Ｍ＿ＳＥＬがＬｏｗレベルのとき、信号ＣＬＫ＿０の立ち上がりエッジで立ち上がる信号をＣＬＫ＿ＦＢＤとして出力する。
モード判定信号Ｍ＿ＳＥＬがＨｉｇｈレベルのとき、第１、第２の位相検知器９４１、９４２は、クロック信号ＣＬＫと帰還クロック信号ＣＬＫ＿ＦＤＢの立ち上がりエッジの位相比較結果信号の反転信号ＰＤ＿Ｒ０と、クロック信号ＣＬＫと帰還クロック信号ＣＬＫ＿ＦＤＢの立ち下がりエッジの位相比較結果の反転信号ＰＤ＿Ｆ０を、それぞれ第１、第２のカウンタ１３１、１３２に出力する。第１、第２のカウンタ１３１、１３２のカウント値に基づき、第１、第２の粗調整遅延回路１０１、１０２における立ち上がりエッジの遅延量と立ち下がりエッジの遅延量が調整される。
マルチプレクサ回路９２は、入力クロック信号ＣＬＫの立ち下がり（第２の微調整遅延回路１５２の出力）に基づき、立ち上がり、入力クロック信号ＣＬＫの立ち上がり（第２の微調整遅延回路１５１の出力）に基づき立ち下がる出力クロック信号ＣＬＫ＿０を出力する。
ＤＬＬ回路の入力バッファ１１及び出力バッファ１７等の遅延時間をＤＬＬ回路の帰還ループにおいて補償するダミー回路をなすバッファ・スイッチ９５は、モード判定信号Ｍ＿ＳＥＬがＨｉｇｈベルのとき、バッファ９５１の反転出力を選択し、出力クロック信号ＣＬＫ＿０の立ち上がりエッジで立ち下がり、出力クロック信号ＣＬＫ＿０の立ち下がりエッジで立ち上がる信号を、帰還クロック信号ＣＬＫ＿ＦＤＢとして出力する。帰還クロック信号ＣＬＫ＿ＦＤＢは、入力クロック信号の立ち下がりと立ち上がりで、立ち上がりと立ち下がりがそれぞれ規定される出力クロック信号ＣＬＫ＿０とは、逆相となる。
かかる構成により、帰還クロック信号ＣＬＫ＿ＦＤＢの立ち上がりエッジが入力クロック信号ＣＬＫの立ち上がりの位相と合うように、第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１での遅延量を調整し、帰還クロック信号ＣＬＫ＿ＦＤＢの立ち下がりエッジが入力クロック信号ＣＬＫの立ち下がりの位相と合うように、第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２での遅延量を調整するモードと、帰還クロック信号ＣＬＫ＿ＦＤＢの立ち上がりが入力クロック信号ＣＬＫの立ち下がりの位相と合うように、第２の粗調整遅延回路（ＣＤＬ（Ｆ））１０２での遅延量を調整し、帰還クロック信号ＣＬＫ＿ＦＤＢの立ち下がり（出力クロック信号ＣＬＫ＿０の立ち上がりに基づき生成される）が入力クロック信号ＣＬＫの立ち上がりの位相と合うように、第１の粗調整遅延回路（ＣＤＬ（Ｒ））１０１での遅延量を調整するモードとの切り替えを実現している。
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の原理の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明によれば、簡易な構成により、出力信号の立ち上がりと立ち下がりの遷移エッジの入力信号の対応する遷移エッジからの遅延時間をそれぞれ可変に設定することができ、消費電力の増大、回路面積の増大を抑止低減している。かかる本発明によれば、例えばＤＤＲＩＩ／Ｉ−ＳＤＲＡＭ等の高速同期式半導体記憶装置の開発において、ＤＬＬ回路の低ジッタ・小面積化を実現することができる。
また本発明によれば、簡易な構成により、１つのＤＬＬ回路で１Ｔモードと、１．５Ｔモードの切り替えを実現している。
本発明に係る遅延回路の一実施例の構成を示す図である。 本発明に係る遅延回路の一実施例の動作を説明するタイミング図である。 ＤＬＬの動作モードを説明するタイミング図であり、（Ａ）は１Ｔモード、（Ｂ）は２Ｔモード、（Ｃ）は１．５Ｔモードである。 本発明に係るＤＬＬの一実施例の構成を示す図である。 本発明に係る遅延回路列（ＣＤＬ）の一実施例の構成を示す図である。 本発明に係る遅延回路列（ＣＤＬ）の他の実施例の構成を示す図である。 本発明に係る遅延回路列（ＣＤＬ）のさらに別の実施例の構成を示す図である。 本発明に係るＤＬＬの第２の実施例の構成を示す図である。 本発明に係るＤＬＬの第２の実施例におけるセレクタの構成の一例を示す図である。 本発明に係るＤＬＬの第２の実施例におけるマルチプレクサの構成の一例を示す図である。 本発明に係るＤＬＬの第２の実施例におけるモード判定回路の構成の一例を示す図である。 本発明に係るＤＬＬの第２の実施例の１Ｔモードの動作を説明するためのタイミング図である。 本発明に係るＤＬＬの第２の実施例の１．５Ｔモードの動作を説明するためのタイミング図である。 本発明に係るＤＬＬの第３の実施例の構成を示す図である。 本発明に係るＤＬＬの第３の実施例におけるセレクタの構成の一例を示す図である。 本発明に係るＤＬＬの第３の実施例におけるデューティ比検出回路の構成の一例を示す図である。 本発明に係るＤＬＬの第４の実施例の構成を示す図である。 本発明に係るＤＬＬの第５の実施例の構成を示す図である。 本発明に係るＤＬＬの第５の実施例における位相検知器の構成の一例を示す図である。 本発明に係るＤＬＬの第５の実施例におけるダミー回路（ＢＵＦ−ＳＷ）の構成の一例を示す図である。 従来のＤＬＬ（同期遅延ループ）の構成を示す図である。 従来のＤＬＬの構成を示す図である。 従来の遅延回路列の構成を示す図である。
符号の説明
１０、１０Ａ 粗調整遅延回路
１１ 入力バッファ
１２ 位相検知器
１３ カウンタ（アップダウンカウンタ）
１４ 選択回路
１５ 微調整遅延回路（位相インタポレータ）
１６ マルチプレクサ
１７ マルチプレクサ（データマルチプレクサ・バッファ）
１８ ダミー回路
９０、９０Ａ セレクタ
９１ モード判定回路
９２ マルチプレクサ（ＭＵＸ・ｓｅｌ）
９３ デューティ比検出回路
９５ バッファ・スイッチ
１０１〜１１５ インバータ
１１１〜１４７ ＮＡＮＤ回路
１５１〜１８１ ＮＯＲ回路
２０１〜２１８、２３３、２３４ インバータ
２２１〜２３２ トライステートインバータ
２４１、２４２、２４３、２４４ ＯＲ回路
９０１、９０２、９０５、９０５ マルチプレクサ
９０３、９０４ ＡＮＤ回路
９１１ Ｄ型フリップフロップ
９２１、９２２ マルチプレクサ
９２３ ＳＲフルフリップフロップ
９３１ チャージポンプ
９３２ 比較器（正転バッファ）
Ｉ０ 入力信号
Ｉ１〜Ｉ１２ 第１の遅延回路列の各段の出力
Ｏ０ 出力信号
Ｏ１〜Ｏ１２ 第２の遅延回路列の各段の出力


Claims (15)

  1. 複数段の遅延単位を有する第１の遅延回路列と、
    複数段の遅延単位を有する第２の遅延回路列と、
    前記第１の遅延回路列の各段に対応して設けられ、前記第１の遅延回路列の各段の遅延単位の出力をそれぞれ受け、それぞれに入力される制御信号に基づき、前記遅延単位の出力の、前記第２の遅延回路列の対応する段への転送を制御する複数の転送回路と、
    を備え、
    前記第１の遅延回路列の各段の遅延単位は、該遅延単位に入力される信号を反転出力し、
    前記第２の遅延回路列の各段の遅延単位は、該遅延単位に対応する前記転送回路の出力信号と、該遅延単位の前段の遅延単位の出力信号とを入力し、入力した信号の論理演算結果を、後段に出力する論理回路を含み、
    前記第１の遅延回路列の奇数段の遅延単位の出力を入力とする複数の転送回路のうち一つの前記転送回路が、対応する制御信号により選択され、
    前記第１の遅延回路列の偶数段の遅延単位の出力を入力とする複数の転送回路のうち１つの前記転送回路が、対応する制御信号により選択され、
    前記第２の遅延回路列から出力される出力信号の立ち上がりと立ち下がりのタイミングは、前記第１の遅延回路列に入力される信号の立ち上がりと立ち下がりに対して、それぞれ、可変に設定される、ことを特徴とする遅延回路。
  2. 前記第１の遅延回路列の入力端に入力され前記第１の遅延回路列を伝搬する入力信号のエッジは、入力される制御信号で選択された転送回路を介して、前記第２の遅延回路列を構成する遅延単位のうち前記選択された転送回路に対応する遅延単位に入力され、前記遅延単位から前記第２の遅延回路列を出力方向に伝搬して前記第２の遅延回路列の出力端から出力され、
    前記第２の遅延回路列の出力端からの出力信号のエッジは、対応する前記入力信号のエッジのタイミングから、前記選択された転送回路で確定される伝搬経路を構成する前記第１及び第２の遅延回路列の段数と前記転送回路の遅延時間とで規定される分遅延されている、ことを特徴とする請求項１記載の遅延回路。
  3. 複数段の遅延単位を有する第１の遅延回路列と、
    複数段の遅延単位を有する第２の遅延回路列と、
    前記第１の遅延回路列の各段に対応して設けられ、前記第１の遅延回路列の各段の遅延単位の出力をそれぞれ受け、それぞれに入力される制御信号に基づき、前記遅延単位の出力の、前記第２の遅延回路列の対応する段への転送を制御する複数の転送回路と、
    を備え、
    前記第１の遅延回路列の各段の遅延単位は、該遅延単位に入力される信号を反転出力し、
    前記第２の遅延回路列の各段の遅延単位は、該遅延単位に対応する前記転送回路の出力信号と、該遅延単位の前段の遅延単位の出力信号とを入力し、入力した信号の論理演算結果を、後段に出力する論理回路を含み、
    前記転送回路に入力される制御信号は、偶数段、又は奇数段のそれぞれについて、ある段に対応する転送回路の制御信号が活性化される場合、前記転送回路以降の段の転送回路に入力される制御信号が活性化される、ことを特徴とする遅延回路。
  4. 複数段の遅延単位を有する第１の遅延回路列と、
    複数段の遅延単位を有する第２の遅延回路列と、
    複数段の遅延単位を有する第３の遅延回路列と、
    前記第１の遅延回路列の所定の段に対応して設けられ、それぞれに入力される制御信号に基づき、前記第１の遅延回路列の各段の遅延単位の出力の、前記第２の遅延回路列の対応する段への転送を制御する第１の転送回路群と、
    前記第１の遅延回路列所定の段に対応して設けられ、それぞれに入力される制御信号に基づき、前記第３の遅延回路列の各段の出力の、前記第３の遅延回路列の対応する段への転送を制御する第２の転送回路群と、
    を備え、
    前記第１の遅延回路列の各段の遅延単位は、該遅延単位に入力される信号を反転出力し、
    前記第２の遅延回路列の各段の遅延単位は、第１群の転送回路のうち該遅延単位に対応する１つの転送回路の出力信号と、該遅延単位の前段の遅延単位の出力信号とを入力し、入力した信号の論理演算結果を、後段に出力する論理回路を含み、
    前記第３の遅延回路列の各段の遅延単位は、第２群の転送回路のうち該遅延単位に対応する１つ転送回路の出力信号と、該遅延単位の前段の遅延単位の出力信号とを入力し、入力した信号の論理演算結果を、後段に出力する論理回路を含む、ことを特徴とする遅延回路。
  5. 複数段の遅延単位を有する遅延回路列と、
    入力された制御信号に基づきオン・オフ制御される第１のスイッチと、前記遅延回路列の遅延単位のうち、前記制御信号に対応する段数の遅延単位の出力に接続され、前記遅延回路列に入力され伝搬する入力信号の立ち上がり又は立ち下がりの一方の遷移エッジが、前記選択制御信号に対応する段数を通過した時点でオンし、オン状態の前記第１のスイッチを介して、共通ノードを一の論理値から他の論理値に遷移させる第２のスイッチと、を少なくとも含み、
    前記共通ノードに接続され、前記共通ノードの前記遷移を受けて、立ち上がり又は立ち下がりの信号を生成する信号生成回路と、
    前記遅延回路列に入力される入力信号を受け、前記入力信号の立ち上がり又は立ち下がりの他方の遷移で、前記共通ノードを前記一の論理値に設定する制御回路と、
    を備えている、ことを特徴とする遅延回路。
  6. 前記遅延回路列における互いに異なる段の複数の遅延単位の出力にそれぞれ接続されオン・オフ制御される複数の前記第２のスイッチの一端が、前記共通ノードに共通に接続され、
    複数の前記第２のスイッチの各スイッチの他端と電源間に、前記制御信号を入力し、オン・オフ制御される前記第１のスイッチがそれぞれ設けられている、ことを特徴とする請求項５記載の遅延回路。
  7. 前記遅延回路列の遅延単位を反転回路で構成し、奇数段のそれぞれの遅延単位の出力にそれぞれ接続される前記第２のスイッチと、前記第２のスイッチに対応する前記第１のスイッチとからなる直列回路を、奇数段用に設けられた第１の共通ノードに接続し、
    偶数段のそれぞれの遅延単位の出力にそれぞれ接続される前記第２のスイッチと、前記第２のスイッチに対応する前記第１のスイッチとからなる直列回路を、偶数段用に設けられた第２の共通ノードに接続し、
    前記第１及び第２の共通ノードに対してそれぞれ前記信号生成回路を備え、
    出力の立ち上がりと立ち下がりの、入力の立ち上がりと立ち下がりからの遅延を、それぞれ可変としている、ことを特徴とする請求項５記載の遅延回路。
  8. 複数段の遅延単位を有する遅延回路列と、
    前記遅延回路列の所定個おきの奇数段の遅延単位の出力を制御端子に受けるスイッチと、制御信号を制御端子に受けるスイッチとの直列回路が複数組、第１の電源と第１の共通ノード間に並列に接続され、
    前記第１の共通ノードが第２の電源電位のときオンし、第１の論理レベルを出力する第１の信号生成回路と、
    入力信号と前記第１の信号生成回路の出力に基づき、前記第１の共通ノードの前記第２の電源電位への設定を制御する信号を出力する第１の制御回路と、
    前記遅延回路列の所定個おきの偶数段の遅延単位の出力を制御端子に受けるスイッチと、制御信号を制御端子に受けるスイッチとの直列回路が複数組、前記第１の電源と第２の共通ノード間に並列に接続され、
    前記第２の共通ノードが前記第２の電源電位のときオンし、第２の論理レベルを出力する第２の信号生成回路と、
    入力信号と前記第２の信号生成回路の出力に基づき、前記第２共通ノードの前記第２の電源電位への設定を制御する信号を出力する第２の制御回路と、
    を備え、
    前記第１及び第２の信号生成回路からは、前記入力信号の立ち下がりエッジをそれぞれ遅延させた信号と、前記入力信号の立ち上がりエッジを遅延させた信号が出力される、ことを特徴とする遅延回路。
  9. 複数段の遅延単位を有する遅延回路列と、
    前記遅延回路列の所定個おきの第１群の奇数段の遅延単位の出力を制御端子に受けるスイッチと、制御信号を制御端子に受けるスイッチとの直列回路が複数組、第１の電源と第１の共通ノード間に並列に接続され、
    前記遅延回路列の所定個おきの第２群の奇数段の遅延単位の出力を制御端子に受けるスイッチと、制御信号を制御端子に受けるスイッチと、の直列回路が複数組、前記第１の電源と第２の共通ノード間に並列に接続され、
    前記第１の共通ノードが第２の電源電位のときオンし、第１の論理レベルを出力する第１の信号生成回路と、
    前記第２の共通ノードが前記第２の電源電位のときオンし、第１の論理レベルを出力する第２の信号生成回路と、
    入力信号と前記第１及び第２の信号生成回路の出力に基づき、前記第１および第２の共通ノードの前記第２の電源電位への設定を制御する信号を出力する第１の制御回路と、
    前記遅延回路列の所定個おきの第１群の偶数段の遅延単位の出力を制御端子に受けるスイッチと、制御信号を制御端子に受けるスイッチとの直列回路が複数組、前記第１の電源と第３の共通ノード間に並列に接続され、
    前記第１の遅延回路列の所定個おきの第２群の偶数段の遅延単位の出力を制御端子に受けるスイッチと、制御信号を制御端子に受けるスイッチとの直列回路が複数組、前記第１の電源と第４の共通ノード間に並列に接続され、
    前記第３の共通ノードが前記第２の電源電位のときオンし、第２の論理レベルを出力する第３の信号生成回路と、
    前記第４の共通ノードが前記第２の電源電位のときオンし、第２の論理レベルを出力する第４の信号生成回路と、
    入力信号と前記第３及び第４の信号生成回路の出力に基づき、前記第３および第４の共通ノードの前記第２の電源電位への設定を制御する信号を出力する第２の制御回路と、
    を備え、
    前記第１及び第２の信号生成回路と、前記第３及び第４の信号生成回路からは、前記入力信号の立ち下がりエッジをそれぞれ遅延させた第１、第２の出力信号と、前記入力信号の立ち上がりエッジをそれぞれ遅延させた第３、第４の出力信号が出力される、ことを特徴とする遅延回路。
  10. 入力クロック信号を入力する第１の遅延回路と、
    前記第１の遅延回路から出力されるクロック信号の立ち上がりに基づき出力信号の位相の微調整を行う第２の遅延回路と、
    前記第１の遅延回路から出力されるクロック信号の立ち下がりに基づき出力信号の位相の微調整を行う第３の遅延回路と、
    前記第２の遅延回路の出力信号と前記第３の遅延回路の出力信号とを入力し、入力した２つの前記出力信号を多重化した出力クロック信号を出力する多重化回路と、
    前記入力クロック信号と前記多重化回路からの出力クロック信号を入力とし立ち上がりエッジの位相差を検出する第１の位相検知回路と、
    入力クロック信号と前記多重化回路からの出力クロック信号を入力とし立ち下がりエッジの位相差を検出する第２の位相検知回路と、
    前記第１の位相検知回路での位相検出結果を計数する第１のカウンタと、
    前記第２の位相検知回路での位相検出結果を計数する第２のカウンタと、
    前記第１のカウンタでのカウント出力に基づき、前記第１の遅延回路における立ち上がりのタイミングを調整するための制御信号を出力する第１の選択回路と、
    前記第２のカウンタでのカウント出力に基づき、前記第１の遅延回路における立ち下がりのタイミングを調整するための制御信号を出力する第２の選択回路と、
    を備え、
    前記第１の遅延回路が、
    複数段の遅延単位を有する第１の遅延回路列と、
    複数段の遅延単位を有する第２の遅延回路列と、
    前記第１の遅延回路列の各段に対応して設けられ、前記第１の遅延回路列の各段の遅延単位の出力をそれぞれ受け、それぞれに入力される制御信号に基づき、前記遅延単位の出力の、前記第２の遅延回路列の対応する段への転送を制御する複数の転送回路と、
    を備え、
    前記第１の遅延回路列の各段の遅延単位は、該遅延単位に入力される信号を反転出力し、
    前記第２の遅延回路列の各段の遅延単位は、該遅延単位に対応する前記転送回路の出力信号と、該遅延単位の前段の遅延単位の出力信号とを入力し、入力した信号の論理演算結果を、後段に出力する論理回路を含む、ことを特徴とする遅延同期ループ装置。
  11. 入力クロック信号を入力する第１の遅延回路と、
    前記第１の遅延回路から出力されるクロック信号の立ち上がりに基づき出力信号の位相の微調整を行う第２の遅延回路と、
    前記第１の遅延回路から出力されるクロック信号の立ち下がりに基づき出力信号の位相の微調整を行う第３の遅延回路と、
    前記第２の遅延回路の出力信号と前記第３の遅延回路の出力信号とを入力し、入力した２つの前記出力信号を多重化した出力クロック信号を出力する多重化回路と、
    前記入力クロック信号と前記多重化回路からの出力クロック信号を入力とし立ち上がりエッジの位相差を検出する第１の位相検知回路と、
    入力クロック信号と前記多重化回路からの出力クロック信号を入力とし立ち下がりエッジの位相差を検出する第２の位相検知回路と、
    前記第１の位相検知回路での位相検出結果を計数する第１のカウンタと、
    前記第２の位相検知回路での位相検出結果を計数する第２のカウンタと、
    前記第１のカウンタでのカウント出力に基づき、前記第１の遅延回路における立ち上がりのタイミングを調整するための制御信号を出力する第１の選択回路と、
    前記第２のカウンタでのカウント出力に基づき、前記第１の遅延回路における立ち下がりのタイミングを調整するための制御信号を出力する第２の選択回路と、
    を備え、
    前記第１の遅延回路が、請求項１乃至９のいずれか一に記載の遅延回路よりなる、ことを特徴とする遅延同期ループ装置。
  12. 前記第１の遅延回路が、前記入力信号から生成した互いに位相が異なる複数の立ち上がりエッジの信号と、前記入力信号の反転信号から生成した互いに位相が異なる複数の立ち下がりエッジの信号を出力する、ことを特徴とする請求項１０又は１１記載の遅延同期ループ装置。
  13. 請求項１０又は１１記載の遅延同期ループ装置を備え、
    前記多重化回路から出力される出力クロック信号の立ち上がりと立ち下がりエッジとに基づき、パラレルに入力される読み出しデータを選択してシリアルに出力するデータマルチプレクサと、前記マルチプレクサの出力を入力してデータ出力端子から出力する出力バッファを備えている、ことを特徴とする、半導体記憶装置。
  14. 前記データマルチプレクサと等価な遅延時間のダミー回路を備え、
    前記ダミー回路は、前記多重化回路からの出力クロック信号を入力し前記出力クロック信号の遷移に基づき、帰還クロック信号を出力し、前記第１、第２の位相検知回路には、前記ダミー回路からの帰還クロック信号が供給される、ことを特徴とする、請求項１３記載の半導体記憶装置。
  15. 請求項１乃至９のいずれか一に記載の遅延回路を備え、出力信号の立ち上がりと立ち下がりエッジを、入力信号の立ち上がりと立ち下がりエッジに対して、独立に可変させて出力する、ことを特徴とする信号発生装置。
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