JP3501880B2 - Method of manufacturing semiconductor integrated circuit device and semiconductor wafer - Google Patents
Method of manufacturing semiconductor integrated circuit device and semiconductor waferInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、高抵抗負荷型のメモリセルを備
えたＳＲＡＭ(Static Random Access Memory) を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor integrated circuit device, and in particular, it is effective when applied to a semiconductor integrated circuit device having an SRAM (Static Random Access Memory) including a high resistance load type memory cell. Technology.
【０００２】[0002]
【従来の技術】半導体記憶装置としてのＳＲＡＭは、ワ
ード線と一対の相補性データ線との交差部に、フリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insul
ator Semiconductor Field Effect Transistor) とで構
成されたメモリセルを備えている。2. Description of the Related Art An SRAM as a semiconductor memory device has a flip-flop circuit and two transfer MISFETs (Metal Insuls) at the intersection of a word line and a pair of complementary data lines.
ator Semiconductor Field Effect Transistor).
【０００３】上記フリップフロップ回路は、一例として
２個の駆動用ＭＩＳＦＥＴと２個の高抵抗負荷素子とで
構成され、１ビットの情報を記憶する。２個の駆動用Ｍ
ＩＳＦＥＴのそれぞれのゲート電極は、他方の駆動用Ｍ
ＩＳＦＥＴのドレイン領域に接続され、それぞれのソー
ス領域は接地電位（ＧＮＤ）に固定される。２個の高抵
抗負荷素子のそれぞれの一端は、駆動用ＭＩＳＦＥＴの
ドレイン領域に接続され、他端には電源電圧（Ｖcc）が
印加される。The flip-flop circuit is composed of, for example, two driving MISFETs and two high resistance load elements, and stores 1-bit information. 2 drive M
Each gate electrode of the ISFET has a driving M of the other
The source region is connected to the drain region of the ISFET and is fixed to the ground potential (GND). One end of each of the two high resistance load elements is connected to the drain region of the driving MISFET, and the power supply voltage (Vcc) is applied to the other end.
【０００４】一方の駆動用ＭＩＳＦＥＴのドレイン領域
には、一方の転送用ＭＩＳＦＥＴのソース領域が接続さ
れ、他方の駆動用ＭＩＳＦＥＴのドレイン領域には、他
方の転送用ＭＩＳＦＥＴのソース領域が接続される。２
個の転送用ＭＩＳＦＥＴのそれぞれのドレイン領域には
相補性データ線が接続され、それぞれのゲート電極には
ワード線が接続される。The source region of one transfer MISFET is connected to the drain region of one drive MISFET, and the source region of the other transfer MISFET is connected to the drain region of the other drive MISFET. Two
Complementary data lines are connected to the respective drain regions of the individual transfer MISFETs, and word lines are connected to the respective gate electrodes.
【０００５】上記のような高抵抗負荷型のメモリセルを
備えたＳＲＡＭについては、例えば特開昭６３−１６６
５８号公報に記載がある。この公報に記載されたＳＲＡ
Ｍのメモリセルは、駆動用ＭＩＳＦＥＴおよび転送用Ｍ
ＩＳＦＥＴのそれぞれのゲート電極とワード線とを第１
層目の多結晶シリコン膜で構成し、高抵抗負荷素子を第
２層目の多結晶シリコン膜で構成している。そして、駆
動用ＭＩＳＦＥＴのソース領域を接地電位に固定するた
めの接地電圧線を第３層目の多結晶シリコン膜で構成
し、データ線を接地電圧線の上層に形成したアルミニウ
ム（Ａｌ）配線で構成している。An SRAM provided with a high resistance load type memory cell as described above is disclosed in, for example, Japanese Patent Laid-Open No. 63-166.
It is described in Japanese Patent No. 58. SRA described in this publication
The memory cell of M is a driving MISFET and a transfer M.
Each of the gate electrodes and word lines of the ISFET is first
The high-resistance load element is formed of the second-layer polycrystalline silicon film. The ground voltage line for fixing the source region of the driving MISFET to the ground potential is composed of the third-layer polycrystalline silicon film, and the data line is the aluminum (Al) wiring formed on the upper layer of the ground voltage line. I am configuring.
【０００６】[0006]
【発明が解決しようとする課題】前述した高抵抗負荷型
のメモリセルを備えたＳＲＡＭは、メモリセルのサイズ
を縮小していくと、メモリセル内の２個の高抵抗負荷素
子の形状を同一にすることが困難となる。そのため、２
個の高抵抗負荷素子に流れる電流の特性がばらつき、メ
モリセルの特性が劣化する。In the SRAM having the above-mentioned high resistance load type memory cell, as the size of the memory cell is reduced, two high resistance load elements in the memory cell have the same shape. Difficult to do. Therefore, 2
The characteristics of the current flowing through the individual high resistance load elements vary, and the characteristics of the memory cell deteriorate.
【０００７】また、前記高抵抗負荷型のメモリセルに
は、高抵抗負荷素子をチャネル、その両側の低抵抗部を
ソース、ドレイン、高抵抗負荷素子の上層の導電層をゲ
ート電極とする寄生のＭＯＳＦＥＴが形成される。その
ため、メモリセルのサイズを縮小していくと、上層の導
電層が高抵抗負荷素子に及ぼす寄生ゲートの影響が大き
くなり、これによって高抵抗負荷素子の電流特性が変動
するためにメモリセルの特性が劣化する。In the high resistance load type memory cell, there is a parasitic cell having a high resistance load element as a channel, low resistance portions on both sides thereof as sources and drains, and a conductive layer above the high resistance load element as a gate electrode. A MOSFET is formed. Therefore, as the size of the memory cell is reduced, the effect of the parasitic gate on the high resistance load element by the upper conductive layer increases, and the current characteristics of the high resistance load element fluctuate. Deteriorates.
【０００８】これらの問題を改善する方法としては、例
えばウエハ状態で動作可能な良品チップ内のスタンバイ
電流特性をメモリテスタを使って測定し、その解析結果
をウエハプロセスや設計プロセスにフィードバックする
ことによって、２個の高抵抗負荷素子の電流特性を合わ
せ込むことが考えられる。As a method for improving these problems, for example, a standby current characteristic in a non-defective chip that can operate in a wafer state is measured by using a memory tester, and the analysis result is fed back to a wafer process or a design process. It can be considered to match the current characteristics of the two high resistance load elements.
【０００９】しかし、この方法は間接的な高抵抗特性で
あり、メモリセルがより微細化されていくと、メモリセ
ル部以外でのＭＯＳトランジスタのリーク電流等も含ま
れる様になり、メモリテスタを使っての高抵抗特性を精
度良く測定することは次第に困難となる。そのため、２
個の高抵抗負荷素子の電流特性の合わせ込みを行うこと
も困難となり、メモリセル特性のばらつきが大きくなっ
てＳＲＡＭの性能や製造歩留まりの低下が懸念される。However, this method has an indirect high resistance characteristic, and as the memory cell is further miniaturized, the leakage current of the MOS transistor other than the memory cell portion is included, and the memory tester is It becomes increasingly difficult to accurately measure the high resistance characteristics of the device. Therefore, 2
It is also difficult to match the current characteristics of the individual high resistance load elements, and variations in memory cell characteristics become large, which may cause a reduction in SRAM performance and manufacturing yield.
【００１０】本発明の目的は、ＳＲＡＭのメモリセルを
構成する高抵抗負荷素子の電流特性を高精度に測定する
ことのできる技術を提供することにある。An object of the present invention is to provide a technique capable of highly accurately measuring the current characteristics of a high resistance load element that constitutes an SRAM memory cell.
【００１１】本発明の他の目的は、ＳＲＡＭのメモリセ
ルを構成する高抵抗負荷素子に及ぼす寄生ゲートの影響
を高精度に測定することのできる技術を提供することに
ある。Another object of the present invention is to provide a technique capable of highly accurately measuring the influence of a parasitic gate on a high resistance load element that constitutes a memory cell of an SRAM.
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【００１３】[0013]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.
【００１４】（１）本発明の半導体集積回路装置の製造
方法は、ワード線と一対の相補性データ線との交差部に
配置された２個の駆動用ＭＩＳＦＥＴおよび２個の高抵
抗負荷素子からなるフリップフロップ回路と２個の転送
用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭが形
成された半導体ウエハの一部に、前記２個の高抵抗負荷
素子と同一の形状で構成された２個のダミーの高抵抗負
荷素子を複数組備え、前記それぞれの組のダミーの高抵
抗負荷素子の一方が配線を介して並列に接続された第１
のＴＥＧパターンと、前記２個の高抵抗負荷素子と同一
の形状で構成された２個のダミーの高抵抗負荷素子を複
数組備え、前記それぞれの組のダミーの高抵抗負荷素子
の他方が配線を介して並列に接続された第２のＴＥＧパ
ターンとを形成し、前記第１のＴＥＧパターンに形成さ
れた前記ダミーの高抵抗負荷素子の一方の電流特性と、
前記第２のＴＥＧパターンに形成された前記ダミーの高
抵抗負荷素子の他方の電流特性とを個別に測定する工程
を有している。(1) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, two driving MISFETs and two high resistance load elements arranged at an intersection of a word line and a pair of complementary data lines are used. 2 dummy formed in the same shape as the two high resistance load elements on a part of a semiconductor wafer in which an SRAM having a memory cell composed of a flip-flop circuit and two transfer MISFETs is formed. A plurality of sets of high resistance load elements, each of which is connected to one of the dummy high resistance load elements in parallel via wiring.
And a plurality of sets of two dummy high resistance load elements configured in the same shape as the two high resistance load elements, and the other of the dummy high resistance load elements of each set is a wiring. A second TEG pattern connected in parallel via the first TEG pattern and one current characteristic of the dummy high resistance load element formed in the first TEG pattern,
There is a step of individually measuring the other current characteristic of the dummy high resistance load element formed in the second TEG pattern.
【００１５】（２）本発明の半導体集積回路装置の製造
方法は、前記第１および第２のＴＥＧパターンに形成さ
れた前記ダミーの高抵抗負荷素子のそれぞれの上層に、
前記メモリセルの高抵抗負荷素子の上層に形成された導
電層と同一の導電層を形成するものである。(2) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the dummy high resistance load elements formed on the first and second TEG patterns are provided on the respective upper layers.
The same conductive layer as the conductive layer formed above the high resistance load element of the memory cell is formed.
【００１６】[0016]
【作用】上記した手段（１）によれば、第１のＴＥＧパ
ターンに形成されたダミーの高抵抗負荷素子の電流特性
を測定することにより、メモリセルの一方の高抵抗負荷
素子の電流特性が判り、第２のＴＥＧパターンに形成さ
れたダミーの高抵抗負荷素子の電流特性を測定すること
により、メモリセルの他方の高抵抗負荷素子の電流特性
が判る。According to the above-mentioned means (1), by measuring the current characteristic of the dummy high resistance load element formed in the first TEG pattern, the current characteristic of one high resistance load element of the memory cell is determined. Understandably, by measuring the current characteristic of the dummy high resistance load element formed in the second TEG pattern, the current characteristic of the other high resistance load element of the memory cell can be known.
【００１７】上記した手段（２）によれば、第１のＴＥ
Ｇパターンに形成されたダミーの高抵抗負荷素子の電流
特性を測定することにより、メモリセルの一方の高抵抗
負荷素子の電流特性に及ぼす上層の導電層の寄生ゲート
の影響が判り、第２のＴＥＧパターンに形成されたダミ
ーの高抵抗負荷素子の電流特性を測定することにより、
メモリセルの他方の高抵抗負荷素子の電流特性に及ぼす
上層の導電層の寄生ゲートの影響が判る。According to the above-mentioned means (2), the first TE
By measuring the current characteristic of the dummy high resistance load element formed in the G pattern, the effect of the parasitic gate of the upper conductive layer on the current characteristic of one high resistance load element of the memory cell was found, By measuring the current characteristics of the dummy high resistance load element formed in the TEG pattern,
The effect of the parasitic gate of the upper conductive layer on the current characteristics of the other high resistance load element of the memory cell can be understood.
【００１８】[0018]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【００１９】図１は、本発明の一実施例であるＳＲＡＭ
のメモリセルを示す等価回路図である。図示のように、
このＳＲＡＭのメモリセルは、一対の相補性データ線
（データ線ＤＬ、データ線バーＤＬ）とワード線ＷＬと
の交差部に配置されたフリップフロップ回路と２個の転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 とで構成されている。FIG. 1 is an SRAM according to an embodiment of the present invention.
3 is an equivalent circuit diagram showing the memory cell of FIG. As shown,
The memory cell of this SRAM has a flip-flop circuit arranged at an intersection of a pair of complementary data lines (data line DL, data line bar DL) and a word line WL, and two transfer MISFETs Qt 1 and Qt 2 . It is composed of.
【００２０】フリップフロップ回路は、２個の駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 と２個の高抵抗負荷素子Ｒ1,Ｒ
2 とからなる一対のインバータ回路を交差結合した構成
になっている。すなわち、２個の駆動用ＭＩＳＦＥＴＱ
ｄ1,Ｑｄ2 のそれぞれのゲート電極は、他方の駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 のドレイン領域に接続され、そ
れぞれのドレイン領域には高抵抗負荷素子Ｒ1,Ｒ2 の一
端が接続される。駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそ
れぞれのソース領域は接地電位（ＧＮＤ）に固定され、
高抵抗負荷素子Ｒ1,Ｒ2 の他端には電源電圧（Ｖcc）が
印加される。The flip-flop circuit has two driving Ms.
ISFETs Qd 1 and Qd 2 and two high resistance load elements R 1 and R
It has a configuration in which a pair of inverter circuits composed of 2 and 2 are cross-coupled. That is, two driving MISFETs Q
The gate electrodes of d 1 and Qd 2 are M for driving the other.
It is connected to the drain regions of the ISFETs Qd 1 and Qd 2 , and one ends of the high resistance load elements R 1 and R 2 are connected to the respective drain regions. The source regions of the driving MISFETs Qd 1 and Qd 2 are fixed to the ground potential (GND),
A power supply voltage (Vcc) is applied to the other ends of the high resistance load elements R 1 and R 2 .
【００２１】上記フリップフロップ回路の一方の入出力
端子（駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域）は転
送用ＭＩＳＦＥＴＱｔ1 のソース領域に接続され、他方
の入出力端子（駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領
域）は転送用ＭＩＳＦＥＴＱｔ2 のソース領域に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域に
はデータ線ＤＬが接続され、転送用ＭＩＳＦＥＴＱｔ2
のドレイン領域にはデータ線バーＤＬが接続されてい
る。One input / output terminal (drain region of the driving MISFET Qd 1 ) of the flip-flop circuit is connected to the source region of the transfer MISFET Qt 1 , and the other input / output terminal (drain region of the driving MISFET Qd 2 ) is transferred. Is connected to the source region of the MISFET Qt 2 . The data line DL is connected to the drain region of the transfer MISFET Qt 1, and the transfer MISFET Qt 2
The data line bar DL is connected to the drain region of the.
【００２２】特に限定はされないが、本実施例のＳＲＡ
Ｍのメモリセルは、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の
ゲート電極、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート
電極およびワード線ＷＬのそれぞれを第１層目の多結晶
シリコン膜（または多結晶シリコン膜と高融点金属シリ
サイド膜とを積層したポリサイド膜）で構成し、高抵抗
負荷素子Ｒ1,Ｒ2 を第２層目の多結晶シリコン膜で構成
している。そして、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の
ソース領域を接地電位に固定するための接地電圧線を第
３層目の多結晶シリコン膜（またはポリサイド膜）で構
成し、相補性データ線（データ線ＤＬ、データ線バーＤ
Ｌ）を接地電圧線の上層に形成したアルミニウム（Ａ
ｌ）配線で構成している。The SRA of this embodiment is not particularly limited.
In the memory cell M, the gate electrodes of the driving MISFETs Qd 1 and Qd 2 , the gate electrodes of the transfer MISFETs Qt 1 and Qt 2 and the word line WL are respectively formed of a first-layer polycrystalline silicon film (or a polycrystalline silicon film). A polycide film in which a refractory metal silicide film is laminated) and high resistance load elements R 1 and R 2 are composed of a second-layer polycrystalline silicon film. Then, the ground voltage line for fixing the source regions of the driving MISFETs Qd 1 and Qd 2 to the ground potential is formed of the third-layer polycrystalline silicon film (or polycide film), and the complementary data line (data line DL , Data line bar D
L) formed on the upper layer of the ground voltage line (A)
l) It is composed of wiring.
【００２３】図２（ａ）は、上記高抵抗負荷素子Ｒ1,Ｒ
2 の４ビット分を示す平面図、同図（ｂ）は、高抵抗負
荷素子Ｒ1,Ｒ2 の１ビット分を示す拡大平面図である。FIG. 2A shows the high resistance load elements R 1 and R.
2 is a plan view showing 4 bits, and FIG. 4B is an enlarged plan view showing 1 bit of the high resistance load elements R 1 and R 2 .
【００２４】図示のように、本実施例のＳＲＡＭのメモ
リセルは、その占有面積が最小限となるように設計され
ているために、２個の高抵抗負荷素子Ｒ1,Ｒ2 の形状が
互いに異なっている。すなわち、その高抵抗負荷素子Ｒ
1 は直線状のパターンで形成され、高抵抗負荷素子Ｒ2
は「く」の字状のパターンで形成されている。As shown in the figure, since the SRAM memory cell of this embodiment is designed so that the occupied area thereof is minimized, the shapes of the two high resistance load elements R 1 and R 2 are different. Different from each other. That is, the high resistance load element R
1 is formed in a linear pattern, and a high resistance load element R 2
Are formed in a V-shaped pattern.
【００２５】高抵抗負荷素子Ｒ1,Ｒ2 のそれぞれの両端
には、低抵抗部１ａ，１ｂが形成されている。低抵抗部
１ａ，１ｂは、高抵抗負荷素子Ｒ1,Ｒ2 と同じく第２層
目の多結晶シリコン膜で構成され、高抵抗負荷素子Ｒ1,
Ｒ2 を構成する多結晶シリコン膜に比べて高濃度の不純
物（例えばリン）が導入されている。Low resistance portions 1a and 1b are formed at both ends of the high resistance load elements R 1 and R 2 , respectively. Low resistance portion 1a, 1b, like a high-resistance load elements R 1, R 2 consists of a second layer polycrystal silicon film, a high-resistance load elements R 1,
An impurity (for example, phosphorus) having a higher concentration than that of the polycrystalline silicon film forming R 2 is introduced.
【００２６】一方の高抵抗負荷素子Ｒ1 は、低抵抗部１
ａを介して駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極に接
続され、かつ駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域
に接続されている。他方の高抵抗負荷素子Ｒ2 は、低抵
抗部１ａを介して駆動用ＭＩＳＦＥＴＱｄ1 のゲート電
極に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ2 のドレイ
ン領域に接続されている。高抵抗負荷素子Ｒ1,Ｒ2 に
は、低抵抗部１ｂを通じて回路の電源電圧（Ｖcc) が印
加される。高抵抗負荷素子Ｒ1,Ｒ2 および低抵抗部１
ａ，１ｂの上層には、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2
のそれぞれのソース領域に接続された接地電圧線３Ａが
高抵抗負荷素子Ｒ1,Ｒ2 および低抵抗部１ａ，１ｂを覆
うように配置されている。On the other hand, the high resistance load element R 1 includes the low resistance portion 1
It is connected to the gate electrode of the driving MISFET Qd 2 via a and is also connected to the drain region of the driving MISFET Qd 1 . The other high resistance load element R 2 is connected to the gate electrode of the driving MISFET Qd 1 via the low resistance portion 1a and is also connected to the drain region of the driving MISFET Qd 2 . The power supply voltage (Vcc) of the circuit is applied to the high resistance load elements R 1 and R 2 through the low resistance portion 1b. High resistance load elements R 1 and R 2 and low resistance part 1
The driving MISFETs Qd 1 and Qd 2 are provided on the upper layers a and 1b.
The ground voltage line 3A connected to each of the source regions is arranged so as to cover the high resistance load elements R 1 and R 2 and the low resistance portions 1a and 1b.
【００２７】図３は、本実施例の第１のＴＥＧパターン
（ＴＥＧ１）を示す平面図、図４は、このＴＥＧパター
ン（ＴＥＧ１）内に配置されたダミーの高抵抗負荷素子
ＤＲ1,ＤＲ2 の各４個分を示す拡大平面図である。FIG. 3 is a plan view showing the first TEG pattern (TEG1) of this embodiment, and FIG. 4 is a dummy high resistance load element DR 1 , DR 2 arranged in this TEG pattern (TEG1). It is an enlarged plan view showing each four.
【００２８】図４に示すように、ダミーの高抵抗負荷素
子ＤＲ1 は、前述したメモリセルの高抵抗負荷素子Ｒ1
と同一の形状、同一のサイズで構成されており、ダミー
の高抵抗負荷素子ＤＲ2 は、メモリセルの高抵抗負荷素
子Ｒ2 と同一の形状、同一のサイズで構成されている。
すなわち、ダミーの高抵抗負荷素子ＤＲ1 は、メモリセ
ルの高抵抗負荷素子Ｒ1 と同じ直線状のパターンで形成
され、ダミーの高抵抗負荷素子ＤＲ2 は、メモリセルの
高抵抗負荷素子Ｒ2 と同じ「く」の字状のパターンで形
成されている。ダミーの高抵抗負荷素子ＤＲ1,ＤＲ
2 は、メモリセルの高抵抗負荷素子Ｒ1,Ｒ2 と同じ第２
層目の多結晶シリコン膜で構成されている。As shown in FIG. 4, the dummy high resistance load element DR 1 is the high resistance load element R 1 of the memory cell described above.
The dummy high resistance load element DR 2 has the same shape and size as the high resistance load element R 2 of the memory cell.
That is, the high-resistance load elements DR 1 dummy may be formed of the same linear pattern and high-resistance load element R 1 of the memory cell, the high resistance load element DR 2 dummy is high-resistance load elements of the memory cells R 2 It is formed in the same "U" -shaped pattern as. Dummy high resistance load elements DR 1 , DR
2, the high-resistance load elements of the memory cells R 1, R 2 and the same second
It is composed of a polycrystalline silicon film of the layer.
【００２９】上記ダミーの高抵抗負荷素子ＤＲ1,ＤＲ2
のそれぞれの両端には、低抵抗部２ａ，２ｂが形成され
ている。この低抵抗部２ａ，２ｂは、前述したメモリセ
ルの低抵抗部１ａ，１ｂと同じ第２層目の多結晶シリコ
ン膜で構成され、ダミーの高抵抗負荷素子ＤＲ1,ＤＲ2
を構成する多結晶シリコン膜に比べて高濃度の不純物
（例えばリン）が導入されている。The dummy high resistance load elements DR 1 , DR 2
Low resistance portions 2a and 2b are formed at both ends of each. The low resistance portions 2a and 2b are composed of the second-layer polycrystalline silicon film which is the same as the low resistance portions 1a and 1b of the memory cell described above, and are dummy high resistance load elements DR 1 and DR 2
An impurity (for example, phosphorus) having a higher concentration than that of the polycrystalline silicon film forming the is introduced.
【００３０】上記ダミーの高抵抗負荷素子ＤＲ1,ＤＲ2
および低抵抗部２ａ，２ｂの上層には、導電層３Ｂが形
成されている。この導電層３Ｂは、前述したメモリセル
の接地電圧線３Ａと同一の形状、同一のサイズで構成さ
れ、かつ接地電圧線３Ａと同じ第３層目の多結晶シリコ
ン膜（またはポリサイド膜）で構成されている。The dummy high resistance load elements DR 1 and DR 2
The conductive layer 3B is formed on the upper layers of the low resistance portions 2a and 2b. The conductive layer 3B is formed in the same shape and size as the ground voltage line 3A of the memory cell described above, and is also formed of the third-layer polycrystalline silicon film (or polycide film) which is the same as the ground voltage line 3A. Has been done.
【００３１】図３に示すように、第１のＴＥＧパターン
（ＴＥＧ１）は、上記ダミーの高抵抗負荷素子ＤＲ1,Ｄ
Ｒ2 をマトリクス状に多数個（例えば１０００個程度）
配置した構成になっている。ダミーの高抵抗負荷素子Ｄ
Ｒ1,ＤＲ2 は、ダミーの高抵抗負荷素子ＤＲ1 の低抵抗
部２ａに接続された配線４Ａと、低抵抗部２ｂに接続さ
れた配線５とを介して並列に接続されている。配線４
Ａ，５は、低抵抗部２ａ，２ｂと同じ第２層目の多結晶
シリコン膜で構成されており、配線４Ａの一端にはパッ
ド（Ｐ１）が接続され、配線５の一端にはパッド（Ｐ
２）が接続されている。ダミーの高抵抗負荷素子ＤＲ1,
ＤＲ2 および低抵抗部２ａ，２ｂの上層に形成された導
電層３Ｂには、この導電層３Ｂと同じ第３層目の多結晶
シリコン膜（またはポリサイド膜）で構成された配線６
が接続されており、この配線６の一端にはパッド（Ｐ
３）が接続されている。パッド（Ｐ１〜Ｐ３）は、メモ
リセルの相補性データ線と同層のＡｌ配線で構成されて
いる。As shown in FIG. 3, the first TEG pattern (TEG1) has the dummy high resistance load elements DR 1 , D.
A large number of R 2 in a matrix (for example, about 1000)
It is arranged. Dummy high resistance load element D
R 1 and DR 2 are connected in parallel via a wiring 4A connected to the low resistance portion 2a of the dummy high resistance load element DR 1 and a wiring 5 connected to the low resistance portion 2b. Wiring 4
A and 5 are made of the same second-layer polycrystalline silicon film as the low resistance portions 2a and 2b. A pad (P1) is connected to one end of the wiring 4A and a pad (P1) is connected to one end of the wiring 5. P
2) is connected. Dummy high resistance load element DR 1 ,
The conductive layer 3B formed on the upper layer of the DR 2 and the low resistance portions 2a and 2b has a wiring 6 formed of the same third-layer polycrystalline silicon film (or polycide film) as the conductive layer 3B.
Is connected to one end of the wiring 6 and a pad (P
3) is connected. The pads (P1 to P3) are composed of Al wirings in the same layer as the complementary data lines of the memory cell.
【００３２】図５は、本実施例の第２のＴＥＧパターン
（ＴＥＧ２）を示す平面図、図６は、このＴＥＧパター
ン（ＴＥＧ２）に形成されたダミーの高抵抗負荷素子Ｄ
Ｒ1,ＤＲ2 の各４個分を示す拡大平面図である。FIG. 5 is a plan view showing a second TEG pattern (TEG2) of this embodiment, and FIG. 6 is a dummy high resistance load element D formed in this TEG pattern (TEG2).
FIG. 6 is an enlarged plan view showing four portions of R 1 and DR 2 .
【００３３】前記第１のＴＥＧパターン（ＴＥＧ１）
は、ダミーの高抵抗負荷素子ＤＲ1,ＤＲ2 のそれぞれ
が、ダミーの高抵抗負荷素子ＤＲ1 の低抵抗部２ａに接
続された配線４Ａと低抵抗部２ｂに接続された配線５と
を介して並列に接続されている。The first TEG pattern (TEG1)
Of the dummy high resistance load elements DR 1 and DR 2 via the wiring 4A connected to the low resistance portion 2a and the wiring 5 connected to the low resistance portion 2b of the dummy high resistance load element DR1 respectively. It is connected in parallel.
【００３４】これに対し、第２のＴＥＧパターン（ＴＥ
Ｇ２）は、ダミーの高抵抗負荷素子ＤＲ1,ＤＲ2 のそれ
ぞれが、ダミーの高抵抗負荷素子ＤＲ2 の低抵抗部２ａ
に接続された配線４Ｂと低抵抗部２ｂに接続された配線
５とを介して並列に接続されている。On the other hand, the second TEG pattern (TE
G2) shows that each of the dummy high resistance load elements DR 1 and DR 2 has a low resistance portion 2 a of the dummy high resistance load element DR 2.
Are connected in parallel via the wiring 4B connected to the low resistance portion 2b and the wiring 4B connected to the low resistance portion 2b.
【００３５】配線４Ｂは、配線４Ａと同じ第２層目の多
結晶シリコン膜で構成されており、その一端にはパッド
（Ｐ４）が接続されている。また、配線５の一端にはパ
ッド（Ｐ５）が接続され、上層の導電層３Ｂに接続され
た配線６の一端にはパッド（Ｐ６）が接続されている。
パッド（Ｐ４〜Ｐ５）は、前記パッド（Ｐ１〜Ｐ３）と
同層のＡｌ配線で構成されている。The wiring 4B is made of the same second-layer polycrystalline silicon film as the wiring 4A, and the pad (P4) is connected to one end thereof. The pad (P5) is connected to one end of the wiring 5, and the pad (P6) is connected to one end of the wiring 6 connected to the upper conductive layer 3B.
The pads (P4 to P5) are composed of Al wiring in the same layer as the pads (P1 to P3).
【００３６】上記のように構成された第１のＴＥＧパタ
ーン（ＴＥＧ１）および第２のＴＥＧパターン（ＴＥＧ
２）のそれぞれは、前記ＳＲＡＭが形成された半導体ウ
エハの一部、例えばスクライブ領域に配置されている。The first TEG pattern (TEG1) and the second TEG pattern (TEG) configured as described above are provided.
Each of 2) is arranged in a part of the semiconductor wafer on which the SRAM is formed, for example, in a scribe area.
【００３７】このように、本実施例のＳＲＡＭは、半導
体ウエハのスクライブ領域に、メモリセルの高抵抗負荷
素子Ｒ1,Ｒ2 と同一の形状、同一の寸法で構成されたダ
ミーの高抵抗負荷素子ＤＲ1,ＤＲ2 を含む第１のＴＥＧ
パターン（ＴＥＧ１）および第２のＴＥＧパターン（Ｔ
ＥＧ２）を形成したので、これらのＴＥＧパターン（Ｔ
ＥＧ１およびＴＥＧ２）を使ってメモリセルの高抵抗負
荷素子Ｒ1,Ｒ2 の電流特性を測定することができる。As described above, in the SRAM of this embodiment, a dummy high resistance load having the same shape and the same size as the high resistance load elements R 1 and R 2 of the memory cell is formed in the scribe region of the semiconductor wafer. First TEG including elements DR 1 and DR 2
Pattern (TEG1) and second TEG pattern (T
EG2), these TEG patterns (T
EG1 and TEG2) can be used to measure the current characteristics of the high resistance load elements R 1 and R 2 of the memory cell.
【００３８】具体的には、前記図３に示す第１のＴＥＧ
パターン（ＴＥＧ１）のパッド（Ｐ３）をオープン、パ
ッド（Ｐ２）をソース、パッド（Ｐ１）をドレインと
し、パッド（Ｐ２）に印加する電圧を変化させてダミー
の高抵抗負荷素子ＤＲ1 の電流特性を測定すれば、メモ
リセルの高抵抗負荷素子Ｒ1 の電流特性が判る。また、
前記図５に示す第２のＴＥＧパターン（ＴＥＧ２）のパ
ッド（Ｐ６）をオープン、パッド（Ｐ５）をソース、パ
ッド（Ｐ４）をドレインとし、パッド（Ｐ５）に印加す
る電圧を変化させてダミーの高抵抗負荷素子ＤＲ2 の電
流特性を測定すれば、メモリセルの高抵抗負荷素子Ｒ2
の電流特性が判る。Specifically, the first TEG shown in FIG. 3 is used.
The pad (P3) of the pattern (TEG1) is opened, the pad (P2) is used as the source, and the pad (P1) is used as the drain, and the voltage applied to the pad (P2) is changed to change the current characteristics of the dummy high resistance load element DR1. If measured, the current characteristic of the high resistance load element R 1 of the memory cell can be known. Also,
The pad (P6) of the second TEG pattern (TEG2) shown in FIG. 5 is opened, the pad (P5) is used as the source, and the pad (P4) is used as the drain, and the voltage applied to the pad (P5) is changed to make a dummy pattern. If the current characteristic of the high resistance load element DR 2 is measured, the high resistance load element R 2 of the memory cell is measured.
The current characteristics of
【００３９】また、本実施例の第１のＴＥＧパターン
（ＴＥＧ１）および第２のＴＥＧパターン（ＴＥＧ２）
のそれぞれには、メモリセルの高抵抗負荷素子Ｒ1,Ｒ2
を覆う接地電圧線３Ａと同一の形状、同一のサイズで構
成された導電層３Ｂが形成されている。Further, the first TEG pattern (TEG1) and the second TEG pattern (TEG2) of the present embodiment.
Of the high resistance load elements R 1 and R 2 of the memory cell.
A conductive layer 3B having the same shape and the same size as the ground voltage line 3A is formed.
【００４０】そこで、第１のＴＥＧパターン（ＴＥＧ
１）のパッド（Ｐ３）をゲート、パッド（Ｐ２）をソー
ス、パッド（Ｐ１）をドレインとし、パッド（Ｐ２）に
印加する電圧をＶｃｃにし、パッド（Ｐ３）に印加する
電圧を変化させてダミーの高抵抗負荷素子ＤＲ1 の電流
特性を測定すれば、メモリセルの高抵抗負荷素子Ｒ1 の
電流特性に及ぼす接地電圧線３Ａの寄生ゲートの影響が
判る。また、第２のＴＥＧパターン（ＴＥＧ２）のパッ
ド（Ｐ６）をゲート、パッド（Ｐ５）をソース、パッド
（Ｐ４）をドレインとし、パッド（Ｐ５）に印加する電
圧をＶｃｃにし、パッド（Ｐ６）に印加する電圧を変化
させてダミーの高抵抗負荷素子ＤＲ2 の電流特性を測定
すれば、メモリセルの高抵抗負荷素子Ｒ2 の電流特性に
及ぼす接地電圧線３Ａの寄生ゲートの影響が判る。Therefore, the first TEG pattern (TEG
The pad (P3) of 1) is a gate, the pad (P2) is a source, the pad (P1) is a drain, the voltage applied to the pad (P2) is Vcc, and the voltage applied to the pad (P3) is changed to be a dummy. If the current characteristic of the high resistance load element DR 1 is measured, the effect of the parasitic gate of the ground voltage line 3A on the current characteristic of the high resistance load element R 1 of the memory cell can be understood. Further, the pad (P6) of the second TEG pattern (TEG2) is used as a gate, the pad (P5) is used as a source, and the pad (P4) is used as a drain. The voltage applied to the pad (P5) is set to Vcc, and the pad (P6) is By measuring the current characteristics of the dummy high resistance load element DR 2 while changing the applied voltage, the effect of the parasitic gate of the ground voltage line 3A on the current characteristics of the high resistance load element R 2 of the memory cell can be understood.
【００４１】従って、これらの解析結果をウエハプロセ
スや設計プロセスにフィードバックすることにより、２
個の高抵抗負荷素子Ｒ1,Ｒ2 の電流特性を高精度に合わ
せ込むことが可能となるので、メモリセルを微細化した
場合でもメモリセル特性のばらつきを低減することがで
き、ＳＲＡＭの信頼性や製造歩留まりを向上させること
ができる。Therefore, by feeding back these analysis results to the wafer process and the design process, 2
Since the current characteristics of the individual high resistance load elements R 1 and R 2 can be matched with high accuracy, it is possible to reduce variations in the memory cell characteristics even when the memory cell is miniaturized, and to improve the reliability of SRAM. And the production yield can be improved.
【００４２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。The invention made by the inventor of the present invention has been specifically described above based on the embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.
【００４３】前記実施例では、多結晶シリコン三層、Ａ
ｌ一層でメモリセルを構成したＳＲＡＭに適用した場合
について説明したが、これに限定されるものではなく、
メモリセルのフリップフロップ回路を２個の駆動用ＭＩ
ＳＦＥＴと２個の高抵抗負荷素子とで構成したＳＲＡＭ
を有する半導体集積回路装置に広く適用することができ
る。In the above embodiment, the polycrystalline silicon trilayer, A
Although the case where the present invention is applied to an SRAM in which a memory cell is composed of one layer has been described, the present invention is not limited to this.
Two flip-flop circuits for memory cells are used for driving MI
SRAM composed of SFET and two high resistance load elements
It can be widely applied to a semiconductor integrated circuit device having a.
【００４４】[0044]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。The effects obtained by the typical ones of the inventions disclosed in this application will be briefly described as follows.
It is as follows.
【００４５】（１）本発明によれば、ＴＥＧパターンに
形成されたダミーの高抵抗負荷素子の電流特性を測定す
ることにより、メモリセルの高抵抗負荷素子の電流特性
を高精度に測定することができる。(1) According to the present invention, the current characteristic of the dummy high resistance load element formed in the TEG pattern is measured to measure the current characteristic of the high resistance load element of the memory cell with high accuracy. You can
【００４６】（２）本発明によれば、ＴＥＧパターンに
形成されたダミーの高抵抗負荷素子の電流特性を測定す
ることにより、メモリセルの高抵抗負荷素子の電流特性
に及ぼす上層の導電層の寄生ゲートの影響を高精度に測
定することができる。(2) According to the present invention, by measuring the current characteristic of the dummy high resistance load element formed in the TEG pattern, the influence of the upper conductive layer on the current characteristic of the high resistance load element of the memory cell is measured. The effect of the parasitic gate can be measured with high accuracy.
【００４７】（３）上記（１）および（２）により、メ
モリセルの２個の高抵抗負荷素子の電流特性を高精度に
合わせ込むことが可能となるので、メモリセルを微細化
した場合でもメモリセル特性のばらつきを低減すること
ができ、ＳＲＡＭの信頼性や製造歩留まりを向上させる
ことができる。(3) Since the current characteristics of the two high resistance load elements of the memory cell can be adjusted with high accuracy by the above (1) and (2), even when the memory cell is miniaturized. It is possible to reduce variations in memory cell characteristics and improve the reliability and manufacturing yield of SRAM.
【図１】本発明のＳＲＡＭのメモリセルを示す等価回路
図である。FIG. 1 is an equivalent circuit diagram showing a memory cell of an SRAM of the present invention.
【図２】（ａ）は、高抵抗負荷素子の４ビット分を示す
平面図、（ｂ）は、高抵抗負荷素子の１ビット分を示す
拡大平面図である。FIG. 2A is a plan view showing 4 bits of a high resistance load element, and FIG. 2B is an enlarged plan view showing 1 bit of a high resistance load element.
【図３】本発明の第１のＴＥＧパターンを示す平面図で
ある。FIG. 3 is a plan view showing a first TEG pattern of the present invention.
【図４】本発明の第１のＴＥＧパターン内に配置された
ダミーの高抵抗負荷素子の各４個分を示す拡大平面図で
ある。FIG. 4 is an enlarged plan view showing four dummy high resistance load elements arranged in the first TEG pattern of the present invention.
【図５】本発明の第２のＴＥＧパターンを示す平面図で
ある。FIG. 5 is a plan view showing a second TEG pattern of the present invention.
【図６】本発明の第２のＴＥＧパターン内に配置された
ダミーの高抵抗負荷素子の各４個分を示す拡大平面図で
ある。FIG. 6 is an enlarged plan view showing four dummy high resistance load elements arranged in a second TEG pattern of the present invention.
１ａ 低抵抗部 １ｂ 低抵抗部 ２ａ 低抵抗部 ２ｂ 低抵抗部 ３Ａ 接地電圧線 ３Ｂ 導電層 ４Ａ 配線 ４Ｂ 配線 ５ 配線 ６ 配線 ＤＬ データ線 バーＤＬ データ線 ＤＲ1,ＤＲ2 ダミーの高抵抗負荷素子 Ｐ１〜Ｐ６ パッド Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ Ｒ1,Ｒ2 高抵抗負荷素子 ＷＬ ワード線1a Low resistance part 1b Low resistance part 2a Low resistance part 2b Low resistance part 3A Ground voltage line 3B Conductive layer 4A Wiring 4B Wiring 5 Wiring 6 Wiring DL Data line Bar DL Data line DR 1 , DR 2 Dummy high resistance load element P1 To P6 pad Qd 1 driving MISFET Qd 2 driving MISFET Qt 1 transfer MISFET Qt 2 transfer MISFET R 1 , R 2 high resistance load element WL word line
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 幸博 北海道亀田郡七飯町字中島145番地 日 立北海セミコンダクタ株式会社内 (72)発明者 川島 行雄 北海道亀田郡七飯町字中島145番地 日 立北海セミコンダクタ株式会社内 (56)参考文献 特開 平５−36803（ＪＰ，Ａ) 特開 平７−7064（ＪＰ，Ａ) 特開 昭63−16658（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 H01L 27/10 371 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yukihiro Wada, Nakajima 145, Nanae-cho, Kameda-gun, Hokkaido Inside Hokuta-Kaikai Semiconductor Co., Ltd. (56) References JP-A-5-36803 (JP, A) JP-A-7-7064 (JP, A) JP-A-63-16658 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/66 H01L 27/10 371
Claims (6)
差部に配置された２個の駆動用ＭＩＳＦＥＴおよび２個
の高抵抗負荷素子からなるフリップフロップ回路と２個
の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡ
Ｍを有する半導体集積回路装置の製造方法であって、前
記ＳＲＡＭを形成した半導体ウエハの一部に、前記２個
の高抵抗負荷素子と同一の形状で構成された２個のダミ
ーの高抵抗負荷素子を複数組備え、前記それぞれの組の
ダミーの高抵抗負荷素子の一方が配線を介して並列に接
続された第１のＴＥＧパターンと、前記２個の高抵抗負
荷素子と同一の形状で構成された２個のダミーの高抵抗
負荷素子を複数組備え、前記それぞれの組のダミーの高
抵抗負荷素子の他方が配線を介して並列に接続された第
２のＴＥＧパターンとを形成し、前記第１のＴＥＧパタ
ーンに形成された前記ダミーの高抵抗負荷素子の一方の
電流特性と、前記第２のＴＥＧパターンに形成された前
記ダミーの高抵抗負荷素子の他方の電流特性とを個別に
測定する工程を含むことを特徴とする半導体集積回路装
置の製造方法。1. A flip-flop circuit composed of two driving MISFETs and two high resistance load elements and two transfer MISFETs arranged at the intersection of a word line and a pair of complementary data lines. SRA forming a memory cell
A method of manufacturing a semiconductor integrated circuit device having M, comprising: two dummy high resistance loads formed in the same shape as the two high resistance load elements on a part of a semiconductor wafer on which the SRAM is formed. A first TEG pattern in which a plurality of sets of elements are provided, and one of the dummy high resistance load elements of each set is connected in parallel via a wiring; and the same shape as the two high resistance load elements And a second TEG pattern in which the other of the dummy high resistance load elements of the respective sets is connected in parallel via a wiring. One current characteristic of the dummy high resistance load element formed in the first TEG pattern and the other current characteristic of the dummy high resistance load element formed in the second TEG pattern are individually measured. Including the process The method of manufacturing a semiconductor integrated circuit device, characterized in that.
造方法であって、前記第１および第２のＴＥＧパターン
に形成された前記ダミーの高抵抗負荷素子のそれぞれの
上層に、前記メモリセルの高抵抗負荷素子の上層に形成
された導電層と同一の形状で構成された導電層を形成す
ることを特徴とする半導体集積回路装置の製造方法。2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the memory cell is provided on an upper layer of each of the dummy high resistance load elements formed in the first and second TEG patterns. A method of manufacturing a semiconductor integrated circuit device, comprising forming a conductive layer having the same shape as a conductive layer formed on an upper layer of the high resistance load element.
造方法であって、前記第１および第２のＴＥＧパターン
に形成された前記ダミーの高抵抗負荷素子のそれぞれの
下層に、前記メモリセルの高抵抗負荷素子の下層に形成
された導電層と同一の形状で構成された導電層を形成す
ることを特徴とする半導体集積回路装置の製造方法。3. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the memory cell is provided under each of the dummy high resistance load elements formed in the first and second TEG patterns. A method of manufacturing a semiconductor integrated circuit device, comprising forming a conductive layer having the same shape as the conductive layer formed under the high resistance load element of.
差部に配置された２個の駆動用ＭＩＳＦＥＴおよび２個
の高抵抗負荷素子からなるフリップフロップ回路と２個
の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡ
Ｍと、前記２個の高抵抗負荷素子と同一の形状で構成さ
れた２個のダミーの高抵抗負荷素子を複数組備え、前記
それぞれの組のダミーの高抵抗負荷素子の一方が配線を
介して並列に接続された第１のＴＥＧパターンと、前記
２個の高抵抗負荷素子と同一の形状で構成された２個の
ダミーの高抵抗負荷素子を複数組備え、前記それぞれの
組のダミーの高抵抗負荷素子の他方が配線を介して並列
に接続された第２のＴＥＧパターンとを形成したことを
特徴とする半導体ウエハ。4. A flip-flop circuit composed of two driving MISFETs and two high resistance load elements and two transfer MISFETs arranged at the intersection of a word line and a pair of complementary data lines. SRA forming a memory cell
M and a plurality of sets of two dummy high resistance load elements having the same shape as the two high resistance load elements are provided, and one of the dummy high resistance load elements of each set is connected via a wiring. A plurality of dummy high resistance load elements having the same shape as the two high resistance load elements, and the first TEG patterns connected in parallel with each other. A semiconductor wafer, wherein the other of the high resistance load elements forms a second TEG pattern connected in parallel via a wiring.
前記第１および第２のＴＥＧパターンに形成された前記
ダミーの高抵抗負荷素子のそれぞれの上層に、前記メモ
リセルの高抵抗負荷素子の上層に形成された導電層と同
一の形状で構成された導電層を形成したことを特徴とす
る半導体ウエハ。5. The semiconductor wafer according to claim 4, wherein:
The conductive layer formed on the upper layer of each of the dummy high resistance load elements formed in the first and second TEG patterns has the same shape as the conductive layer formed on the upper layer of the high resistance load element of the memory cell. A semiconductor wafer having a conductive layer formed thereon.
あって、前記第１および第２のＴＥＧパターンをスクラ
イブ領域に配置したことを特徴とする半導体ウエハ。6. The semiconductor wafer according to claim 4, wherein the first and second TEG patterns are arranged in a scribe region.
Priority Applications (1)
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|---|---|---|---|
| JP19722795A JP3501880B2 (en) | 1995-08-02 | 1995-08-02 | Method of manufacturing semiconductor integrated circuit device and semiconductor wafer |
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| Publication Number | Publication Date |
|---|---|
| JPH0945745A JPH0945745A (en) | 1997-02-14 |
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|---|---|---|---|---|
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