JP3504115B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、ＳＲＡＭ（Static Random Access Memory ）を有す
る半導体集積回路装置の製造技術に適用して有効な技術
に関するものである。

【０００２】

【従来の技術】ＳＲＡＭは、メモリセルの記憶素子とし
てフリップフロップ回路を用い、その双安定状態のそれ
ぞれを情報の“１”, “０”に対応させて記憶するメモ
リである。

【０００３】このＳＲＡＭには、ＤＲＡＭ（Dynamic Ra
ndom Access Memory）と異なりリフレッシュ動作が不要
であり使い易いという特徴がある。これは、記憶素子と
してフリップフロップ回路を用いていることにより、電
源電圧を供給し続ける限り記憶ノードにリーク電流があ
ってもその分は電源から負荷素子を通して供給されるの
で、記憶内容を保持し続けることができるからである。

【０００４】このフリップフロップ回路は、２個のイン
バータ回路からなり、一方のインバータ回路の出力が他
方のインバータ回路の入力に電気的に接続され、その他
方のインバータ回路の出力が一方のインバータ回路の入
力に電気的に接続されることで構成されている。各イン
バータ回路は、情報の記憶に寄与する駆動用トランジス
タと、その駆動用トランジスタに電源電圧を供給する負
荷素子とを有している。

【０００５】また、このフリップフロップ回路は、一対
の２本のデータ線間に挟まれて配置されており、そのフ
リップフロップ回路と各々のデータ線との間には転送用
トランジスタが介在されている。この転送用トランジス
タは、フリップフロップ回路とデータ線とを電気的に接
続したり、絶縁したりするスイッチング素子である。

【０００６】このようなＳＲＡＭのメモリセルには、メ
モリセルのインバータ回路における負荷素子の違いによ
り、高抵抗負荷形のメモリセルとＣＭＯＳ形のメモリセ
ルとがある。

【０００７】高抵抗負荷形のメモリセルは、負荷素子
に、不純物をドープしない、あるいは微量ドープしたポ
リシリコン抵抗を用いている。この場合、抵抗の占有面
積が小さい上に、駆動用トランジスタ等の上層に重ねて
形成することができるので、メモリセル面積を最も小さ
くできる。したがって、この高抵抗負荷形は最も大容量
化し易い。

【０００８】一方、ＣＭＯＳ形のメモリセルは、負荷素
子にｐチャネル形のＭＯＳ・ＦＥＴ（Metal Oxide Semi
conductor Field Effect Transistor ）を用いており、
消費電力が最も小さい。しかし、メモリセル内にｐチャ
ネル形のＭＯＳ・ＦＥＴとｎチャネル形のＭＯＳ・ＦＥ
Ｔとを混在させなければならず素子分離が必要であるこ
とからメモリセル面積が大きくなる。

【０００９】そこで、メモリセル面積の縮小を図るべ
く、ＣＭＯＳ形のメモリセルにおいても、駆動用トラン
ジスタを構成するｎチャネル形のＭＯＳ・ＦＥＴの上層
に、２層のポリシリコン層を設け、そのポリシリコン層
によって負荷素子用のｐチャネル形のＭＯＳ・ＦＥＴを
構成する、いわゆるＴＦＴ（Thin Film Transistor）構
造のものもある。

【００１０】なお、ＳＲＡＭについては、例えば日刊工
業新聞社、昭和６２年９月２９日発行、「ＣＭＯＳデバ
イスハンドブック」Ｐ４２５〜Ｐ４４０に記載があり、
ＣＭＯＳ形ＳＲＡＭのメモリセル構造および基本動作等
について説明されている。

【００１１】

【発明が解決しようとする課題】ところが、近年、ＳＲ
ＡＭにおいては、システムの小形化および取り扱うデー
タ量の増加に伴い、如何にして、周辺回路の駆動能力を
下げることなく、メモリセルの動作電圧を下げるかが課
題となっている。

【００１２】ＳＲＡＭのメモリセルの駆動能力を表すも
のとしてβレシオがある。βレシオは、（駆動用ＭＯＳ
・ＦＥＴの駆動能力）／（転送用ＭＯＳ・ＦＥＴの駆動
能力）で表すことができる。このβレシオが大きい程、
メモリセルの動作電圧を下げることが可能である。

【００１３】したがって、動作電圧を下げるには、転送
用ＭＯＳ・ＦＥＴの駆動能力を小さくすれば良い。すな
わち、転送用ＭＯＳ・ＦＥＴのしきい値が高くなるよう
にすれば良いことになる。その方法として、例えば転送
用ＭＯＳ・ＦＥＴのソース・ドレイン領域における低不
純物濃度の半導体領域の不純物濃度を下げることが考え
られる。

【００１４】しかし、本発明者が検討したＳＲＡＭにお
いては、転送用ＭＯＳ・ＦＥＴのソース・ドレイン領域
における低不純物濃度の半導体領域と、周辺回路のＭＯ
Ｓ・ＦＥＴのソース・ドレイン領域における低不純物濃
度の半導体領域とが同じ不純物導入工程により形成され
ているため、転送用ＭＯＳ・ＦＥＴのソース・ドレイン
領域の不純物濃度を下げれば、周辺回路のＭＯＳ・ＦＥ
Ｔのソース・ドレイン領域の不純物濃度も下げざるを得
ず、周辺回路のＭＯＳ・ＦＥＴの駆動能力が低下してし
まう問題が生じる。

【００１５】このＳＲＡＭにおける周辺回路の駆動能力
と、メモリセルの動作電圧とはトレードオフの関係にあ
り、上述とは逆に、周辺回路のＭＯＳ・ＦＥＴのソース
・ドレイン領域における低不純物濃度の半導体領域の不
純物濃度を高くすれば、周辺回路のＭＯＳ・ＦＥＴの動
作能力は向上させることができるが、転送用ＭＯＳ・Ｆ
ＥＴの駆動能力も大きくなるので、βレシオが小さくな
り、メモリセルの動作電圧が高くなってしまう問題が生
じる。

【００１６】本発明の目的は、ＳＲＡＭを有する半導体
集積回路装置において、メモリセルのβレシオを向上さ
せることができ、かつ、周辺回路の駆動能力を向上させ
ることのできる技術を提供することにある。

【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１９】本発明の半導体集積回路装置の製造方法
は、半導体基板上にメモリ回路を構成する複数のＳＲＡ
Ｍセルと、周辺回路を構成する複数のＭＩＳトランジス
タとを備え、前記複数のＳＲＡＭセルの各々が、記憶素
子用の２個の駆動用ＭＩＳトランジスタと、スイッチン
グ素子用の２個の転送用ＭＩＳトランジスタと、負荷抵
抗素子または負荷用ＭＩＳトランジスタとで構成される
半導体集積回路装置の製造方法であって、（ａ）前記半
導体基板上に前記転送用ＭＩＳトランジスタのゲート電
極をパターン形成する際に同時に前記周辺回路のＭＩＳ
トランジスタのゲート電極をパターン形成する工程と、
（ｂ）前記ゲート電極形成工程後の半導体基板の全面
に、前記転送用ＭＩＳトランジスタのソース・ドレイン
領域における低不純物濃度の半導体領域を形成すべく設
定された第１導電形の不純物を導入する工程と、（ｃ）
前記ゲート電極形成工程後の半導体基板上に少なくとも
前記転送用ＭＩＳトランジスタのソース領域を被覆する
マスクパターンを形成した後、前記半導体基板に、前記
周辺回路のＭＩＳトランジスタのソース・ドレイン領域
における低不純物濃度の半導体領域を形成すべく設定さ
れた前記第１導電形の不純物を導入する工程とを有する
ものである。

【００２０】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上にメモリ回路を構成する複数のＳ
ＲＡＭセルと、周辺回路を構成する複数のＭＩＳトラン
ジスタとを備え、前記複数のＳＲＡＭセルの各々が、記
憶素子用の２個の駆動用ＭＩＳトランジスタと、スイッ
チング素子用の２個の転送用ＭＩＳトランジスタと、負
荷抵抗素子または負荷用ＭＩＳトランジスタとで構成さ
れる半導体集積回路装置の製造方法であって、（ａ）前
記半導体基板上に前記転送用ＭＩＳトランジスタのゲー
ト電極をパターン形成する際に同時に前記周辺回路のＭ
ＩＳトランジスタのゲート電極をパターン形成する工程
と、（ｂ）前記ゲート電極形成工程後の半導体基板上に
少なくとも前記転送用ＭＩＳトランジスタのソース領域
に、前記転送用ＭＩＳトランジスタのソース・ドレイン
領域における低不純物濃度の半導体領域を形成すべく設
定された第１導電形の不純物を導入する工程と、（ｃ）
前記ゲート電極形成工程後の半導体基板上に少なくとも
前記転送用ＭＩＳトランジスタのソース領域を被覆する
マスクパターンを形成した後、前記半導体基板に、前記
周辺回路のＭＩＳトランジスタのソース・ドレイン領域
における低不純物濃度の半導体領域を形成すべく設定さ
れた前記第１導電形の不純物を導入する工程とを有する
ものである。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２２】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置におけるメモリセルの等
価回路図、図２はその半導体集積回路装置の要部断面
図、図３〜図５はその半導体集積回路装置の各ＭＩＳト
ランジスタの断面構造を模式的に示す説明図、図６はそ
の半導体集積回路装置の製造工程の要部フロー図、図７
〜図１７はその半導体集積回路装置の製造工程中におけ
る要部断面図、図１８および図１９は本発明者の実験に
よるＭＩＳＦＥＴのしきい電圧とそのＭＩＳＦＥＴのソ
ース・ドレインを形成する低不純物濃度の半導体領域の
不純物濃度との関係を示すグラフ図、図２０〜図２２は
本発明者の実験によるＳＲＡＭのメモリセルを構成する
転送用ＭＩＳＦＥＴにおける低不純物濃度の半導体領域
の不純物濃度とそのメモリセルの駆動能力との関係を示
すグラフ図である。

【００２３】まず、本実施の形態１を説明する前に、本
発明者の実験によって得られたＭＩＳＦＥＴのしきい電
圧と、そのＭＩＳＦＥＴのソース・ドレインの一部であ
る低不純物濃度の半導体領域の不純物濃度との関係を図
１８および図１９によって説明する。

【００２４】図１８はＭＩＳＦＥＴの上記低不純物濃度
の半導体領域の不純物濃度と、しきい電圧Ｖｔｈとの関
係を示している。また、図１９はその低不純物濃度の半
導体領域の不純物濃度と、ソース・ドレイン電流Ｉｄｓ
との関係を示している。

【００２５】図１８および図１９から分かるように、不
純物のドーズ量が増える程、ＭＩＳＦＥＴのしきい電圧
は下降し、ソース・ドレイン電流が増大することがわか
る。すなわち、ＭＩＳＦＥＴの低不純物濃度の半導体領
域の不純物濃度が高くなればなる程、そのＭＩＳＦＥＴ
の駆動能力が向上することが分かる。

【００２６】また、図２０〜図２２はＳＲＡＭのメモリ
セルを構成するＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴ）の
上記低不純物濃度の半導体領域の不純物濃度とそのメモ
リセルの駆動能力との関係を示している。なお、図２２
および図２３は、それぞれ電源電圧が、例えば５Ｖおよ
び３Ｖの場合を示している。

【００２７】図２０〜図２２から分かるように、不純物
のドーズ量が増える程、メモリセルの駆動能力が下がる
ことが分かる。すなわち、転送用ＭＩＳＦＥＴの低不純
物濃度の半導体領域の不純物濃度が高くなればなる程、
メモリセルの駆動能力が下がり、高い動作電圧が必要と
なることが分かる。

【００２８】このような本発明者による実験結果に基づ
いて本実施の形態１においては、例えば次のような構造
および製造方法としている。

【００２９】本実施の形態１は、例えばメモリＬＳＩの
一種のＳＲＡＭ(Static Random Access Memory) に本発
明を適用したものである。

【００３０】このＳＲＡＭのメモリセルは、図1 に示す
ように、一対の相補性のデータ線ＤＬ1 、ＤＬ2 と、ワ
ード線ＷＬとの交差部に配置された一対の駆動用ＭＩＳ
ＦＥＴＱｄ1,Ｑｄ2 、一対の負荷用ＭＩＳＦＥＴＱｐ1,
Ｑｐ2 および一対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 で
構成されている。なお、一対の相補性のデータ線ＤＬ1,
ＤＬ2 には互いに反転した信号が流れるようになってい
る。

【００３１】駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 はｎチャネル型で構成さ
れ、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 はｐチャネル型で
構成されている。すなわち、このメモリセルは、例えば
４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型
ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成されてい
る。

【００３２】メモリセルを構成する上記６個のＭＩＳＦ
ＥＴのうち、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 と
一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、１ビットの
情報を記憶する情報蓄積部としてのフリップフロップ回
路を構成している。

【００３３】このフリップフロップ回路の一方の入出力
端子は、転送用ＭＩＳＦＥＴＱｔ1のソース領域に接続
され、他方の入出力端子は、転送用ＭＩＳＦＥＴＱｔ2
のソース領域に接続されている。

【００３４】転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域
はデータ線ＤＬ1 に接続され、転送用ＭＩＳＦＥＴＱｔ
2 のドレイン領域はデータ線ＤＬ2 に接続されている。
また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2 のソース領域）は電源電圧（Ｖcc) に接
続され、他端（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソー
ス領域）は基準電圧（Ｖss) に接続されている。電源電
圧（Ｖcc) は例えば３Ｖであり、基準電圧（Ｖss) は例
えば０Ｖ（ＧＮＤ）である。

【００３５】次に、このＳＲＡＭの断面構造を図２〜図
５によって説明する。なお、図２にはメモリセルを構成
する６個のＭＩＳＦＥＴのうち、主として駆動用ＭＩＳ
ＦＥＴＱｄ2 、転送用ＭＩＳＦＥＴＱｔ1 および負荷用
ＭＩＳＦＥＴＱｐ1 が示されている。また、図３〜図５
はそれぞれ転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 、ＳＲＡＭ
の周辺回路のｎチャネル型ＭＩＳＦＥＴＱsnおよびｐチ
ャネル型ＭＩＳＦＥＴＱspの要部を拡大して模式的に示
した図である。

【００３６】半導体基板１は、例えばｎ^- 型単結晶シリ
コンからなり、その上部には、ｐ型ウエル２とｎ型ウエ
ル３とが形成されている。ｐ型ウエル２、ｎ型ウエル３
のそれぞれの主面には素子分離用のフィールド酸化膜４
が形成されており、ｐ型ウエル２のフィールド酸化膜４
の下には、反転防止用のｐ型チャネルストッパ領域５が
形成されている。

【００３７】上記ｐ型ウエル２の活性領域の主面には、
前述したメモリセルを構成する６個のＭＩＳＦＥＴが形
成されている。また、ｐ型ウエル２の他の活性領域に
は、ｐ型ウエル２に所定の固定電位を供給するためのウ
エル給電部であるｐ⁺ 型半導体領域が形成されている。

【００３８】本実施の形態１のＳＲＡＭの周辺回路は、
ｎチャネル型ＭＩＳＦＥＴＱsnとｐチャネル型ＭＩＳＦ
ＥＴＱspとからなる相補型ＭＩＳＦＥＴで構成されてい
る。このうち、ｎチャネル型ＭＩＳＦＥＴＱsnはｐ型ウ
エル２の活性領域の主面に形成され、ｐチャネル型ＭＩ
ＳＦＥＴＱspはｎ型ウエル３の活性領域の主面に形成さ
れている。なお、ｎ型ウエル３の他の活性領域には、ｎ
型ウエル３に所定の固定電位を供給するためのウエル給
電部であるｎ⁺ 型半導体領域が形成されている。

【００３９】メモリセルの駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 は、ゲート酸化膜６、ゲート電極７、ソース領域お
よびドレイン領域で構成されている。ゲート電極７は、
第１層目の多結晶シリコン膜で形成されている。この多
結晶シリコン膜には、その抵抗値を低減するためにｎ型
の不純物（例えばリン（Ｐ））が導入されている。

【００４０】駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース
領域およびドレイン領域は、低不純物濃度のｎ^- 型半導
体領域８と高不純物濃度のｎ⁺ 型半導体領域９とで構成
されている。すなわち、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 のソース領域およびドレイン領域はＬＤＤ（Lightly
Doped Drain ）構造で構成されている。

【００４１】メモリセルの転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 は、ゲート酸化膜６、ゲート電極１０、ソース領域
およびドレイン領域で構成されている。ゲート電極１０
は、第２層目の多結晶シリコン膜１０ａと高融点金属膜
とを積層したポリサイド膜１０ｂで形成されている。こ
の多結晶シリコン膜１０ａには、その抵抗値を低減する
ためにｎ型の不純物（例えばリン）が導入されている。
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極１０は、
ワード線ＷＬと一体に構成されている。

【００４２】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソース
領域およびドレイン領域は、低不純物濃度のｎ^- 型半導
体領域８と高不純物濃度のｎ⁺ 型半導体領域１１とで構
成されている。すなわち、転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 のソース領域およびドレイン領域はＬＤＤ構造で構
成されている。

【００４３】周辺回路のｐチャネル型ＭＩＳＦＥＴＱsp
は、ゲート酸化膜６、ゲート電極１０、ソース領域およ
びドレイン領域で構成されている。ゲート電極１０は、
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極１０と同
じ第２層目の多結晶シリコン膜で形成され、ソース領域
およびドレイン領域は、低不純物濃度のｐ^- 型半導体領
域１２と高不純物濃度のｐ⁺ 型半導体領域１３とで構成
されている。すなわち、ｐチャネル型ＭＩＳＦＥＴＱｓ
のソース領域およびドレイン領域はＬＤＤ構造で構成さ
れている。

【００４４】また、このｐ^- 型半導体領域１２の下部に
はそれを囲むようにｎ型ウエル３よりも不純物濃度が高
いｎ⁺ 型半導体領域１４が形成されている。このｎ⁺ 型
半導体領域１４は、ｐチャネル型ＭＩＳＦＥＴＱspのパ
ンチスルーストッパ用の半導体領域である。

【００４５】周辺回路のｎチャネル型ＭＩＳＦＥＴのゲ
ート電極は、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート
電極１０と同じ第２層目の多結晶シリコン膜で形成さ
れ、ソース領域およびドレイン領域は、低不純物濃度の
ｎ^- 型半導体領域８と高不純物濃度のｎ⁺ 型半導体領域
１１とで構成されている。

【００４６】本実施の形態１においては、このｎ^- 型半
導体領域８の不純物濃度が、上記した転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2 における低不純物濃度のｎ^- 型半導体領
域８の不純物濃度よりも高く設定されている。これによ
り、周辺回路のｎチャネル型ＭＩＳＦＥＴの駆動能力を
向上させることができ、かつ、メモリセルにおけるβレ
シオを増大させることが可能となっている。

【００４７】また、このｎ^- 型半導体領域８の下部には
それを囲むようにｐ型ウエル２よりも不純物濃度が高い
ｐ⁺ 型半導体領域１５が形成されている。このｐ⁺ 型半
導体領域１５は、ｎチャネル型ＭＩＳＦＥＴＱsnのパン
チスルーストッパ用の半導体領域である。

【００４８】このように、本実施の形態のＳＲＡＭは、
周辺回路のｐチャネル型ＭＩＳＦＥＴＱｓおよびｎチャ
ネル型ＭＩＳＦＥＴのそれぞれのソース領域およびドレ
イン領域をＬＤＤ構造で構成し、かつソース領域および
ドレイン領域の一部を構成する低不純物濃度の半導体領
域の下部に、この半導体領域と異なる導電型で、ウエル
よりも不純物濃度の高いｎ⁺ 型半導体領域１４、ｐ⁺ 型
半導体領域１５を形成する。この構成により、それぞれ
のＭＩＳＦＥＴの短チャネル効果を抑制することができ
るとともに、パンチスルーを抑制することができる。

【００４９】駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート
電極７の上部には、酸化シリコン膜１６が形成されてい
る。また、ゲート電極７の側壁には、酸化シリコン膜か
らなるサイドウォールスペーサ１７が形成されている。

【００５０】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 、周辺回
路のｐチャネル型ＭＩＳＦＥＴＱｓp （およびｎチャネ
ル型ＭＩＳＦＥＴＱsn）のそれぞれのゲート電極１０の
上部には、酸化シリコン膜１８が形成されている。ま
た、これらのゲート電極１０の側壁には、酸化シリコン
膜からなるサイドウォールスペーサ１９が形成されてい
る。

【００５１】メモリセルの負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 は、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の上部に形成
されている。負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、酸化
シリコン膜２０の上部に形成されたゲート電極２１と、
ゲート電極２１の上部に形成された酸化シリコン膜（ゲ
ート酸化膜）２２と、ゲート酸化膜２２の上部に形成さ
れたチャネル領域２３ｃ、ソース領域２３ｐs およびド
レイン領域２３ｐd とで構成されている。

【００５２】負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート
電極２１は、第３層目の多結晶シリコン膜で形成されて
いる。この多結晶シリコン膜には、その抵抗値を低減す
るためにｎ型の不純物（例えばリン）が導入されてい
る。

【００５３】負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極２
１は、酸化シリコン膜２０、１８およびゲート酸化膜６
と同層の酸化シリコン膜に形成された接続孔２４を通じ
て駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極７および駆動
用ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ⁺ 型半導体領
域９）に接続されている。

【００５４】同様に、負荷用ＭＩＳＦＥＴＱｐ2 のゲー
ト電極２１は、酸化シリコン膜２０、１８およびゲート
酸化膜６と同層の酸化シリコン膜に形成された接続孔２
４を通じて駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極７お
よび駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ⁺ 型
半導体領域９）に接続されている。

【００５５】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のドレイ
ン領域（ｎ⁺ 型半導体領域１１）の上部には、パッド層
２５が形成されている。パッド層２５は、負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 のゲート電極２１と同じ第３層目の
多結晶シリコン膜で形成されている。

【００５６】パッド層２５の一方は、酸化シリコン膜１
８およびゲート酸化膜６と同層の酸化シリコン膜に形成
された接続孔２６を通じて転送用ＭＩＳＦＥＴＱｔ1 の
ドレイン領域（ｎ⁺ 型半導体領域１１）に接続され、パ
ッド層２５の他方は、酸化シリコン膜１８およびゲート
酸化膜６と同層の酸化シリコン膜に形成された接続孔２
６を通じて転送用ＭＩＳＦＥＴＱｔ2 のドレイン領域
（ｎ⁺ 型半導体領域１１）に接続されている。

【００５７】負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のチャネ
ル領域２３ｃ、ソース領域２３ｐsおよびドレイン領域
２３ｐd は、第４層目の多結晶シリコン膜で形成されて
いる。チャネル領域２３ｃの多結晶シリコン膜には、負
荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のしきい値電圧をエンハ
ンスメント型にするために、ｎ型の不純物（例えばリ
ン）が導入されている。ソース領域２３ｐs およびドレ
イン領域２３ｐd の多結晶シリコン膜には、その抵抗値
を低減するためにｐ型の不純物（例えばホウ素（Ｂ）が
導入されている。

【００５８】負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域
２３ｐd は、酸化シリコン膜（ゲート酸化膜）２２に形
成された接続孔２７を通じて負荷用ＭＩＳＦＥＴＱｐ2
のゲート電極２１に接続され、さらにこのゲート電極２
１を介して駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極７お
よび駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ⁺型
半導体領域９）に接続されている。

【００５９】同様に、負荷用ＭＩＳＦＥＴＱｐ2 のドレ
イン領域２３ｐd は、酸化シリコン膜（ゲート酸化膜）
２２に形成された接続孔２７を通じて負荷用ＭＩＳＦＥ
ＴＱｐ1 のゲート電極２１に接続され、さらにこのゲー
ト電極２１を介して駆動用ＭＩＳＦＥＴＱｄ1 のゲート
電極７および駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域
（ｎ⁺ 型半導体領域９）に接続されている。

【００６０】負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース
領域２３ｐs には、電源電圧線（Ｖcc）が接続されてい
る。電源電圧線（Ｖcc) は、負荷用ＭＩＳＦＥＴＱｐ1,
Ｑｐ2 のチャネル領域２３ｃ、ソース領域２３ｐs およ
びドレイン領域２３ｐd と同じ第４層目の多結晶シリコ
ン膜で形成され、ソース領域２３ｐs と一体に構成され
ている。

【００６１】負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の上部に
は、酸化シリコン膜と窒化シリコン膜との積層膜からな
る薄い絶縁膜２８を介してプレート電極２９が形成され
ている。プレート電極２９は、第５層目の多結晶シリコ
ン膜で構成され、メモリセルのほぼ全域を覆うように形
成されている。この多結晶シリコン膜には、ｎ型の不純
物（例えばリン）が導入されている。

【００６２】本実施の形態のＳＲＡＭは、負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 と、その上部を覆うプレート電極２
９との間で容量素子を形成している。この容量素子は、
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極２１を第
１電極とし、プレート電極２９を第２電極とし、ゲート
電極２１とプレート電極２９との間の薄い絶縁膜２８を
誘電体膜とするスタック（積層）構造で構成されてい
る。容量素子の第２電極であるプレート電極２９には、
回路の電源電圧（Ｖcc) が印加される。

【００６３】メモリセルの上部に上記容量素子を形成す
ることにより、この容量素子の電荷を負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2 のゲート電極２１を通じてメモリセルの
蓄積ノード（フリップフロップ回路の入出力端子）に供
給することができるので、メモリセルのα線ソフトエラ
ー耐性を向上させることができる。

【００６４】プレート電極２９の上部には、ＢＰＳＧ(B
oro Phospho Silicate Glass) 膜３０を介して一対の相
補性データ線（データ線ＤＬ1 、データ線ＤＬ2 ）が形
成されている（図２には、一方のデータ線ＤＬ1 のみを
示す）。データ線ＤＬは、ＢＰＳＧ膜３０、薄い絶縁膜
２８および酸化シリコン膜（ゲート酸化膜）２４に形成
された接続孔３１を通じて前記パッド層２５に接続さ
れ、さらにこのパッド層２５を介して転送用ＭＩＳＦＥ
ＴＱｔ1 のドレイン領域（ｎ⁺ 型半導体領域１１）に接
続されている。

【００６５】同様に、データ線ＤＬ2 は、ＢＰＳＧ膜３
０、薄い絶縁膜２８および酸化シリコン膜２２に形成さ
れた接続孔３１を通じてパッド層２５に接続され、さら
にこのパッド層２５を介して転送用ＭＩＳＦＥＴＱｔ2
のドレイン領域（ｎ⁺ 型半導体領域１１）に接続されて
いる。

【００６６】相補性データ線（データ線ＤＬ1 、データ
線ＤＬ2 ）は、例えばチタンナイトライド（ＴｉＮ）膜
とアルミニウム（Ａｌ）膜との積層膜からなる第１層目
の配線材料で形成されている。また、相補性データ線
（データ線ＤＬ1 、データ線ＤＬ2 ）とパッド層２５と
を接続する接続孔３１の内部には、タングステン（Ｗ）
膜３２が埋め込まれている。

【００６７】周辺回路のｐチャネル型ＭＩＳＦＥＴＱｓ
の上部には、相補性データ線（データ線ＤＬ1 、データ
線ＤＬ2 ）と同じ第１層目の配線材料で形成された配線
３３が形成されている。配線３３は、接続孔３４を通じ
てｐチャネル型ＭＩＳＦＥＴＱｓの一方のｐ⁺ 型半導体
領域１３に接続されている。接続孔３４の内部には、Ｗ
膜３２が埋め込まれている。

【００６８】相補性データ線（データ線ＤＬ1 、データ
線ＤＬ2 ）および配線３３の上部には、層間絶縁膜３５
を介して配線３６、３７が形成されている。メモリセル
の上部に形成された配線３６は、例えばメインワード線
を構成している。また、周辺回路の上部に形成された配
線３７は、層間絶縁膜３５に形成された接続孔３８を通
じて前記配線３３に接続されている。

【００６９】層間絶縁膜３５は、例えば酸化シリコン
膜、スピンオングラス膜および酸化シリコン膜を積層し
た絶縁膜からなり、配線３６、３７は、例えばＴｉＮ膜
とＡｌ膜との積層膜からなる。また、配線３７と配線３
３とを接続する接続孔３８の内部には、タングステン膜
３９が埋め込まれている。

【００７０】配線３６、３７の上部には、ファイナルパ
ッシベーション膜４０が形成されている。ファイナルパ
ッシベーション膜４０は、例えば酸化シリコン膜と窒化
シリコン膜との積層膜からなる。

【００７１】次に、上記のように構成されたＳＲＡＭの
製造方法を図６〜図１７を用いて説明する。

【００７２】まず、図７に示すように、ｎ^- 型単結晶シ
リコンからなる半導体基板１を用意し、メモリセル形成
領域の半導体基板１に、例えばｐ型不純物（ホウ素等）
をイオン注入してｐ型ウエル２を形成すると共に、周辺
回路のｐチャネル型ＭＩＳＦＥＴ形成領域の半導体基板
１にｎ型不純物（リン等）をイオン注入してｎ型ウエル
３を形成する。

【００７３】次に、図８に示すように、窒化シリコン膜
を耐酸化マスクに用いた熱酸化法（ＬＯＣＯＳ法）でｐ
型ウエル２およびｎ型ウエル３のそれぞれの主面に素子
分離用のフィールド酸化膜４を形成すると共に、ｐ型ウ
エル２のフィールド酸化膜４の下にｐ型チャネルストッ
パ領域５を形成する。

【００７４】続いて、半導体基板１の表面を熱酸化し、
フィールド酸化膜４で囲まれたｐ型ウエル２およびｎ型
ウエル３のそれぞれの活性領域の表面にゲート酸化膜６
を形成する。

【００７５】次に、図９に示すように、ｐ型ウエル２の
主面上に駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極
７を形成する。ゲート電極７は、半導体基板１上にＣＶ
Ｄ(Chemical Vapor Deposition) 法で多結晶シリコン膜
と酸化シリコン膜１６とを堆積し、フォトレジストをマ
スクにしたエッチングでこれらの膜をパターニングして
形成する。酸化シリコン膜１６は、ゲート電極７とその
上層に形成される導電層とを電気的に分離するための保
護膜となる。

【００７６】次に、図１０に示すように、駆動用ＭＩＳ
ＦＥＴＱｄ1,Ｑｄ2 のゲート電極７の側壁にサイドウォ
ールスペーサ１７を形成する。サイドウォールスペーサ
１７は、半導体基板１上にＣＶＤ法で堆積した酸化シリ
コン膜をＲＩＥ(Reactive Ion Etching)などの異方性エ
ッチング法でエッチングして形成する。

【００７７】続いて、ゲート電極７の両側のｐ型ウエル
２にｎ型不純物（リン等）をイオン注入し、駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 のソース領域、ドレイン領域の一
部となるｎ⁺ 型半導体領域９を形成する。

【００７８】次に、図１１に示すように、半導体基板１
上にＣＶＤ法で多結晶シリコン膜１０ａを堆積し、この
多結晶シリコン膜１０ａとその下層の酸化シリコン膜
（ゲート酸化膜６と同層の酸化シリコン膜）とをエッチ
ングして、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領
域（ｎ⁺ 型半導体領域９）に達する接続孔２０を形成す
る。

【００７９】次に、図１２に示すように、ｐ型ウエル２
の主面上に転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電
極１０（ワード線ＷＬ）および基準電圧線２１（Ｖss）
を形成し、ｎ型ウエル３の主面上にｐチャネル型ＭＩＳ
ＦＥＴＱｓp のゲート電極１０を形成する。

【００８０】ゲート電極１０（ワード線ＷＬ）および基
準電圧線２１（Ｖss）は、例えば前記多結晶シリコン膜
１０ａ上にＣＶＤ法とスパッタリング法とで多結晶シリ
コン膜、タングステンシリサイド（ＷＳｉ₂)膜、酸化シ
リコン膜１８を順次堆積し、フォトレジストをマスクに
したエッチングでこれらの膜をパターニングして形成す
る。基準電圧線２１（Ｖss）は、前記接続孔２０を通じ
て駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域（ｎ⁺
型半導体領域９）に接続される。

【００８１】続いて、半導体基板１に対して熱処理を施
すことにより、ゲート電極１０等における不純物を活性
化した後（図６の工程１０１）、図１３に示すように、
例えばｎ型不純物（リン等）を半導体基板１の主面全面
にイオン注入する（図６の工程１０２）。

【００８２】このｎ型不純物は、メモリセルの転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 および周辺回路のｎチャネル型
ＭＩＳＦＥＴにおけるソース・ドレイン領域を構成する
低不純物濃度の半導体領域を形成するための不純物導入
工程である。この際のｎ型不純物のドーズ量は、例えば
0.１〜１０×１０¹²ｃｍ^-2程度である。また、例えば半
導体基板１の主面に対して垂直に不純物を注入する。な
お、この際、周辺回路のｐチャネル型ＭＩＳＦＥＴの形
成領域にもｎ型不純物が注入される。これは、図５のｎ
^- 型半導体領域８を形成するようになる。

【００８３】その後、図１４に示すように、メモリセル
および周辺回路のｐチャネル型のＭＩＳＦＥＴ形成領域
を被覆するようなフォトレジストパターン４１ａを形成
する（図６の工程１０３）。

【００８４】次いで、フォトレジストパターン４１ａを
マスクとして、例えばｐ型不純物（ホウ素等）を半導体
基板１のｎチャネル型ＭＩＳＦＥＴＱsnの形成領域にイ
オン注入する（図６の工程１０４）。このｐ型不純物
は、周辺回路のｎチャネル型ＭＩＳＦＥＴＱsnにおける
パンチスルーストッパを形成するための不純物導入工程
である。この際のｐ型不純物のドーズ量は、例えば0.３
〜５×１０¹³ｃｍ^-2程度である。また、この際、不純物
を、例えば半導体基板１の主面に対して斜め方向から注
入する。なお、これは、図４のｐ⁺ 型半導体領域１５を
形成するようになる。

【００８５】続いて、フォトレジストパターン４１ａを
マスクとして、例えばｎ型不純物（リン等）を半導体基
板１にイオン注入する（図６の工程１０５）。このｎ型
不純物は、周辺回路のｎチャネル型のＭＩＳＦＥＴＱsn
におけるソース・ドレインを形成する低不純物濃度の半
導体領域を形成するための不純物導入工程である。この
際のｎ型不純物のドーズ量は、例えば１〜２０×１０¹³
ｃｍ^-2程度である。また、この際、不純物を、例えば半
導体基板１の主面に対して斜め方向から注入する。

【００８６】このように、本実施の形態１においては、
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソース・ドレイン領
域における低不純物濃度の半導体領域を１回の不純物導
入工程で形成し、周辺回路のｎチャネル型ＭＩＳＦＥＴ
Ｑsnのソース・ドレイン領域における低不純物濃度の半
導体領域を２回の不純物導入工程で形成することによ
り、転送用ＭＩＳＦＥＥＴＱｔ1,Ｑｔ2 の低不純物濃度
の半導体領域の不純物濃度を低く抑え、かつ、その不純
物濃度よりも周辺回路のｎチャネル型ＭＩＳＦＥＴＱsn
のソース・ドレイン領域における低不純物濃度の半導体
領域の不純物濃度を高くすることが可能となる。したが
って、メモリセルのβレシオを向上させることができ、
かつ、周辺回路の駆動能力を向上させる可能となってい
る。

【００８７】その後、半導体基板１に対して熱処理を施
すことにより、ｎチャネル型ＭＩＳＦＥＴ（メモリセル
のｎチャネル型ＭＩＳＦＥＴを含む）のソース・ドレイ
ン領域における低不純物濃度の半導体領域を形成する
（図６の工程１０６）。

【００８８】次いで、図１５に示すように、半導体基板
１上に、ｐチャネル型ＭＩＳＦＥＴＱspの形成領域が露
出するようなフォトレジストパターン４１ｂを形成した
後、これをマスクとして、例えばｎ型不純物（リン等）
をイオン注入し、続いて、例えばｐ型不純物（ホウ素
等）をイオン注入した後、フォトレジストパターン４１
ｂを除去し熱処理を施す。

【００８９】この場合のｎ型不純物は、周辺回路のｐチ
ャネル型ＭＩＳＦＥＴＱspにおけるパンチスルーストッ
パを形成するための不純物導入工程である。この際のｎ
型不純物のドーズ量は、例えば３〜５０×１０¹²ｃｍ^-2
程度である。また、この際、不純物を、例えば半導体基
板１の主面に対して斜め方向から注入する。なお、これ
は、図５のｎ⁺ 型半導体領域１４を形成するようにな
る。

【００９０】また、この場合のｐ型不純物は、周辺回路
のｐチャネル型ＭＩＳＦＥＴＱnpのソース・ドレイン領
域における低不純物濃度の半導体領域を形成するための
不純物導入工程である。この際のｐ型不純物のドーズ量
は、例えば0.５〜１０×１０¹³ｃｍ^-2程度である。ま
た、この際、不純物３を、例えば半導体基板１の主面に
対して垂直に注入する。

【００９１】続いて、図１６に示すように、ｐチャネル
型ＭＩＳＦＥＴ形成領域上部に形成したフォトレジスト
パターン４１ｃをマスクにしてｐ型ウエル２にｎ型不純
物（リン等）をイオン注入した後、上記フォトレジスト
４１ｃを除去し、さらに後熱処理を施して転送用ＭＩＳ
ＦＥＴＱｔ1,Ｑｔ2 のソース領域、ドレイン領域の一部
となるｎ⁺ 型半導体領域１１を形成する。

【００９２】その後、図１７に示すように、ｐ型ウエル
２の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2 のそれぞれの上部に形成したフォトレ
ジストパターン４１ｄをマスクにしてｎ型ウエル３にｐ
型不純物（ホウ素等）をイオン注入した後、上記したフ
ォトレジストパターン４１ｄを除去し、さらに熱処理を
施してｐチャネル型ＭＩＳＦＥＴＱｓのソース領域、ド
レイン領域の一部となるｐ⁺ 型半導体領域１３を形成す
る。

【００９３】これ以降は、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 の形成工程、配線形成工程および絶縁膜の形成工程
等を経て図１に示したＳＲＡＭを製造する。

【００９４】本実施の形態１によれば、以下の効果を得
ることが可能となる。

【００９５】(1).転送用ＭＩＳトランジスタおよび周辺
回路のＭＩＳトランジスタのソース・ドレイン領域に同
時に不純物を導入する工程と、それとは別に周辺回路の
ＭＩＳトランジスタのソース・ドレイン領域に不純物を
導入する工程とを有することにより、転送用ＭＩＳＦＥ
ＥＴＱｔ1,Ｑｔ2 のソース・ドレイン領域における低不
純物濃度の半導体領域の不純物濃度を低く抑え、かつ、
その不純物濃度よりも周辺回路のｎチャネル型ＭＩＳＦ
ＥＴＱsnのソース・ドレイン領域における低不純物濃度
の半導体領域の不純物濃度を高くすることが可能とな
る。したがって、メモリセルのβレシオを向上させるこ
とができ、かつ、周辺回路の駆動能力を向上させる可能
となっている。したがって、低電圧および高速動作が可
能なＳＲＡＭを得ることが可能となる。

【００９６】（実施の形態２）図２３は本発明の他の実
施の形態である半導体集積回路装置の製造工程の要部を
示すフロー図、である。

【００９７】本実施の形態５においては、前記実施の形
態１の説明で用いた図１２の工程までは同じなので、図
１２以降の工程を図２４および図２５によって説明す
る。

【００９８】まず、半導体基板１に対して熱処理を施す
ことにより、ゲート電極１０等における不純物を活性化
した後（図２３の工程２０１）、図２４に示すように、
メモリセル以外の領域を被覆するフォトレジストパター
ン４１ｅを形成する。

【００９９】続いて、例えばｎ型不純物（リン等）を半
導体基板１にイオン注入する（図２３の工程２０３）。

【０１００】このｎ型不純物は、メモリセルの転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 におけるソース・ドレイン領域
を構成する低不純物濃度の半導体領域を形成するための
不純物導入工程である。この際のｎ型不純物のドーズ量
は、例えば0.１〜１０×１０¹²ｃｍ^-2程度である。ま
た、例えば半導体基板１の主面に対して垂直に不純物を
注入する。

【０１０１】その後、図２５に示すように、メモリセル
および周辺回路のｐチャネル型のＭＩＳＦＥＴ形成領域
を被覆するようなフォトレジストパターン４１ｆを形成
する（図２３の工程２０４）。

【０１０２】次いで、フォトレジストパターン４１ｆを
マスクとして、例えばｐ型不純物（ホウ素等）を半導体
基板１のｎチャネル型ＭＩＳＦＥＴＱsnの形成領域にイ
オン注入する（図２３の工程２０５）。このｐ型不純物
は、周辺回路のｎチャネル型ＭＩＳＦＥＴＱsnにおける
パンチスルーストッパを形成するための不純物導入工程
である。この際のｐ型不純物のドーズ量は、例えば0.３
〜５×１０¹³ｃｍ^-2程度である。また、この際、不純物
を、例えば半導体基板１の主面に対して斜め方向から注
入する。なお、これは、図４のｐ⁺ 型半導体領域１５を
形成するようになる。

【０１０３】続いて、フォトレジストパターン４１ｆを
マスクとして、例えばｎ型不純物（リン等）を半導体基
板１にイオン注入する（図２３の工程２０６）。このｎ
型不純物は、周辺回路のｎチャネル型のＭＩＳＦＥＴＱ
snにおけるソース・ドレインを構成する低不純物濃度の
半導体領域を形成するための不純物導入工程である。こ
の際のｎ型不純物のドーズ量は、例えば１〜２０×１０
¹³ｃｍ^-2程度である。また、この際、不純物を、例えば
半導体基板１の主面に対して斜め方向から注入する。

【０１０４】このように、本実施の形態１においては、
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソース・ドレイン領
域における低不純物濃度の半導体領域を形成するための
不純物導入工程と、周辺回路のｎチャネル型ＭＩＳＦＥ
ＴＱsnのソース・ドレイン領域における低不純物濃度の
半導体領域を形成するための不純物導入工程とを別々に
行うことにより、それぞれのＭＩＳＦＥＴの当該低不純
物濃度の半導体領域の不純物濃度を所望の値に設定する
ことができる。すなわち、転送用ＭＩＳＦＥＥＴＱｔ1,
Ｑｔ2 の低不純物濃度の半導体領域の不純物濃度を低く
抑え、かつ、その不純物濃度よりも周辺回路のｎチャネ
ル型ＭＩＳＦＥＴＱsnのソース・ドレイン領域における
低不純物濃度の半導体領域の不純物濃度を高くすること
が可能となる。したがって、メモリセルのβレシオを向
上させることができ、かつ、周辺回路の駆動能力を向上
させる可能となっている。

【０１０５】その後、半導体基板１に対して熱処理を施
すことにより、ｎチャネル型ＭＩＳＦＥＴ（メモリセル
のｎチャネル型ＭＩＳＦＥＴを含む）のソース・ドレイ
ン領域における低不純物濃度の半導体領域を形成する
（図２３の工程２０７）。

【０１０６】これ以降は前記実施の形態１の説明で用い
た図１５以降の工程と同じなので説明を省略する。

【０１０７】したがって、本実施の形態２においても前
記実施の形態１と同じ効果を得ることが可能となる。

【０１０８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０１０９】例えば前記実施の形態では、多結晶シリコ
ン膜で構成された負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 を有
するＳＲＡＭに適用した場合について説明したが、本発
明はこれに限定されるものではなく、多結晶シリコン膜
で構成された負荷抵抗を有するＳＲＡＭに適用すること
もできる。

【０１１０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である単体の
ＳＲＡＭに適用した場合について説明したが、それに限
定されるものではなく、例えば同一半導体基板に論理回
路とＳＲＡＭとを設けてなる論理付きＳＲＡＭ等に適用
できる。

【０１１１】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１１２】(1).本発明の半導体集積回路装置の製造方
法によれば、転送用ＭＩＳトランジスタおよび周辺回路
のＭＩＳトランジスタのソース・ドレイン領域における
低不純物濃度の半導体領域に同時に不純物を導入する工
程と、それとは別に周辺回路のＭＩＳトランジスタのソ
ース・ドレイン領域における低不純物濃度の半導体領域
にさらに不純物を導入する工程とを有することにより、
転送用ＭＩＳトランジスタのソース・ドレイン領域にお
ける低不純物濃度の半導体領域の不純物濃度を低く抑
え、かつ、その不純物濃度よりも周辺回路のＭＩＳトラ
ンジスタのソース・ドレイン領域における低不純物濃度
の半導体領域の不純物濃度を高くすることができるの
で、メモリセルのβレシオを向上させることができ、か
つ、周辺回路の駆動能力を向上させることが可能とな
る。したがって、低電圧および高速動作可能なＳＲＡＭ
を有する半導体集積回路装置を提供することが可能とな
る。

【０１１３】(2).本発明の半導体集積回路装置の製造方
法によれば、転送用ＭＩＳトランジスタのソース・ドレ
イン領域における低不純物濃度の半導体領域用の不純物
導入工程と、周辺回路のＭＩＳトランジスタのソース・
ドレイン領域における低不純物濃度の半導体領域用の不
純物導入工程とを別々に行うことにより、転送用ＭＩＳ
トランジスタのソース・ドレイン領域における低不純物
濃度の半導体領域の不純物濃度を低く抑え、かつ、その
不純物濃度よりも周辺回路のＭＩＳトランジスタのソー
ス・ドレイン領域における低不純物濃度の半導体領域の
不純物濃度を高くすることができるので、メモリセルの
βレシオを向上させることができ、かつ、周辺回路の駆
動能力を向上させることが可能となる。したがって、低
電圧および高速動作可能なＳＲＡＭを有する半導体集積
回路装置を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置におけるメモリセルの等価回路図である。

【図２】本発明の一実施の形態である半導体集積回路装
置の要部断面図である。

【図３】本発明の一実施の形態である半導体集積回路装
置の各ＭＩＳトランジスタの断面構造を模式的に示す説
明図である。

【図４】本発明の一実施の形態である半導体集積回路装
置の各ＭＩＳトランジスタの断面構造を模式的に示す説
明図である。

【図５】本発明の一実施の形態である半導体集積回路装
置の各ＭＩＳトランジスタの断面構造を模式的に示す説
明図である。

【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程の要部フロー図である。

【図７】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。

【図８】図７に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図９】図８に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図１０】図９に続く半導体集積回路装置の製造工程中
における要部断面図である。

【図１１】図１０に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１２】図１１に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１３】図１２に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１４】図１３に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１５】図１４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１６】図１５に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１７】図１６に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１８】本発明者の実験によるＭＩＳＦＥＴのしきい
電圧とそのＭＩＳＦＥＴのソース・ドレインを形成する
低不純物濃度の半導体領域の不純物濃度との関係を示す
グラフ図である。

【図１９】本発明者の実験によるＭＩＳＦＥＴのしきい
電圧とそのＭＩＳＦＥＴのソース・ドレインを形成する
低不純物濃度の半導体領域の不純物濃度との関係を示す
グラフ図である。

【図２０】本発明者の実験によるＳＲＡＭのメモリセル
を構成する転送用ＭＩＳＦＥＴにおける低不純物濃度の
半導体領域の不純物濃度とそのメモリセルの駆動能力と
の関係を示すグラフ図である。

【図２１】本発明者の実験によるＳＲＡＭのメモリセル
を構成する転送用ＭＩＳＦＥＴにおける低不純物濃度の
半導体領域の不純物濃度とそのメモリセルの駆動能力と
の関係を示すグラフ図である。

【図２２】本発明者の実験によるＳＲＡＭのメモリセル
を構成する転送用ＭＩＳＦＥＴにおける低不純物濃度の
半導体領域の不純物濃度とそのメモリセルの駆動能力と
の関係を示すグラフ図である。

【図２３】本発明の他の実施の形態である半導体集積回
路装置の製造工程の要部フロー図である。

【図２４】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図２５】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【符号の説明】

１ 半導体基板 ２ ｐ型ウエル ３ ｎ型ウエル ４ フィールド酸化膜 ５ ｐ型チャネルストッパ領域 ６ ゲート酸化膜 ７ ゲート電極 ８ ｎ^- 型半導体領域 ９ ｎ⁺ 型半導体領域 １０ ゲート電極 １０ａ 多結晶シリコン膜 １０ｂ ポリサイド膜 １１ ｎ⁺ 型半導体領域 １２ ｐ^- 型半導体領域 １３ ｐ⁺ 型半導体領域 １４ ｎ⁺ 型半導体領域 １５ ｐ⁺ 型半導体領域 １６ 酸化シリコン膜 １７ サイドウォールスペーサ １８ 酸化シリコン膜 １９ サイドウォールスペーサ ２０ 酸化シリコン膜 ２１ ゲート電極 ２２ 酸化シリコン膜 ２３ｃ チャネル領域 ２３ｐs ソース領域 ２３ｐd ドレイン領域 ２４ 接続孔 ２５ パッド層 ２６ 接続孔 ２７ 接続孔 ２８ 薄い絶縁膜 ２９ プレート電極 ３０ ＢＰＳＧ膜 ３１ 接続孔 ３１ 絶縁膜 ３２ タングステン膜 ３３ 配線 ３４ 接続孔 ３５ 層間絶縁膜 ３６, ３7 配線 ３８ 接続孔 ３９ タングステン膜 ４０ ファイナルパッシベーション膜 ４１ａ〜４１ｄ フォトレジストパターン ＤＬ1 データ線 ＤＬ2 データ線 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線 Ｑsp ｐチャネル型ＭＩＳＦＥＴ Ｑsn ｎチャネル型ＭＩＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/786 (72)発明者 小出 優樹 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 橋本 孝司 東京都小平市上水本町五丁目20番１号 株式会社日立製作所 半導体事業部内 (72)発明者 吉田 安子 東京都小平市上水本町五丁目20番１号 株式会社日立製作所 半導体事業部内 (72)発明者 鳥羽 功一 東京都小平市上水本町五丁目20番１号 株式会社日立製作所 半導体事業部内 (72)発明者 池田 修二 東京都小平市上水本町五丁目20番１号 株式会社日立製作所 半導体事業部内 (72)発明者 芳賀 覚 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 平６−216345（ＪＰ，Ａ) 特開 平10−144804（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8244 H01L 21/336 H01L 21/8238 H01L 27/092 H01L 27/11 H01L 29/786

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上にメモリ回路を構成する複
   数のＳＲＡＭセルと、周辺回路を構成する複数のＭＩＳ
   トランジスタとを備え、前記複数のＳＲＡＭセルの各々
   が、記憶素子用の２個の駆動用ＭＩＳトランジスタと、
   スイッチング素子用の２個の転送用ＭＩＳトランジスタ
   と、負荷抵抗素子または負荷用ＭＩＳトランジスタとで
   構成される半導体集積回路装置の製造方法であって、 （ａ）前記半導体基板上に前記転送用ＭＩＳトランジス
   タのゲート電極をパターン形成する際に同時に前記周辺
   回路のＭＩＳトランジスタのゲート電極をパターン形成
   する工程と、 （ｂ）前記ゲート電極形成工程後の半導体基板の全面
   に、前記転送用ＭＩＳトランジスタのソース・ドレイン
   領域の低不純物濃度の半導体領域を形成すべく設定され
   た第１導電形の不純物を導入する工程と、 （ｃ）前記ゲート電極形成工程後の半導体基板上に少な
   くとも前記転送用ＭＩＳトランジスタのソース領域を被
   覆するマスクパターンを形成した後、前記半導体基板
   に、前記周辺回路のＭＩＳトランジスタのソース・ドレ
   イン領域における低不純物濃度の半導体領域を形成すべ
   く設定された前記第１導電形の不純物を導入する工程と
   を有することを特徴とする半導体集積回路装置の製造方
   法。
2. 【請求項２】 半導体基板上にメモリ回路を構成する複
   数のＳＲＡＭセルと、周辺回路を構成する複数のＭＩＳ
   トランジスタとを備え、前記複数のＳＲＡＭセルの各々
   が、記憶素子用の２個の駆動用ＭＩＳトランジスタと、
   スイッチング素子用の２個の転送用ＭＩＳトランジスタ
   と、負荷抵抗素子または負荷用ＭＩＳトランジスタとで
   構成される半導体集積回路装置の製造方法であって、 （ａ）前記半導体基板上に前記駆動用ＭＩＳトランジス
   タのゲート電極をパターン形成する工程と、 （ｂ）前記駆動用ＭＩＳトランジスタのゲート電極形成
   工程後の半導体基板に、前記駆動用ＭＩＳトランジスタ
   のソース・ドレイン領域を形成する工程と、 （ｃ）前記半導体基板上に前記転送用ＭＩＳトランジス
   タのゲート電極をパターン形成する際に同時に前記周辺
   回路のＭＩＳトランジスタのゲート電極をパターン形成
   する工程と、 （ｄ）前記転送用ＭＩＳトランジスタのゲート電極形成
   工程後の半導体基板の全面に、前記転送用ＭＩＳトラン
   ジスタのソース・ドレイン領域における低不純物濃度の
   半導体領域を形成すべく設定された第１導電形の不純物
   を導入する工程と、 （ｅ）前記転送用ＭＩＳトランジスタのゲート電極形成
   工程後の半導体基板上に少なくとも前記転送用ＭＩＳト
   ランジスタのソース領域を被覆するマスクパターンを形
   成した後、前記半導体基板に、前記周辺回路のＭＩＳト
   ランジスタのソース・ドレイン領域における低不純物濃
   度の半導体領域を形成すべく設定された前記第１導電形
   の不純物を導入する工程とを有することを特徴とする半
   導体集積回路装置の製造方法。
3. 【請求項３】 半導体基板上にメモリ回路を構成する複
   数のＳＲＡＭセルと、周辺回路を構成する複数のＭＩＳ
   トランジスタとを備え、前記複数のＳＲＡＭセルの各々
   が、記憶素子用の２個の駆動用ＭＩＳトランジスタと、
   スイッチング素子用の２個の転送用ＭＩＳトランジスタ
   と、負荷抵抗素子または負荷用ＭＩＳトランジスタとで
   構成される半導体集積回路装置の製造方法であって、 （ａ）前記半導体基板上に前記駆動用ＭＩＳトランジス
   タのゲート電極をパターン形成する工程と、 （ｂ）前記駆動用ＭＩＳトランジスタのゲート電極形成
   工程後の半導体基板に、前記駆動用ＭＩＳトランジスタ
   のソース・ドレイン領域を形成する工程と、 （ｃ）前記半導体基板上に前記転送用ＭＩＳトランジス
   タのゲート電極をパターン形成する際に同時に前記周辺
   回路のＭＩＳトランジスタのゲート電極をパターン形成
   する工程と、 （ｄ）前記転送用ＭＩＳトランジスタのゲート電極形成
   工程後の半導体基板の全面に、前記転送用ＭＩＳトラン
   ジスタのソース・ドレイン領域における低不純物濃度の
   半導体領域を形成すべく設定された第１導電形の不純物
   を導入する工程と、 （ｅ）前記転送用ＭＩＳトランジスタのゲート電極形成
   工程後の半導体基板上に少なくとも前記転送用ＭＩＳト
   ランジスタのソース領域を被覆するマスクパターンを形
   成した後、前記半導体基板に、前記周辺回路のＭＩＳト
   ランジスタのソース・ドレイン領域の低不純物濃度の半
   導体領域を形成すべく設定された前記第１導電形の不純
   物を導入する工程と、 （ｆ）前記駆動用ＭＩＳトランジスタおよび転送用ＭＩ
   Ｓトランジスタを形成した後、それらのトランジスタの
   上層に、前記負荷抵抗素子であって２層の導体膜で構成
   される負荷抵抗ＭＩＳトランジスタを形成する工程とを
   有することを特徴とする半導体集積回路装置の製造方
   法。