JP3545279B2 - 強誘電体キャパシタ、その製造方法、および半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に強誘電体キャパシタ、およびかかる強誘電体キャパシタを備えた半導体装置に関する。
【０００２】
【従来の技術】
電源を切っても記憶された情報が保持される不揮発性メモリとして、従来よりＥＰＲＯＭやフラッシュメモリ等の、トンネル絶縁膜およびフローティングゲート電極を備えた半導体記憶装置が広く使われている。特にフラッシュメモリはＤＲＡＭと類似した、一つのメモリセル中に単一のメモリセルトランジスタを備えた簡単な構成を有し、大規模集積回路を構成するのに適している。
【０００３】
一方、フラッシュメモリでは、情報の記憶あるいは消去が、かかるフローティングゲート電極への、トンネル絶縁膜を介したホットエレクトロンの注入によりなされるため、必然的に高い電圧が必要になる。また大きな電界がトンネル絶縁膜に加わるため、トンネル絶縁膜の劣化により、半導体記憶装置の寿命が制限されてしまう。さらに、情報の書込みが前記ホットエレクトロンの注入によりなされるため、書込みに時間がかかる問題点を有している。また、フラッシュメモリではフローティングゲート電極への電荷の注入量を制御することにより多値情報の記憶が可能であるが、一方でこのように多値記憶が可能であるということは、トンネル絶縁膜の膜質の劣化に応じて電荷の注入量を適切に制御しないと、誤動作が生じる可能性があることでもある。
【０００４】
これに対して、強誘電体ランダムアクセスメモリ（以下、ＦｅＲＡＭと略記する）は強誘電体膜をキャパシタ誘電体膜とした強誘電体キャパシタを備えており、情報が前記強誘電体膜中に自発分極の形で記憶される。情報の書き換えあるいは消去は、前記自発分極を反転させることにより行なわれる。かかる自発分極の反転は電圧の印加のみで実現され、電流の注入は伴わないため、ＦｅＲＡＭでは非常に高速の書込みが可能である。また、消費電力も少ない。さらに、強誘電体膜の分極方向は正方向および負方向に限定されるため、フラッシュメモリにおけるようなトンネル絶縁膜の膜質劣化に伴う過消去の問題は生じない。
【０００５】
図１は、従来のＦｅＲＡＭにおけるメモリセルの構成を示す回路図である。
図１を参照するに、メモリセルは１ビットの情報を記憶するのに二つのトランスファゲートトランジスタＴ１ ，Ｔ２ と二つの強誘電体キャパシタＣ１ ，Ｃ２ を使う、いわゆる２Ｔ／２Ｃ型の構成を有し、一方のキャパシタに情報”０”を、他方のキャパシタに情報”１”を記憶させる相補的動作を行なう。
【０００６】
より具体的には、ワード線ＷＬを選択することによりトランスファゲートトランジスタＴ１ ，Ｔ２ がターンオンされ、トランジスタＴ１ に接続されたビット線ＢＩＴから情報”１”あるいは”０”が前記キャパシタＣ１ に、また相補ビット線／ＢＩＴから情報”０”あるいは”１”が、前記キャパシタＣ２ に、それぞれの強誘電体キャパシタ絶縁膜の自発分極の形で書き込まれる。
【０００７】
さらに読み出し時には前記ワード線ＷＬを選択することにより前記トランジスタＴ１ およびＴ２ をターンオンし、前記キャパシタＣ１ ，Ｃ２ の分極の結果前記ビット線ＢＩＴおよび／ＢＩＴに現れる電圧差を、センスアンプＳ／Ａで検出る。
一般に、前記強誘電体キャパシタＣ１ ，Ｃ２ では、前記強誘電体キャパシタ絶縁膜として、組成が（Ｐｂ，Ｚｒ）ＴｉＯ３ で表されるＰＺＴ、あるいは組成が（Ｐｂ，Ｚｒ）（Ｔｉ，Ｌａ）Ｏ３ で表されるＰＬＺＴ等のペロブスカイト型結晶構造を有する強誘電体材料、あるいは組成がＳｒＢｉ２ Ｔａ２ Ｏ９ で表されるＳＢＴ、さらには組成がＢｉ２ （Ｔａ，Ｎｂ）２ Ｏ９ で表されるＳＢＴＮ等のＢｉ層状構造化合物が使われる。
【０００８】
【発明が解決しようとする課題】
かかる強誘電体キャパシタでは、強誘電体膜をゾルゲル法あるいはスパッタ法によりアモルファス状態で堆積した後、高温で短時間熱処理することにより、結晶化させている。結晶化がなされない限り所望の分極特性は得られない。一方、このような結晶化熱処理の際に、ＰＺＴあるいはＰＬＺＴ等の強誘電体膜中に酸素欠損が生じやすいため、かかる結晶化熱処理を酸化雰囲気中で行なうことがなされている。また、下側電極の酸化を回避するために、最初に結晶化熱処理を不活性雰囲気中で行ない、次いで酸化雰囲気中で熱処理を行なうことにより、酸素欠損を補償する工程が提案されている。
【０００９】
一方、このようにして結晶化熱処理を行ない、さらに酸素欠損を補償した強誘電体膜上に上側電極を形成する必要があるが、従来はかかる上側電極の形成は、ＰｔあるいはＩｒ等の耐熱金属膜をスパッタリングすることにうよりなされていた。しかし、ＰｔやＩｒのスパッタリングは非酸化雰囲気中で行われるため、かかる上側電極の形成の際に前記強誘電体膜中に再び酸素欠損が生じてしまう問題がある。
【００１０】
これに対し、従来より、前記強誘電体膜下の下側電極として、ＩｒＯ２ 等の導電性酸化物よりなる電極を使うことが提案されている。下側電極にかかる導電性酸化物を使うことにより、前記強誘電体膜中の酸素欠損の補償を酸化雰囲気中で行っても、下側電極が酸化されることがなく、抵抗値の増大が回避される。
一方、従来より、このようにＩｒＯ２ 電極を形成した場合には、電極表面に異常成長したＩｒＯ２ よりなる巨大結晶が生じやすいことが知られている。かかる巨大結晶は欠陥を形成し、半導体装置の歩留まりを低下させると同時に、強誘電体キャパシタの電気特性を劣化させる。
【００１１】
そこで、本発明は上記の課題を解決した、新規で有用な強誘電体キャパシタ、かかる強誘電体キャパシタを有する半導体装置、およびその製造方法を提供することを概括的課題とする。
本発明のより具体的な課題は、反転電荷量が大きい強誘電体膜を有する強誘電体キャパシタ、およびかかる強誘電体キャパシタを使った半導体装置提供することにある。
【００１２】
本発明の他の課題は、強誘電体膜上に、ＩｒＯ２ よりなる上側電極を、ＩｒＯ２ 層中にＩｒＯ２ 結晶の異常成長を抑制しつつ形成できる強誘電体キャパシタの製造方法、およびかかる強誘電体キャパシタを使った半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、上記の課題を、
請求項１に記載したように、
下側電極を形成する工程と、前記下側電極上に強誘電体膜を形成する工程と、前記強誘電体膜上にＩｒＯ 2 からなる上側電極を形成する工程とを有する強誘電体キャパシタの製造方法であって、
前記上側電極を形成する工程は、Ｉｒのターゲットを使い、Ｉｒの酸化が生じかつ前記強誘電体膜の還元が回避される条件でスパッタリングして、第１のＩｒＯ 2 膜を形成する第１工程と、
前記Ｉｒのターゲットを使い、かつ前記第１工程よりも酸化性の弱い条件でスパッタリングして、前記第１のＩｒＯ 2 膜上に微結晶からなる第２のＩｒＯ 2 膜を形成する第２工程とを有することを特徴とする強誘電体キャパシタの製造方法により、または
請求項２に記載したように、
請求項１記載の強誘電体キャパシタの製造方法により製造される強誘電体キャパシタにおいて、
前記強誘電体膜がＰｂを含有することを特徴とする強誘電体キャパシタにより、または
請求項３に記載したように、
請求項２記載の強誘電体キャパシタを有することを特徴とする半導体装置。
【００１４】
【発明の実施の形態】
［第１実施例］
図２は、本発明の第１実施例による強誘電体キャパシタの構成を示す。
図２を参照するに、ＣＭＯＳ構造を覆うＣＶＤ酸化膜１２が形成されたＳｉ基板１１上には厚さが約２０ｎｍのＴｉ密着層１３がスパッタリングにより形成され、さらに前記Ｔｉ密着層１３上には厚さが約１７５ｎｍのＰｔ膜よりなる下側電極層１４が、同じくスパッタリングにより形成される。前記Ｔｉ密着層１３および下側電極層１４のスパッタリング条件を、以下の表１に示す。
【００１５】
【表１】
【００１６】
ただし、図２の構成において、前記下側電極層１４はＰｔに限定されるものではなく、ＩｒやＲｕ、さらにはＲｕＯ２ あるいはＳｒＲｕＯ３ 等の導電性酸化物であってもよい。
さらに、前記下側電極層１４上にはＰＺＴあるいはＰＬＺＴ膜よりなる強誘電体キャパシタ絶縁膜１５が、ＲＦスパッタリングにより、以下の表２の条件下で、約２００ｎｍの厚さに形成されている。
【００１７】
【表２】
【００１８】
前記キャパシタ絶縁膜１５は、さらにＯ２ を５％以下の濃度で含むＡｒ雰囲気中、６００°Ｃにおいて９０秒間急速熱処理（ＲＴＡ）することにより結晶化され、さらに酸化雰囲気中、７５０°Ｃで６０秒間急速熱処理することにより、酸素欠損が補償される。
さらに本実施例では、前記キャパシタ絶縁膜１５上にＩｒＯ２ よりなる上側電極層１６を、表３の条件下で形成する。
【００１９】
【表３】
【００２０】
以下、本実施例の予備的説明として、図３および図４を説明する。
図３は、前記表３の条件下において酸素流量およびＡｒ流量を変化させた場合に得られるＩｒＯ２ 電極層１６の光学的反射率を示す。
図３を参照するに、スパッタ雰囲気中の酸素の割合が増加するにつれて反射率が低下しているのがわかるが、これはスパッタ雰囲気中の酸素の割合と共に堆積されたＩｒ層の酸化が進行し、ＩｒＯ２ の割合が増加していることを示している。
【００２１】
図４は、同一のスパッタ雰囲気中においてスパッタパワーを変化させ、得られるＩｒＯ２ 電極層１６の光学的反射率を調べた結果を示す。
図４を参照するに、スパッタパワーと共に反射率は増大しており、前記電極層１６は還元され、金属Ｉｒが主体となっていることを示している。このことから、前記電極層１６としてＩｒＯ２ を使う場合には、スパッタパワーを減少させ、スパッタ雰囲気をより酸化性に設定するのが好ましいことがわかる。
【００２２】
図５は、このようにして得られた強誘電体キャパシタについて、反転電荷量ＱＳＷとスパッタパワーとの関係を示す。
図５を参照するに、スパッタパワーが低いほど、前記電極層１６の下の強誘電体膜１５について大きな反転電荷量ＱＳＷが得られることがわかる。これは、前記スパッタパワーを減少させることによりスパッタ雰囲気がより酸化性に変化し、前記強誘電体膜１５の還元が抑制されることを意味していると考えられる。
【００２３】
図６は、図９の実験においてスパッタパワーを先の表３の条件に従って１ｋＷとし、多数の基板に連続してスパッタリングを行なった場合の前記電極層１６の表面状態を示す電子顕微鏡写真である。ただし、図６では、前記電極層１６は２００ｎｍの厚さに形成している。
図６を参照するに、スパッタパワーを１ｋＷとして前記電極層１６を２００ｎｍの厚さに形成した場合には、２５枚目以降の基板において、前記電極層１６の表面に針状に異常成長したＩｒＯ２ の巨大結晶が散在し始めるのが認められる。
【００２４】
図７（Ａ），（Ｂ）は、図９の実験においてスパッタパワーを１ｋＷとして３００ｎｍの厚さに形成した電極層１６の表面状態を示す電子顕微鏡写真である。図７（Ａ）を参照するに、前記電極層１６を３００ｎｍの厚さに形成した場合、２５枚目以降の基板において前記電極層１６上には図６と同様なＩｒＯ２ の巨大結晶が形成されるのがわかるが、異常成長の程度はさらに進行し、明確な結晶面が発達しているのが認められる。また図７（Ｂ）の断面図よりわかるように、前記ＩｒＯ２ 巨大結晶は、前記電極層１６表面において欠陥を形成する。
【００２５】
これに対し、図８は前記図９の実験において、後で図４で説明するように、スパッタパワーを最初に１ｋＷとし、１００ｎｍの厚さにＩｒＯ２ 膜を堆積した後、スパッタパワーを２ｋＷまで増大させ、さらにＩｒＯ２ 膜の堆積を１００ｎｍ行なった場合の、電極層１６の表面状態を示す。
図８を参照するに、前記電極層１６の表面は、白く見える略一様な大きさの微細なＩｒＯ２ の結晶より構成されており、図６あるいは図７（Ａ），（Ｂ）で説明したような巨大結晶は認められない。換言すると、前記電極層１６の形成を、１ｋＷ程度の低いパワーでのスパッタリングにより最初に１００ｎｍ以下の厚さになるように行なった場合、その上に条件を変えてさらに電極層１６を形成しても、上側電極層１６に欠陥が生じることはない。一般に、前記ＩｒＯ２ 電極層１６の形成を、電極層１６の厚さが１００ｎｍ以下になるように行なった場合には、図６あるいは図７（Ａ），（Ｂ）のような巨大結晶の生成は認められない。例えば、本発明の発明者が行なった実験では、２９枚目の基板において前記ＩｒＯ２ 電極層１６を１００ｎｍの厚さに形成し、さらに３０枚目の基板において前記ＩｒＯ２ 電極層１６を５０ｎｍの厚さに形成したが、かかる欠陥となるような巨大結晶の生成は認められなかった。また、このようにスパッタリングを低いスパッタパワーで行なうことにより、先に図５で説明したように、前記電極層１６の下の強誘電体膜１５の還元が回避され、強誘電体キャパシタに優れた電気特性を実現することができる。図８において、ＩｒＯ２ の結晶粒の粒径は１０〜３０ｎｍであるのに対し、図７（Ａ），（Ｂ）の場合には結晶粒の粒径は３００〜４００ｎｍに達する。
【００２６】
一方、このようにスパッタパワーを減少させた場合、当然のことながら、前記電極層１６の成長速度は、図９に示すように減少する。図９を参照するに、スパッタパワーを１ｋＷに設定すると、成膜パワーは２〜３ｎｍ／ｓ程度にしかならない。
一方、本発明の発明者は、本発明の基礎となる実験において、図１０に示すように一たん前記強誘電体膜１５上にＩｒＯ２ 電極層を低いスパッタパワーで形成した場合、その上にさらにＩｒＯ２ 電極層を、より大きなパワーで、あるいは強い還元雰囲気で形成しても、前記強誘電体膜１５の反転電荷量は殆ど変化しないことを見出した。
【００２７】
図１０を参照するに、以下の表４に示すように、前記ＩｒＯ２ 電極層１６として最初にＩｒＯ２ 膜を、１ｋＷのスパッタパワーで１００ｎｍの厚さに形成した場合、その上にさらにＩｒＯ２ 膜を２ｋＷあるいは４ｋＷのスパッタパワーで１００ｎｍ程度の厚さに形成しても、強誘電体膜１５の反転電荷量は２５μＣ／ｃｍ２ 程度で殆ど変化しない。また、前記上側のＩｒＯ２ 膜の形成を、Ｏ２ を含まない還元雰囲気中で行なっても、前記反転電荷量の値は影響を受けないことを示している。
【００２８】
【表４】
【００２９】
このことから、前記ＩｒＯ２ 電極層１６の堆積を、最初に低いスパッタパワーを使い、酸化性のスパッタ雰囲気を実現しながら行い、次にスパッタパワーを増加させ、高い堆積速度で実行することにより、優れた電気特性を有する強誘電体キャパシタを、効率よく、また歩留まりよく形成することが可能になる。
図１１は、前記ＩｒＯ２ 電極層１６の堆積を、表３に示すように１ｋＷのスパッタパワーで、酸素を含む雰囲気中において行なった場合の得られたＩｒＯ２ 膜のＸ線回折パターンを示す。
【００３０】
図１１を参照するに、回折角２θが２８°前後において、明確なＩｒＯ２ （１１０）面の回折ピークが観察される。また、３９°付近の回折角２θにおいて、ＩｒＯ２ （２００）面の回折ピークが観察される。
これに対し、図１２は、前記ＩｒＯ２ 電極層１６の堆積を、２ｋＷのスパッタパワーで行なった場合の、ＩｒＯ２ 膜のＸ線回折パターンを示す。
【００３１】
図１２を参照するに、このようにして形成されたＩｒＯ２ 膜では、図１１の場合に観察された（１１０）面あるいは（２００）面の反射はほとんど観察されず、Ｓｉの強い反射が見られるのがわかる。
図１３は、先に説明した表４の条件で形成したＩｒＯ２ 膜のＸ線回折パターンを示す。
【００３２】
図１３を参照するに、このように最初にＩｒＯ２ 膜を低いスパッタパワーで堆積し、次いでスパッタパワーを増加させて堆積を行なった膜では、図１１と同様な回折パターンが得られることがわかる。
図１４（Ａ）〜図１６（Ｅ）は、図２の強誘電体キャパシタにおいて、前記ＩｒＯ２ 電極層１６を様々な条件でスパッタリングした場合の、前記電極層１６中における様々な元素の分布プロファイルをＳＩＭＳ法により求めた結果を示す。
【００３３】
図１４（Ａ）は、前記電極層１６を図３の条件に従って１ｋＷのスパッタパワーで堆積した場合の、堆積直後における、前記電極層１６中の元素分布を、また図１４（Ｂ）は、このようにして堆積された電極層１６に対して熱処理を行なった場合の、前記電極層１６中における元素分布を示す。
図１４（Ａ）を参照するに、堆積直後においては前記電極層１６中におけるＰｂの濃度は検出限界以下であるのに対し、図１４（Ｂ）に示すように、６５０°Ｃで６０分間の回復熱処理を行なった場合には、前記電極層１６中にＰｂが、前記強誘電体膜１５との界面から自由表面にかけて、徐々に減少するプロファイルで含まれるようになるのがわかる。
【００３４】
これに対し、図１５（Ｃ）、前記電極層１６を２ｋＷのスパッタパワーで堆積した場合の、堆積直後における、前記電極層１６中の元素分布を、また図１５（Ｄ）は、このようにして堆積された電極層１６に対して熱処理を行なった場合の、前記電極層１６中における元素分布を示す。
図１５（Ｃ）を参照するに、堆積直後においては前記電極層１６中におけるＰｂの濃度は検出限界以下であるのに対し、図１５（Ｄ）に示すように、６５０°Ｃで６０分間の回復熱処理を行なった場合には、前記電極層１６中にＰｂが、前記強誘電体膜１５との界面と自由表面近傍で検出限界以上含まれるのに対し、前記強誘電体膜１５の中央部付近では検出限界以下となるようなプロファイルで含まれるのがわかる。
【００３５】
さらに図１６（Ｅ）は、先の表４の条件に従って前記電極層１６のうち、最初の１００ｎｍの部分を１ｋＷのスパッタパワーで堆積し、次の１００ｎｍの部分を２ｋＷのスパッタパワーで堆積した場合の、前記電極層１６中における元素分布を示す。
図１６（Ｅ）を参照するに、図４の条件で堆積した電極層１６中には、Ｐｂが略一様な濃度で含まれているのがわかる。この特徴は、前記電極層１６を形成した後、前記強誘電体膜１５に対して回復熱処理を行なった場合にも維持される。
【００３６】
なお、本実施例において、前記導電性酸化物はＩｒＯ２ に限定されるものではなく、ＲｈＯ２ やＲｕＯ２ 、さらにＳｒＲｕＯ３ 等の導電性酸化物を使うことも可能である。また、前記表４の条件において第１層目のスパッタリングと第２層目のスパッタリングを、連続して条件を変化させながら行なうことも可能である。
［第２実施例］
図１７（Ａ）〜図２２（Ｒ）は、本発明の一実施例による半導体装置の製造工程を示す。
【００３７】
図１７（Ａ）を参照するに、ｐ型あるいはｎ型のＳｉ基板２１上にはｐ型ウェル２１Ａおよびｎ型ウェル２１Ｂが形成され、さらに前記Ｓｉ基板２１上には各々のウェル２１Ａおよび２１Ｂ中においてそれぞれの活性領域を画成するフィールド酸化膜２２が形成されている。
さらに、前記ｐ型ウェル２１Ａおよびｎ型ウェル２１Ｂの活性領域上にはゲート酸化膜２３が形成され、前記ｐ型ウェル２１Ａにおいては前記ゲート酸化膜２３上にｐ型ポリシリコンゲート電極２４Ａが、また前記ｎ型ウェル２１Ｂにおいては、前記ゲート酸化膜２３上にｎ型ポリシリコンゲート電極２４Ｂが形成される。また、図示の例では前記フィールド酸化膜２２上にポリシリコン配線パターン２４Ｃ，２４Ｄが、前記ポリシリコンゲート電極２４Ａあるいは２４Ｂと同様に延在している。
【００３８】
また、図１７（Ａ）の構造では、前記ｐ型ウェル２１Ａの活性領域中には前記ゲート電極２４Ａおよびその両側の側壁絶縁膜を自己整合マスクにｎ型の不純物をイオン注入することにより、ｎ型拡散領域２１ａ，２１ｂが形成される。同様に、前記ｎ型ウェル２１Ｂの活性領域中には前記ゲート電極２４Ｂおよびその両側の側壁絶縁膜を自己整合マスクにｐ型の不純物をイオン注入することにより、ｐ型拡散領域２１ｃ，２１ｄが形成される。
【００３９】
以上の工程は通常のＣＭＯＳ工程に他ならない。
次に、図１７（Ｂ）の工程において、図１７（Ａ）の構造上に厚さが約２００ｎｍのＳｉＯＮ膜２５をＣＶＤ法により堆積し、さらにその上にＳｉＯ２ 膜２６をＣＶＤ法により約１０００ｎｍの厚さに堆積する。
さらに図１７（Ｃ）の工程において前記ＳｉＯ２ 膜２６をＣＭＰ法により、前記ＳｉＯＮ膜２５をストッパとして研磨し、図１８（Ｄ）の工程においてこのようにして平坦化されたＳｉＯ２ 膜２６中に、コンタクトホール２６Ａ〜２６Ｄを、それぞれ前記拡散領域２１ａ，２１ｂ，２１ｃおよび２１ｄが露出されるように形成する。図示の例では、さらに前記ＳｉＯ２ 膜２６中には前記配線パターン２４Ｃを露出するコンタクトホール２６Ｅも形成されている。
【００４０】
次に、図１８（Ｅ）の工程において図１８（Ｄ）の構造上に前記コンタクトホール２６Ａ〜２６Ｅを埋めるようにＷ層２７を堆積し、さらに図１８（Ｆ）の工程で前記Ｗ層２７を前記ＳｉＯ２ 膜２６をストッパとしてＣＭＰ法により研磨し、前記コンタクトホール２６Ａ〜２６Ｅにそれぞれ対応してＷプラグ２７Ａ〜２７Ｅを形成する。
【００４１】
次に図１９（Ｇ）の工程において、図１８（Ｆ）の構造上にＳｉＮよりなる酸化防止膜２８およびＳｉＯ２ 膜２９とをそれぞれ１００ｎｍおよび１３０ｎｍの厚さに形成し、さらにＮ２ 雰囲気中、６５０°Ｃにて３０分間熱処理し、脱ガスを十分に行なう。
さらに図１９（Ｈ）の工程において、前記ＳｉＯ２ 膜２９上に、厚さが２０ｎｍのＴｉ膜３０および厚さが１７５ｎｍのＰｔ膜３１とを、先の表１に示す条件下でスパッタリングを行なうことにより堆積し、下側電極層を形成する。
【００４２】
図１９（Ｈ）の工程では、前記Ｐｔ膜３１の堆積の後、ＰＺＴあるいはＰＬＺＴ膜３２をスパッタリングにより、先の表２の条件で約２００ｎｍの厚さに、強誘電体キャパシタ絶縁膜として堆積する。
さらに、図１９（Ｈ）の工程では、前記強誘電体キャパシタ絶縁膜３２の堆積の後、Ｏ２ 雰囲気中、７２５°Ｃにおいて２０秒間の急速熱処理工程を行ない、前記ＰＬＺＴ膜３２を結晶化すると同時に、酸素欠損の補償を行なう。その際、１２５°Ｃ／秒程度の非常に大きな昇温速度を使うことにより、前記熱処理時間を最短化することができる。
【００４３】
さらに、図１９（Ｈ）の工程では、前記急速熱処理工程の後、前記強誘電体キャパシタ絶縁膜３２上にＩｒＯ２ 膜３３を約２００ｎｍの厚さに、先の表４に示す条件でスパッタリングを行なうことにより堆積し、上側電極層を形成する。
次に、図１９（Ｉ）の工程において前記上側電極層３３上にレジストパターンを形成し、前記レジストパターンをマスクに前記上側電極層３３をドライエッチングすることにより、前記上側電極層３３に対応して上側電極パターン３３Ａが前記強誘電体キャパシタ絶縁膜３２上に形成される。さらに図１９（Ｉ）の工程では、前記上側電極パターン３３Ａの形成後、Ｏ２ 雰囲気中、６５０°Ｃで６０分間のアニールを行ない、前記上側電極層３３のスパッタリングおよびパターニングの際に前記強誘電体キャパシタ絶縁膜３２に入った損傷を消滅させる。
【００４４】
次に図２０（Ｊ）の工程において、形成したい強誘電キャパシタのキャパシタ絶縁膜パターンに対応したレジストパターンを前記強誘電体キャパシタ絶縁膜３２上に形成し、さらに前記レジストパターンをマスクに前記強誘電体キャパシタ絶縁膜３２をドライエッチングしてキャパシタ絶縁膜パターン３２Ａを形成し、さらに前記下側電極層３１上に、前記キャパシタ絶縁膜パターン３２Ａを覆うように、前記強誘電体キャパシタ層３２と同一の材料よりなるエンキャップ層３２Ｂを前記強誘電体キャパシタ層３２と同様の条件でスパッタリングすることにより約２０ｎｍの厚さに堆積し、さらにＯ２ 雰囲気中、７００°Ｃにて６０秒間の急速熱処理を、例えば１２５°Ｃ／秒の昇温速度で行なう。前記エンキャップ層３２Ｂは、前記強誘電体キャパシタ絶縁膜３２Ａを還元作用から保護する。
【００４５】
次に図２０（Ｋ）の工程において、前記下側電極層３１上、すなわち前記エンキャップ層３２Ｂ上に、形成したい下側電極パターンの形状に対応したレジストパターンを形成し、前記レジストパターンをマスクに前記エンキャップ層３２Ｂおよびその下の下側電極層３０，３１をドライエッチングによりパターニングし、下側電極３１Ａを形成する。さらに、図２０（Ｋ）の工程では、前記下側電極パターン３１Ａのパターニングの後、レジストパターンを除去し、Ｏ２ 雰囲気中、６５０°Ｃで６０分間の熱処理を行なうことにより、前記ドライエッチングに際して前記強誘電体キャパシタ絶縁膜３２Ａ中に導入された損傷を解消する。
【００４６】
さらに図２０（Ｌ）の工程において、前記図２０（Ｋ）の構造上にＳｉＯ２ 膜３４をＣＶＤ法により典型的には２００ｎｍの厚さに堆積し、さらにＳＯＧ膜３５をその上に堆積して段差を緩和する。前記ＳｉＯ２ 膜３４およびＳＯＧ膜３５は、層間絶縁膜３６を構成する。
次に図２１（Ｍ）の工程において前記層間絶縁膜３６中に前記上側電極パターン３３Ａを露出するコンタクトホール３６Ａおよび前記下側電極パターン３１Ａを露出するコンタクトホール３６Ｂが形成され、さらに図２１（Ｎ）の工程において前記層間絶縁膜３６、およびその下のＳｉＯ２ 膜２９およびＳｉＮ酸化防止膜２８を貫通して、前記Ｗプラグ２７Ｂおよび２７Ｄを露出するコンタクトホール３６Ｃ，３６Ｄがそれぞれ形成される。図２１（Ｍ）の工程では、前記コンタクトホール３６Ａおよび３６Ｂのドライエッチングの後、Ｏ２ 雰囲気中、５５０°Ｃで６０分間熱処理することにより、前記強誘電体膜パターン３２Ａ，３２Ｂにドライエッチングに伴って導入された欠陥を解消する。
【００４７】
さらに図２１（Ｏ）の工程において、前記コンタクトホール３６Ａと前記コンタクトホール３６Ｃとを電気的に接続するローカル配線パターン３７ＡがＴｉＮ膜により形成され、同様なローカル配線パターン３７Ｂ，３７Ｃが前記コンタクトホール３６Ｂ，３６Ｄ上にも形成される。
さらに図２２（Ｐ）の工程において、図２１（Ｏ）の構造上にＳｉＯ２ 膜３８が形成され、図２２（Ｑ）の工程において前記ＳｉＯ２ 膜３８中に前記Ｗプラグ２７Ａ、ローカル配線パターン３７Ｂ，およびＷプラグ２７Ｃを露出するコンタクトホール３８Ａ，３８Ｂおよび３８Ｃが形成される。
【００４８】
さらに図２２（Ｒ）の工程において前記コンタクトホール３８Ａ，３８Ｂ，３８Ｃにそれぞれ対応して、電極３９Ａ，３９Ｂ，３９Ｃが形成される。
本実施例による半導体装置では、先に表４で説明したように、前記上側電極層３３として、酸化性雰囲気中でスパッタリングされたＩｒＯ２ 膜を下層とし、より酸化性の弱い雰囲気中でスパッタリングされたＩｒＯ２ 膜を上層とした２層構造の導電性酸化物電極を使うことにより、前記上側電極層の堆積に伴う前記強誘電体膜の電気特性の劣化を回避することが可能である。
【００４９】
以上の工程において、必要に応じて前記層間絶縁膜およびローカル配線パターンを形成する工程を繰り返すことにより、多層配線構造を形成することもできる。
【００５０】
【発明の効果】
本発明によれば、強誘電体膜上に形成される、導電性酸化物よりなる上側電極層を、酸化性の強い条件下でのスパッタリングによって形成することで、前記強誘電体膜中における酸素欠損の形成が抑制され、優れた電気特性を有する強誘電体キャパシタが得られる。さらに、かかる導電性酸化物膜の形成の際にその厚さを減少させることにより、前記導電性酸化物膜中における異常成長した巨大結晶の形成を抑制でき、歩留まりを向上させることができる。また、前記酸化性の強い条件下でスパッタリングした導電性酸化物膜上に、より酸化性の弱い条件を使うことにより、より大きな堆積速度で導電性膜をスパッタリングしても、前記強誘電体膜の特性は劣化しない。このように酸化性の強い条件下でスパッタリングされた導電性酸化物膜は、前記強誘電体膜を構成するＰｂを、膜厚方向に略一様な濃度で含むことを特徴とする。
【図面の簡単な説明】
【図１】従来のＦｅＲＡＭの構成を示す回路図である。
【図２】本発明の第１実施例による強誘電体キャパシタの構成を示す図である。
【図３】反応性スパッタリングで形成されたＩｒＯ２ 膜の反射率とガス流量との関係を示す図である。
【図４】反応性スパッタリングで形成されたＩｒＯ２ 膜の反射率とスパッタパワーとの関係を示す図である。
【図５】図２の強誘電体キャパシタにおける反転電荷量とスパッタパワーとの関係を示す図である。
【図６】従来の方法で形成したＩｒＯ２ 膜中に形成される欠陥の例を示す図である。
【図７】（Ａ），（Ｂ）は、従来の方法で形成したＩｒＯ２ 膜中に形成される欠陥の例を示す別の図である。
【図８】本発明による方法で形成したＩｒＯ２ 膜の表面状態を示す図である。
【図９】本発明による方法で形成したＩｒＯ２ 膜の堆積速度とスパッタパワーとの関係を示す図である。
【図１０】本発明による方法で形成したＩｒＯ２ 膜上に、より酸化性の弱い条件でＩｒＯ２ 膜を形成した場合の強誘電体膜の電気特性を示す図である。
【図１１】１ｋＷのスパッタパワーで形成したＩｒＯ２ 膜のＸ線回折パターンを示す図である。
【図１２】２ｋＷのスパッタパワーで形成したＩｒＯ２ 膜のＸ線回折パターンを示す図である。
【図１３】１ｋＷのスパッタパワーでＩｒＯ２ 膜を形成した後、さらに２ｋＷのスパッタパワーでＩｒＯ２ 膜を形成した、本発明による上側電極のＸ線回折パターンを示す図である。
【図１４】（Ａ）〜（Ｂ）は、様々な条件下で形成されたＩｒＯ２ 膜中における元素分布プロファイルを示す図（その１）である。
【図１５】（Ｃ）〜（Ｄ）は、様々な条件下で形成されたＩｒＯ２ 膜中における元素分布プロファイルを示す図（その２）である。
【図１６】（Ｅ）は、様々な条件下で形成されたＩｒＯ２ 膜中における元素分布プロファイルを示す図（その３）である。
【図１７】（Ａ）〜（Ｃ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その１）である。
【図１８】（Ｄ）〜（Ｆ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その２）である。
【図１９】（Ｇ）〜（Ｉ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その３）である。
【図２０】（Ｊ）〜（Ｌ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その４）である。
【図２１】（Ｍ）〜（Ｏ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その５）である。
【図２２】（Ｐ）〜（Ｒ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その６）である。
【符号の説明】
１１ 基板
１２ ＣＶＤ酸化膜
１３ Ｔｉ密着層
１４ Ｐｔ下側電極
１５ ＰＬＺＴ膜
１６ ＩｒＯ２ 上側電極
２１ 基板
２１Ａ ｐ型ウェル
２１Ｂ ｎ型ウェル
２１ａ，２１ｂ ｎ型拡散領域
２１ｃ，２１ｄ ｐ型拡散領域
２２ フィールド酸化膜
２３ ゲート絶縁膜
２４Ａ，２４Ｂ ポリシリコンゲート電極
２４Ｃ，２４Ｄ ポリシリコン配線パターン
２５ ＳｉＯＮ膜
２６ ＳｉＯ２ 膜
２６Ａ〜２６Ｅ 開口部
２７ Ｗ層
２７Ａ〜２７Ｅ Ｗプラグ
２８ ＳｉＮ酸化防止膜
２９ ＳｉＯ２ 膜 ３０ Ｔｉ膜
３１ Ｐｔ膜
３２ ＰＬＺＴ膜
３３ ＩｒＯ２ 膜
３１Ａ 下側電極パターン
３２Ａ 強誘電体キャパシタ絶縁膜パターン
３２Ｂ 強誘電体エンキャップ層
３３Ａ 上側電極パターン
３４ ＳｉＯ２ 膜
３５ ＳＯＧ膜
３６ 層間絶縁膜
３６Ａ，３６Ｂ，３６Ｃ，３６Ｄ コンタクトホール
３７Ａ〜３７Ｃ ＴｉＮローカル配線パターン
３８ ＳｉＯ２ 膜
３８Ａ〜３８Ｃ コンタクトホール
３９Ａ〜３９Ｃ 電極
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に強誘電体キャパシタ、およびかかる強誘電体キャパシタを備えた半導体装置に関する。
【０００２】
【従来の技術】
電源を切っても記憶された情報が保持される不揮発性メモリとして、従来よりＥＰＲＯＭやフラッシュメモリ等の、トンネル絶縁膜およびフローティングゲート電極を備えた半導体記憶装置が広く使われている。特にフラッシュメモリはＤＲＡＭと類似した、一つのメモリセル中に単一のメモリセルトランジスタを備えた簡単な構成を有し、大規模集積回路を構成するのに適している。
【０００３】
一方、フラッシュメモリでは、情報の記憶あるいは消去が、かかるフローティングゲート電極への、トンネル絶縁膜を介したホットエレクトロンの注入によりなされるため、必然的に高い電圧が必要になる。また大きな電界がトンネル絶縁膜に加わるため、トンネル絶縁膜の劣化により、半導体記憶装置の寿命が制限されてしまう。さらに、情報の書込みが前記ホットエレクトロンの注入によりなされるため、書込みに時間がかかる問題点を有している。また、フラッシュメモリではフローティングゲート電極への電荷の注入量を制御することにより多値情報の記憶が可能であるが、一方でこのように多値記憶が可能であるということは、トンネル絶縁膜の膜質の劣化に応じて電荷の注入量を適切に制御しないと、誤動作が生じる可能性があることでもある。
【０００４】
これに対して、強誘電体ランダムアクセスメモリ（以下、ＦｅＲＡＭと略記する）は強誘電体膜をキャパシタ誘電体膜とした強誘電体キャパシタを備えており、情報が前記強誘電体膜中に自発分極の形で記憶される。情報の書き換えあるいは消去は、前記自発分極を反転させることにより行なわれる。かかる自発分極の反転は電圧の印加のみで実現され、電流の注入は伴わないため、ＦｅＲＡＭでは非常に高速の書込みが可能である。また、消費電力も少ない。さらに、強誘電体膜の分極方向は正方向および負方向に限定されるため、フラッシュメモリにおけるようなトンネル絶縁膜の膜質劣化に伴う過消去の問題は生じない。
【０００５】
図１は、従来のＦｅＲＡＭにおけるメモリセルの構成を示す回路図である。
図１を参照するに、メモリセルは１ビットの情報を記憶するのに二つのトランスファゲートトランジスタＴ１ ，Ｔ２ と二つの強誘電体キャパシタＣ１ ，Ｃ２ を使う、いわゆる２Ｔ／２Ｃ型の構成を有し、一方のキャパシタに情報”０”を、他方のキャパシタに情報”１”を記憶させる相補的動作を行なう。
【０００６】
より具体的には、ワード線ＷＬを選択することによりトランスファゲートトランジスタＴ１ ，Ｔ２ がターンオンされ、トランジスタＴ１ に接続されたビット線ＢＩＴから情報”１”あるいは”０”が前記キャパシタＣ１ に、また相補ビット線／ＢＩＴから情報”０”あるいは”１”が、前記キャパシタＣ２ に、それぞれの強誘電体キャパシタ絶縁膜の自発分極の形で書き込まれる。
【０００７】
さらに読み出し時には前記ワード線ＷＬを選択することにより前記トランジスタＴ１ およびＴ２ をターンオンし、前記キャパシタＣ１ ，Ｃ２ の分極の結果前記ビット線ＢＩＴおよび／ＢＩＴに現れる電圧差を、センスアンプＳ／Ａで検出る。
一般に、前記強誘電体キャパシタＣ１ ，Ｃ２ では、前記強誘電体キャパシタ絶縁膜として、組成が（Ｐｂ，Ｚｒ）ＴｉＯ３ で表されるＰＺＴ、あるいは組成が（Ｐｂ，Ｚｒ）（Ｔｉ，Ｌａ）Ｏ３ で表されるＰＬＺＴ等のペロブスカイト型結晶構造を有する強誘電体材料、あるいは組成がＳｒＢｉ２ Ｔａ２ Ｏ９ で表されるＳＢＴ、さらには組成がＢｉ２ （Ｔａ，Ｎｂ）２ Ｏ９ で表されるＳＢＴＮ等のＢｉ層状構造化合物が使われる。
【０００８】
【発明が解決しようとする課題】
かかる強誘電体キャパシタでは、強誘電体膜をゾルゲル法あるいはスパッタ法によりアモルファス状態で堆積した後、高温で短時間熱処理することにより、結晶化させている。結晶化がなされない限り所望の分極特性は得られない。一方、このような結晶化熱処理の際に、ＰＺＴあるいはＰＬＺＴ等の強誘電体膜中に酸素欠損が生じやすいため、かかる結晶化熱処理を酸化雰囲気中で行なうことがなされている。また、下側電極の酸化を回避するために、最初に結晶化熱処理を不活性雰囲気中で行ない、次いで酸化雰囲気中で熱処理を行なうことにより、酸素欠損を補償する工程が提案されている。
【０００９】
一方、このようにして結晶化熱処理を行ない、さらに酸素欠損を補償した強誘電体膜上に上側電極を形成する必要があるが、従来はかかる上側電極の形成は、ＰｔあるいはＩｒ等の耐熱金属膜をスパッタリングすることにうよりなされていた。しかし、ＰｔやＩｒのスパッタリングは非酸化雰囲気中で行われるため、かかる上側電極の形成の際に前記強誘電体膜中に再び酸素欠損が生じてしまう問題がある。
【００１０】
これに対し、従来より、前記強誘電体膜下の下側電極として、ＩｒＯ２ 等の導電性酸化物よりなる電極を使うことが提案されている。下側電極にかかる導電性酸化物を使うことにより、前記強誘電体膜中の酸素欠損の補償を酸化雰囲気中で行っても、下側電極が酸化されることがなく、抵抗値の増大が回避される。
一方、従来より、このようにＩｒＯ２ 電極を形成した場合には、電極表面に異常成長したＩｒＯ２ よりなる巨大結晶が生じやすいことが知られている。かかる巨大結晶は欠陥を形成し、半導体装置の歩留まりを低下させると同時に、強誘電体キャパシタの電気特性を劣化させる。
【００１１】
そこで、本発明は上記の課題を解決した、新規で有用な強誘電体キャパシタ、かかる強誘電体キャパシタを有する半導体装置、およびその製造方法を提供することを概括的課題とする。
本発明のより具体的な課題は、反転電荷量が大きい強誘電体膜を有する強誘電体キャパシタ、およびかかる強誘電体キャパシタを使った半導体装置提供することにある。
【００１２】
本発明の他の課題は、強誘電体膜上に、ＩｒＯ２ よりなる上側電極を、ＩｒＯ２ 層中にＩｒＯ２ 結晶の異常成長を抑制しつつ形成できる強誘電体キャパシタの製造方法、およびかかる強誘電体キャパシタを使った半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、上記の課題を、
請求項１に記載したように、
下側電極を形成する工程と、前記下側電極上に強誘電体膜を形成する工程と、前記強誘電体膜上にＩｒＯ 2 からなる上側電極を形成する工程とを有する強誘電体キャパシタの製造方法であって、
前記上側電極を形成する工程は、Ｉｒのターゲットを使い、Ｉｒの酸化が生じかつ前記強誘電体膜の還元が回避される条件でスパッタリングして、第１のＩｒＯ 2 膜を形成する第１工程と、
前記Ｉｒのターゲットを使い、かつ前記第１工程よりも酸化性の弱い条件でスパッタリングして、前記第１のＩｒＯ 2 膜上に微結晶からなる第２のＩｒＯ 2 膜を形成する第２工程とを有することを特徴とする強誘電体キャパシタの製造方法により、または
請求項２に記載したように、
請求項１記載の強誘電体キャパシタの製造方法により製造される強誘電体キャパシタにおいて、
前記強誘電体膜がＰｂを含有することを特徴とする強誘電体キャパシタにより、または
請求項３に記載したように、
請求項２記載の強誘電体キャパシタを有することを特徴とする半導体装置。
【００１４】
【発明の実施の形態】
［第１実施例］
図２は、本発明の第１実施例による強誘電体キャパシタの構成を示す。
図２を参照するに、ＣＭＯＳ構造を覆うＣＶＤ酸化膜１２が形成されたＳｉ基板１１上には厚さが約２０ｎｍのＴｉ密着層１３がスパッタリングにより形成され、さらに前記Ｔｉ密着層１３上には厚さが約１７５ｎｍのＰｔ膜よりなる下側電極層１４が、同じくスパッタリングにより形成される。前記Ｔｉ密着層１３および下側電極層１４のスパッタリング条件を、以下の表１に示す。
【００１５】
【表１】
ただし、図２の構成において、前記下側電極層１４はＰｔに限定されるものではなく、ＩｒやＲｕ、さらにはＲｕＯ２ あるいはＳｒＲｕＯ３ 等の導電性酸化物であってもよい。
さらに、前記下側電極層１４上にはＰＺＴあるいはＰＬＺＴ膜よりなる強誘電体キャパシタ絶縁膜１５が、ＲＦスパッタリングにより、以下の表２の条件下で、約２００ｎｍの厚さに形成されている。
【００１７】
【表２】
前記キャパシタ絶縁膜１５は、さらにＯ２ を５％以下の濃度で含むＡｒ雰囲気中、６００°Ｃにおいて９０秒間急速熱処理（ＲＴＡ）することにより結晶化され、さらに酸化雰囲気中、７５０°Ｃで６０秒間急速熱処理することにより、酸素欠損が補償される。
さらに本実施例では、前記キャパシタ絶縁膜１５上にＩｒＯ２ よりなる上側電極層１６を、表３の条件下で形成する。
【００１９】
【表３】
以下、本実施例の予備的説明として、図３および図４を説明する。
図３は、前記表３の条件下において酸素流量およびＡｒ流量を変化させた場合に得られるＩｒＯ２ 電極層１６の光学的反射率を示す。
図３を参照するに、スパッタ雰囲気中の酸素の割合が増加するにつれて反射率が低下しているのがわかるが、これはスパッタ雰囲気中の酸素の割合と共に堆積されたＩｒ層の酸化が進行し、ＩｒＯ２ の割合が増加していることを示している。
【００２１】
図４は、同一のスパッタ雰囲気中においてスパッタパワーを変化させ、得られるＩｒＯ２ 電極層１６の光学的反射率を調べた結果を示す。
図４を参照するに、スパッタパワーと共に反射率は増大しており、前記電極層１６は還元され、金属Ｉｒが主体となっていることを示している。このことから、前記電極層１６としてＩｒＯ２ を使う場合には、スパッタパワーを減少させ、スパッタ雰囲気をより酸化性に設定するのが好ましいことがわかる。
【００２２】
図５は、このようにして得られた強誘電体キャパシタについて、反転電荷量ＱＳＷとスパッタパワーとの関係を示す。
図５を参照するに、スパッタパワーが低いほど、前記電極層１６の下の強誘電体膜１５について大きな反転電荷量ＱＳＷが得られることがわかる。これは、前記スパッタパワーを減少させることによりスパッタ雰囲気がより酸化性に変化し、前記強誘電体膜１５の還元が抑制されることを意味していると考えられる。
【００２３】
図６は、図９の実験においてスパッタパワーを先の表３の条件に従って１ｋＷとし、多数の基板に連続してスパッタリングを行なった場合の前記電極層１６の表面状態を示す電子顕微鏡写真である。ただし、図６では、前記電極層１６は２００ｎｍの厚さに形成している。
図６を参照するに、スパッタパワーを１ｋＷとして前記電極層１６を２００ｎｍの厚さに形成した場合には、２５枚目以降の基板において、前記電極層１６の表面に針状に異常成長したＩｒＯ２ の巨大結晶が散在し始めるのが認められる。
【００２４】
図７（Ａ），（Ｂ）は、図９の実験においてスパッタパワーを１ｋＷとして３００ｎｍの厚さに形成した電極層１６の表面状態を示す電子顕微鏡写真である。図７（Ａ）を参照するに、前記電極層１６を３００ｎｍの厚さに形成した場合、２５枚目以降の基板において前記電極層１６上には図６と同様なＩｒＯ２ の巨大結晶が形成されるのがわかるが、異常成長の程度はさらに進行し、明確な結晶面が発達しているのが認められる。また図７（Ｂ）の断面図よりわかるように、前記ＩｒＯ２ 巨大結晶は、前記電極層１６表面において欠陥を形成する。
【００２５】
これに対し、図８は前記図９の実験において、後で図４で説明するように、スパッタパワーを最初に１ｋＷとし、１００ｎｍの厚さにＩｒＯ２ 膜を堆積した後、スパッタパワーを２ｋＷまで増大させ、さらにＩｒＯ２ 膜の堆積を１００ｎｍ行なった場合の、電極層１６の表面状態を示す。
図８を参照するに、前記電極層１６の表面は、白く見える略一様な大きさの微細なＩｒＯ２ の結晶より構成されており、図６あるいは図７（Ａ），（Ｂ）で説明したような巨大結晶は認められない。換言すると、前記電極層１６の形成を、１ｋＷ程度の低いパワーでのスパッタリングにより最初に１００ｎｍ以下の厚さになるように行なった場合、その上に条件を変えてさらに電極層１６を形成しても、上側電極層１６に欠陥が生じることはない。一般に、前記ＩｒＯ２ 電極層１６の形成を、電極層１６の厚さが１００ｎｍ以下になるように行なった場合には、図６あるいは図７（Ａ），（Ｂ）のような巨大結晶の生成は認められない。例えば、本発明の発明者が行なった実験では、２９枚目の基板において前記ＩｒＯ２ 電極層１６を１００ｎｍの厚さに形成し、さらに３０枚目の基板において前記ＩｒＯ２ 電極層１６を５０ｎｍの厚さに形成したが、かかる欠陥となるような巨大結晶の生成は認められなかった。また、このようにスパッタリングを低いスパッタパワーで行なうことにより、先に図５で説明したように、前記電極層１６の下の強誘電体膜１５の還元が回避され、強誘電体キャパシタに優れた電気特性を実現することができる。図８において、ＩｒＯ２ の結晶粒の粒径は１０〜３０ｎｍであるのに対し、図７（Ａ），（Ｂ）の場合には結晶粒の粒径は３００〜４００ｎｍに達する。
【００２６】
一方、このようにスパッタパワーを減少させた場合、当然のことながら、前記電極層１６の成長速度は、図９に示すように減少する。図９を参照するに、スパッタパワーを１ｋＷに設定すると、成膜パワーは２〜３ｎｍ／ｓ程度にしかならない。
一方、本発明の発明者は、本発明の基礎となる実験において、図１０に示すように一たん前記強誘電体膜１５上にＩｒＯ２ 電極層を低いスパッタパワーで形成した場合、その上にさらにＩｒＯ２ 電極層を、より大きなパワーで、あるいは強い還元雰囲気で形成しても、前記強誘電体膜１５の反転電荷量は殆ど変化しないことを見出した。
【００２７】
図１０を参照するに、以下の表４に示すように、前記ＩｒＯ２ 電極層１６として最初にＩｒＯ２ 膜を、１ｋＷのスパッタパワーで１００ｎｍの厚さに形成した場合、その上にさらにＩｒＯ２ 膜を２ｋＷあるいは４ｋＷのスパッタパワーで１００ｎｍ程度の厚さに形成しても、強誘電体膜１５の反転電荷量は２５μＣ／ｃｍ２ 程度で殆ど変化しない。また、前記上側のＩｒＯ２ 膜の形成を、Ｏ２ を含まない還元雰囲気中で行なっても、前記反転電荷量の値は影響を受けないことを示している。
【００２８】
【表４】
このことから、前記ＩｒＯ２ 電極層１６の堆積を、最初に低いスパッタパワーを使い、酸化性のスパッタ雰囲気を実現しながら行い、次にスパッタパワーを増加させ、高い堆積速度で実行することにより、優れた電気特性を有する強誘電体キャパシタを、効率よく、また歩留まりよく形成することが可能になる。
図１１は、前記ＩｒＯ２ 電極層１６の堆積を、表３に示すように１ｋＷのスパッタパワーで、酸素を含む雰囲気中において行なった場合の得られたＩｒＯ２ 膜のＸ線回折パターンを示す。
【００３０】
図１１を参照するに、回折角２θが２８°前後において、明確なＩｒＯ２ （１１０）面の回折ピークが観察される。また、３９°付近の回折角２θにおいて、ＩｒＯ２ （２００）面の回折ピークが観察される。
これに対し、図１２は、前記ＩｒＯ２ 電極層１６の堆積を、２ｋＷのスパッタパワーで行なった場合の、ＩｒＯ２ 膜のＸ線回折パターンを示す。
【００３１】
図１２を参照するに、このようにして形成されたＩｒＯ２ 膜では、図１１の場合に観察された（１１０）面あるいは（２００）面の反射はほとんど観察されず、Ｓｉの強い反射が見られるのがわかる。
図１３は、先に説明した表４の条件で形成したＩｒＯ２ 膜のＸ線回折パターンを示す。
【００３２】
図１３を参照するに、このように最初にＩｒＯ２ 膜を低いスパッタパワーで堆積し、次いでスパッタパワーを増加させて堆積を行なった膜では、図１１と同様な回折パターンが得られることがわかる。
図１４（Ａ）〜図１６（Ｅ）は、図２の強誘電体キャパシタにおいて、前記ＩｒＯ２ 電極層１６を様々な条件でスパッタリングした場合の、前記電極層１６中における様々な元素の分布プロファイルをＳＩＭＳ法により求めた結果を示す。
【００３３】
図１４（Ａ）は、前記電極層１６を図３の条件に従って１ｋＷのスパッタパワーで堆積した場合の、堆積直後における、前記電極層１６中の元素分布を、また図１４（Ｂ）は、このようにして堆積された電極層１６に対して熱処理を行なった場合の、前記電極層１６中における元素分布を示す。
図１４（Ａ）を参照するに、堆積直後においては前記電極層１６中におけるＰｂの濃度は検出限界以下であるのに対し、図１４（Ｂ）に示すように、６５０°Ｃで６０分間の回復熱処理を行なった場合には、前記電極層１６中にＰｂが、前記強誘電体膜１５との界面から自由表面にかけて、徐々に減少するプロファイルで含まれるようになるのがわかる。
【００３４】
これに対し、図１５（Ｃ）、前記電極層１６を２ｋＷのスパッタパワーで堆積した場合の、堆積直後における、前記電極層１６中の元素分布を、また図１５（Ｄ）は、このようにして堆積された電極層１６に対して熱処理を行なった場合の、前記電極層１６中における元素分布を示す。
図１５（Ｃ）を参照するに、堆積直後においては前記電極層１６中におけるＰｂの濃度は検出限界以下であるのに対し、図１５（Ｄ）に示すように、６５０°Ｃで６０分間の回復熱処理を行なった場合には、前記電極層１６中にＰｂが、前記強誘電体膜１５との界面と自由表面近傍で検出限界以上含まれるのに対し、前記強誘電体膜１５の中央部付近では検出限界以下となるようなプロファイルで含まれるのがわかる。
【００３５】
さらに図１６（Ｅ）は、先の表４の条件に従って前記電極層１６のうち、最初の１００ｎｍの部分を１ｋＷのスパッタパワーで堆積し、次の１００ｎｍの部分を２ｋＷのスパッタパワーで堆積した場合の、前記電極層１６中における元素分布を示す。
図１６（Ｅ）を参照するに、図４の条件で堆積した電極層１６中には、Ｐｂが略一様な濃度で含まれているのがわかる。この特徴は、前記電極層１６を形成した後、前記強誘電体膜１５に対して回復熱処理を行なった場合にも維持される。
【００３６】
なお、本実施例において、前記導電性酸化物はＩｒＯ２ に限定されるものではなく、ＲｈＯ２ やＲｕＯ２ 、さらにＳｒＲｕＯ３ 等の導電性酸化物を使うことも可能である。また、前記表４の条件において第１層目のスパッタリングと第２層目のスパッタリングを、連続して条件を変化させながら行なうことも可能である。
［第２実施例］
図１７（Ａ）〜図２２（Ｒ）は、本発明の一実施例による半導体装置の製造工程を示す。
【００３７】
図１７（Ａ）を参照するに、ｐ型あるいはｎ型のＳｉ基板２１上にはｐ型ウェル２１Ａおよびｎ型ウェル２１Ｂが形成され、さらに前記Ｓｉ基板２１上には各々のウェル２１Ａおよび２１Ｂ中においてそれぞれの活性領域を画成するフィールド酸化膜２２が形成されている。
さらに、前記ｐ型ウェル２１Ａおよびｎ型ウェル２１Ｂの活性領域上にはゲート酸化膜２３が形成され、前記ｐ型ウェル２１Ａにおいては前記ゲート酸化膜２３上にｐ型ポリシリコンゲート電極２４Ａが、また前記ｎ型ウェル２１Ｂにおいては、前記ゲート酸化膜２３上にｎ型ポリシリコンゲート電極２４Ｂが形成される。また、図示の例では前記フィールド酸化膜２２上にポリシリコン配線パターン２４Ｃ，２４Ｄが、前記ポリシリコンゲート電極２４Ａあるいは２４Ｂと同様に延在している。
【００３８】
また、図１７（Ａ）の構造では、前記ｐ型ウェル２１Ａの活性領域中には前記ゲート電極２４Ａおよびその両側の側壁絶縁膜を自己整合マスクにｎ型の不純物をイオン注入することにより、ｎ型拡散領域２１ａ，２１ｂが形成される。同様に、前記ｎ型ウェル２１Ｂの活性領域中には前記ゲート電極２４Ｂおよびその両側の側壁絶縁膜を自己整合マスクにｐ型の不純物をイオン注入することにより、ｐ型拡散領域２１ｃ，２１ｄが形成される。
【００３９】
以上の工程は通常のＣＭＯＳ工程に他ならない。
次に、図１７（Ｂ）の工程において、図１７（Ａ）の構造上に厚さが約２００ｎｍのＳｉＯＮ膜２５をＣＶＤ法により堆積し、さらにその上にＳｉＯ２ 膜２６をＣＶＤ法により約１０００ｎｍの厚さに堆積する。
さらに図１７（Ｃ）の工程において前記ＳｉＯ２ 膜２６をＣＭＰ法により、前記ＳｉＯＮ膜２５をストッパとして研磨し、図１８（Ｄ）の工程においてこのようにして平坦化されたＳｉＯ２ 膜２６中に、コンタクトホール２６Ａ〜２６Ｄを、それぞれ前記拡散領域２１ａ，２１ｂ，２１ｃおよび２１ｄが露出されるように形成する。図示の例では、さらに前記ＳｉＯ２ 膜２６中には前記配線パターン２４Ｃを露出するコンタクトホール２６Ｅも形成されている。
【００４０】
次に、図１８（Ｅ）の工程において図１８（Ｄ）の構造上に前記コンタクトホール２６Ａ〜２６Ｅを埋めるようにＷ層２７を堆積し、さらに図１８（Ｆ）の工程で前記Ｗ層２７を前記ＳｉＯ２ 膜２６をストッパとしてＣＭＰ法により研磨し、前記コンタクトホール２６Ａ〜２６Ｅにそれぞれ対応してＷプラグ２７Ａ〜２７Ｅを形成する。
【００４１】
次に図１９（Ｇ）の工程において、図１８（Ｆ）の構造上にＳｉＮよりなる酸化防止膜２８およびＳｉＯ２ 膜２９とをそれぞれ１００ｎｍおよび１３０ｎｍの厚さに形成し、さらにＮ２ 雰囲気中、６５０°Ｃにて３０分間熱処理し、脱ガスを十分に行なう。
さらに図１９（Ｈ）の工程において、前記ＳｉＯ２ 膜２９上に、厚さが２０ｎｍのＴｉ膜３０および厚さが１７５ｎｍのＰｔ膜３１とを、先の表１に示す条件下でスパッタリングを行なうことにより堆積し、下側電極層を形成する。
【００４２】
図１９（Ｈ）の工程では、前記Ｐｔ膜３１の堆積の後、ＰＺＴあるいはＰＬＺＴ膜３２をスパッタリングにより、先の表２の条件で約２００ｎｍの厚さに、強誘電体キャパシタ絶縁膜として堆積する。
さらに、図１９（Ｈ）の工程では、前記強誘電体キャパシタ絶縁膜３２の堆積の後、Ｏ２ 雰囲気中、７２５°Ｃにおいて２０秒間の急速熱処理工程を行ない、前記ＰＬＺＴ膜３２を結晶化すると同時に、酸素欠損の補償を行なう。その際、１２５°Ｃ／秒程度の非常に大きな昇温速度を使うことにより、前記熱処理時間を最短化することができる。
【００４３】
さらに、図１９（Ｈ）の工程では、前記急速熱処理工程の後、前記強誘電体キャパシタ絶縁膜３２上にＩｒＯ２ 膜３３を約２００ｎｍの厚さに、先の表４に示す条件でスパッタリングを行なうことにより堆積し、上側電極層を形成する。
次に、図１９（Ｉ）の工程において前記上側電極層３３上にレジストパターンを形成し、前記レジストパターンをマスクに前記上側電極層３３をドライエッチングすることにより、前記上側電極層３３に対応して上側電極パターン３３Ａが前記強誘電体キャパシタ絶縁膜３２上に形成される。さらに図１９（Ｉ）の工程では、前記上側電極パターン３３Ａの形成後、Ｏ２ 雰囲気中、６５０°Ｃで６０分間のアニールを行ない、前記上側電極層３３のスパッタリングおよびパターニングの際に前記強誘電体キャパシタ絶縁膜３２に入った損傷を消滅させる。
【００４４】
次に図２０（Ｊ）の工程において、形成したい強誘電キャパシタのキャパシタ絶縁膜パターンに対応したレジストパターンを前記強誘電体キャパシタ絶縁膜３２上に形成し、さらに前記レジストパターンをマスクに前記強誘電体キャパシタ絶縁膜３２をドライエッチングしてキャパシタ絶縁膜パターン３２Ａを形成し、さらに前記下側電極層３１上に、前記キャパシタ絶縁膜パターン３２Ａを覆うように、前記強誘電体キャパシタ層３２と同一の材料よりなるエンキャップ層３２Ｂを前記強誘電体キャパシタ層３２と同様の条件でスパッタリングすることにより約２０ｎｍの厚さに堆積し、さらにＯ２ 雰囲気中、７００°Ｃにて６０秒間の急速熱処理を、例えば１２５°Ｃ／秒の昇温速度で行なう。前記エンキャップ層３２Ｂは、前記強誘電体キャパシタ絶縁膜３２Ａを還元作用から保護する。
【００４５】
次に図２０（Ｋ）の工程において、前記下側電極層３１上、すなわち前記エンキャップ層３２Ｂ上に、形成したい下側電極パターンの形状に対応したレジストパターンを形成し、前記レジストパターンをマスクに前記エンキャップ層３２Ｂおよびその下の下側電極層３０，３１をドライエッチングによりパターニングし、下側電極３１Ａを形成する。さらに、図２０（Ｋ）の工程では、前記下側電極パターン３１Ａのパターニングの後、レジストパターンを除去し、Ｏ２ 雰囲気中、６５０°Ｃで６０分間の熱処理を行なうことにより、前記ドライエッチングに際して前記強誘電体キャパシタ絶縁膜３２Ａ中に導入された損傷を解消する。
【００４６】
さらに図２０（Ｌ）の工程において、前記図２０（Ｋ）の構造上にＳｉＯ２ 膜３４をＣＶＤ法により典型的には２００ｎｍの厚さに堆積し、さらにＳＯＧ膜３５をその上に堆積して段差を緩和する。前記ＳｉＯ２ 膜３４およびＳＯＧ膜３５は、層間絶縁膜３６を構成する。
次に図２１（Ｍ）の工程において前記層間絶縁膜３６中に前記上側電極パターン３３Ａを露出するコンタクトホール３６Ａおよび前記下側電極パターン３１Ａを露出するコンタクトホール３６Ｂが形成され、さらに図２１（Ｎ）の工程において前記層間絶縁膜３６、およびその下のＳｉＯ２ 膜２９およびＳｉＮ酸化防止膜２８を貫通して、前記Ｗプラグ２７Ｂおよび２７Ｄを露出するコンタクトホール３６Ｃ，３６Ｄがそれぞれ形成される。図２１（Ｍ）の工程では、前記コンタクトホール３６Ａおよび３６Ｂのドライエッチングの後、Ｏ２ 雰囲気中、５５０°Ｃで６０分間熱処理することにより、前記強誘電体膜パターン３２Ａ，３２Ｂにドライエッチングに伴って導入された欠陥を解消する。
【００４７】
さらに図２１（Ｏ）の工程において、前記コンタクトホール３６Ａと前記コンタクトホール３６Ｃとを電気的に接続するローカル配線パターン３７ＡがＴｉＮ膜により形成され、同様なローカル配線パターン３７Ｂ，３７Ｃが前記コンタクトホール３６Ｂ，３６Ｄ上にも形成される。
さらに図２２（Ｐ）の工程において、図２１（Ｏ）の構造上にＳｉＯ２ 膜３８が形成され、図２２（Ｑ）の工程において前記ＳｉＯ２ 膜３８中に前記Ｗプラグ２７Ａ、ローカル配線パターン３７Ｂ，およびＷプラグ２７Ｃを露出するコンタクトホール３８Ａ，３８Ｂおよび３８Ｃが形成される。
【００４８】
さらに図２２（Ｒ）の工程において前記コンタクトホール３８Ａ，３８Ｂ，３８Ｃにそれぞれ対応して、電極３９Ａ，３９Ｂ，３９Ｃが形成される。
本実施例による半導体装置では、先に表４で説明したように、前記上側電極層３３として、酸化性雰囲気中でスパッタリングされたＩｒＯ２ 膜を下層とし、より酸化性の弱い雰囲気中でスパッタリングされたＩｒＯ２ 膜を上層とした２層構造の導電性酸化物電極を使うことにより、前記上側電極層の堆積に伴う前記強誘電体膜の電気特性の劣化を回避することが可能である。
【００４９】
以上の工程において、必要に応じて前記層間絶縁膜およびローカル配線パターンを形成する工程を繰り返すことにより、多層配線構造を形成することもできる。
【００５０】
【発明の効果】
本発明によれば、強誘電体膜上に形成される、導電性酸化物よりなる上側電極層を、酸化性の強い条件下でのスパッタリングによって形成することで、前記強誘電体膜中における酸素欠損の形成が抑制され、優れた電気特性を有する強誘電体キャパシタが得られる。さらに、かかる導電性酸化物膜の形成の際にその厚さを減少させることにより、前記導電性酸化物膜中における異常成長した巨大結晶の形成を抑制でき、歩留まりを向上させることができる。また、前記酸化性の強い条件下でスパッタリングした導電性酸化物膜上に、より酸化性の弱い条件を使うことにより、より大きな堆積速度で導電性膜をスパッタリングしても、前記強誘電体膜の特性は劣化しない。このように酸化性の強い条件下でスパッタリングされた導電性酸化物膜は、前記強誘電体膜を構成するＰｂを、膜厚方向に略一様な濃度で含むことを特徴とする。
【図面の簡単な説明】
【図１】従来のＦｅＲＡＭの構成を示す回路図である。
【図２】本発明の第１実施例による強誘電体キャパシタの構成を示す図である。
【図３】反応性スパッタリングで形成されたＩｒＯ２ 膜の反射率とガス流量との関係を示す図である。
【図４】反応性スパッタリングで形成されたＩｒＯ２ 膜の反射率とスパッタパワーとの関係を示す図である。
【図５】図２の強誘電体キャパシタにおける反転電荷量とスパッタパワーとの関係を示す図である。
【図６】従来の方法で形成したＩｒＯ２ 膜中に形成される欠陥の例を示す図である。
【図７】（Ａ），（Ｂ）は、従来の方法で形成したＩｒＯ２ 膜中に形成される欠陥の例を示す別の図である。
【図８】本発明による方法で形成したＩｒＯ２ 膜の表面状態を示す図である。
【図９】本発明による方法で形成したＩｒＯ２ 膜の堆積速度とスパッタパワーとの関係を示す図である。
【図１０】本発明による方法で形成したＩｒＯ２ 膜上に、より酸化性の弱い条件でＩｒＯ２ 膜を形成した場合の強誘電体膜の電気特性を示す図である。
【図１１】１ｋＷのスパッタパワーで形成したＩｒＯ２ 膜のＸ線回折パターンを示す図である。
【図１２】２ｋＷのスパッタパワーで形成したＩｒＯ２ 膜のＸ線回折パターンを示す図である。
【図１３】１ｋＷのスパッタパワーでＩｒＯ２ 膜を形成した後、さらに２ｋＷのスパッタパワーでＩｒＯ２ 膜を形成した、本発明による上側電極のＸ線回折パターンを示す図である。
【図１４】（Ａ）〜（Ｂ）は、様々な条件下で形成されたＩｒＯ２ 膜中における元素分布プロファイルを示す図（その１）である。
【図１５】（Ｃ）〜（Ｄ）は、様々な条件下で形成されたＩｒＯ２ 膜中における元素分布プロファイルを示す図（その２）である。
【図１６】（Ｅ）は、様々な条件下で形成されたＩｒＯ２ 膜中における元素分布プロファイルを示す図（その３）である。
【図１７】（Ａ）〜（Ｃ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その１）である。
【図１８】（Ｄ）〜（Ｆ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その２）である。
【図１９】（Ｇ）〜（Ｉ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その３）である。
【図２０】（Ｊ）〜（Ｌ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その４）である。
【図２１】（Ｍ）〜（Ｏ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その５）である。
【図２２】（Ｐ）〜（Ｒ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その６）である。
【符号の説明】
１１ 基板
１２ ＣＶＤ酸化膜
１３ Ｔｉ密着層
１４ Ｐｔ下側電極
１５ ＰＬＺＴ膜
１６ ＩｒＯ２ 上側電極
２１ 基板
２１Ａ ｐ型ウェル
２１Ｂ ｎ型ウェル
２１ａ，２１ｂ ｎ型拡散領域
２１ｃ，２１ｄ ｐ型拡散領域
２２ フィールド酸化膜
２３ ゲート絶縁膜
２４Ａ，２４Ｂ ポリシリコンゲート電極
２４Ｃ，２４Ｄ ポリシリコン配線パターン
２５ ＳｉＯＮ膜
２６ ＳｉＯ２ 膜
２６Ａ〜２６Ｅ 開口部
２７ Ｗ層
２７Ａ〜２７Ｅ Ｗプラグ
２８ ＳｉＮ酸化防止膜
２９ ＳｉＯ２ 膜 ３０ Ｔｉ膜
３１ Ｐｔ膜
３２ ＰＬＺＴ膜
３３ ＩｒＯ２ 膜
３１Ａ 下側電極パターン
３２Ａ 強誘電体キャパシタ絶縁膜パターン
３２Ｂ 強誘電体エンキャップ層
３３Ａ 上側電極パターン
３４ ＳｉＯ２ 膜
３５ ＳＯＧ膜
３６ 層間絶縁膜
３６Ａ，３６Ｂ，３６Ｃ，３６Ｄ コンタクトホール
３７Ａ〜３７Ｃ ＴｉＮローカル配線パターン
３８ ＳｉＯ２ 膜
３８Ａ〜３８Ｃ コンタクトホール
３９Ａ〜３９Ｃ 電極
Claims (3)
- 下側電極を形成する工程と、前記下側電極上に強誘電体膜を形成する工程と、前記強誘電体膜上にＩｒＯ 2 からなる上側電極を形成する工程とを有する強誘電体キャパシタの製造方法であって、
前記上側電極を形成する工程は、Ｉｒのターゲットを使い、Ｉｒの酸化が生じかつ前記強誘電体膜の還元が回避される条件でスパッタリングして、第１のＩｒＯ 2 膜を形成する第１工程と、
前記Ｉｒのターゲットを使い、かつ前記第１工程よりも酸化性の弱い条件でスパッタリングして、前記第１のＩｒＯ 2 膜上に表面が粒径１０〜３０ｎｍの微細なＩｒＯ 2 結晶からなる第２のＩｒＯ 2 膜を形成する第２工程とを有することを特徴とする強誘電体キャパシタの製造方法。 - 請求項１記載の強誘電体キャパシタの製造方法により製造される強誘電体キャパシタにおいて、
前記強誘電体膜がＰｂを含有することを特徴とする強誘電体キャパシタ。 - 請求項２記載の強誘電体キャパシタを有することを特徴とする半導体装置。
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