JP3545590B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電力制御用の半導体装置に係わり、特に、制御端子の容量の最適化により、安定性を向上し得る半導体装置に関する。
【０００２】
【従来の技術】
一般に、電力制御用の半導体装置としては、ＭＯＳ構造を有する制御端子（以下、ゲートという）により、大電力を制御可能なＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）又はＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等が広く用いられている。
【０００３】
図６４はこの種のＩＧＢＴの構成を示す断面図である。このＩＧＢＴは、ｐ型エミッタ層１にコレクタ電極２が形成されており、ｐ型エミッタ層１におけるコレクタ電極２とは反対側の表面にはｎ型ベース層３が形成されている。ｎ型ベース層３の表面にはｐ型ベース層４が選択的に拡散形成されている。各ｐ型ベース層４の表面にはｎ型ソース層５が選択的に形成されている。
【０００４】
一方のｎ型ソース層５からｐ型ベース層４及びｎ型ベース層３を介して他方のｐ型ベース層４及びｎ型ソース層５に至る領域上には、ゲート絶縁膜６を介して、ゲート電極７が設けられている。また、各ｐ型ベース層４上及びｎ型ソース層５上には共通のエミッタ電極８が設けられている。
【０００５】
このＩＧＢＴをターンオンさせるためには、エミッタ電極８側に対して正となる電圧（主電圧）をコレクタ電極２側に印加した状態において、エミッタ電極８に対して正である電圧をゲート電極７に印加する。これにより、ｎ型ベース層３とｎ型ソース層５とに挟まれたｐ型ベース層４表面にｎ型チャネルが形成され、電子電流がｎ型ベース層３に流れ込む。一方、正孔電流がｐ型エミッタ層１からｎ型ベース層３に流れ込み、これによってｎ型ベース層３に導電変調が起こりＩＧＢＴがターンオンする。
【０００６】
一方、ターンオフさせるには、エミッタ電極８に対して０または負である電圧をゲート電極７に印加する。これにより、ｎ型チャネルが消失してｎ型ベース層３への電子注入がなくなり、やがてＩＧＢＴはターンオフする。この状態でも主電圧は印加されている。
【０００７】
なお、実際に製品化されるＩＧＢＴは、このような個々の微細なＩＧＢＴがチップ内に集積されて製造される。すなわち、図６４で述べたＩＧＢＴは、チップ内の全部のＩＧＢＴのうち、１つのゲート電極７の両端の２つのＩＧＢＴからなるセルと呼ばれる単位領域のものである。これら各セルのＩＧＢＴが互いに並列に集積形成され、チップ状のＩＧＢＴが形成される。
【０００８】
しかしながら以上のようなＩＧＢＴの如き半導体装置は、チップ内又はセル内におけるオン電流（コレクタ電流）の不均一性やゲート電圧ＶＧ の不安定性などにより、電流制御が不可能となる恐れがあり、この場合、ＩＧＢＴ自体が破壊される可能性に発展する。
【０００９】
なお、このようなゲート電圧ＶＧ の不安定性は、ゲート回路に混入したノイズ、あるいは各ゲート抵抗の特性のバラつきや各ＩＧＢＴの僅かな不均一性などからなる攪乱要因により生じる。
【００１０】
例えば、図６５に示すように、オン状態の２つのＩＧＢＴ１及びＩＧＢＴ２において、一方のＩＧＢＴ１のゲート抵抗３００Ωに一瞬（約１０ｎｓｅｃ）だけ１Ｖのノイズが混入すると、図６６に示すように、ゲート電圧ＶＧ が他方のＩＧＢＴ２に偏り、図６７に示すように、オン電流が他方のＩＧＢＴ２にのみ流れる現象が生じる。
【００１１】
また、この現象は一例に過ぎず、この他、ゲート電圧ＶＧ の振動やセル内での電流集中などの現象が起こる可能性がある。なお、いずれの現象にしてもＩＧＢＴが高電圧、高電流状態のときに発生すると、ＩＧＢＴの破壊に至る可能性をもつため、半導体装置の信頼性を低下させている。
【００１２】
一方、この種の半導体装置は、信頼性の向上を図るための短絡保護方式が知られている。図６８は係る短絡保護方式を説明するための回路図であり、図６９はこの半導体装置の外観を示す平面図である。
【００１３】
この半導体装置は、主素子としての主ＩＧＢＴ素子Ｍ１と、電流検知用のセンスＩＧＢＴ素子Ｓ１とが電気的に並列に接続され、同一チップ内に形成された構造を有する。但し、チップ内のデバイス領域の比は、センスＩＧＢＴ素子Ｓ１を「１」としたとき、主ＩＧＢＴ素子Ｍ１が「１００〜１０００」の範囲内にある。
【００１４】
ここで、主ＩＧＢＴ素子Ｍ１に流れる電流は、センスＩＧＢＴ素子Ｓ１のエミッタに接続された抵抗Ｒｓにおける電圧降下により、検知される。すなわち、短絡等に起因して大電流がセンスＩＧＢＴ素子Ｓ１に流れると、抵抗Ｒｓに電圧降下が生じる。この電圧は、図６８に示すように、ゲート回路にコレクタが接続されたトランジスタＴｒ１のベースに電流を流す。これにより、トランジスタＴｒ１がオンし、主ＩＧＢＴ素子Ｍ１及びセンスＩＧＢＴ素子Ｓ１のゲート電圧を低下させる。
【００１５】
しかしながら、この短絡保護方式は以下のような問題がある。
ターンオン、ターンオフのように瞬時に動作モードが変化するとき、検知される電流は、ＩＧＢＴチップ全体の電流に対応しない場合がある。このため、短絡時に、保護動作を生じない場合が多々ある。また、製造上のばらつきが大きいという問題がある。
【００１６】
さらに、主ＩＧＢＴ素子Ｍ１と同一チップ内にセンスＩＧＢＴ素子Ｓ１を設けるので、主ＩＧＢＴ素子Ｍ１の有効面積を狭くする問題がある。また、大電流の検知からゲート電圧の低下に至るまでのフィードバックループが長いので、保護の遅れや不安定な発振などが生じ易い。また、一旦、センスＩＧＢＴＳ１を形成すると、保護レベルの調整等が極めて困難である問題がある。さらに、半導体装置が、主ＩＧＢＴ素子Ｍ１のコレクタ、ゲート及びエミッタの３端子に加え、センスＩＧＢＴ素子Ｓ１のエミッタを有する４端子構造になる問題がある。すなわち、半導体装置が複雑な構造になり、コストを増大させてしまう問題がある。
【００１７】
次に、ターンオフ時の半導体装置の保護に関して述べる。
図７０の（ａ）は主ＩＧＢＴ素子Ｍ１のターンオフ時に、主ＩＧＢＴ素子Ｍ１に印加される電圧ＶＣＥと、主ＩＧＢＴ素子Ｍ１を流れる電流ＩＣＥとの時間変化を示すタイムチャートである。図７０の（ｂ）は図７０の（ａ）に示した電圧波形を微分したタイムチャートである。いずれの図も、ＭＯＳゲート回路に直列に接続されるゲート抵抗Ｒｇが小のときを実線で示し、Ｒｇが大のときを破線で示している。
【００１８】
主ＩＧＢＴ素子Ｍ１に限らず、パワー素子は、高周波信号で駆動する場合、ターンオフ時の損失（電圧と電流の積を時間で積分したもの）を低減させる必要があるので、ターンオフ速度を速くするためにゲート抵抗Ｒｇを小さくする必要がある。但し、Ｒｇが小の波形は、図７０の（ｂ）に示すように、ターンオフ時間が短い分、ｄＶ／ｄｔのピーク値が大きい。なお、目標の電圧ＶＣＥが一定のため、図７０の（ｂ）に示す２つの微分波形は、時間軸と形成する面積が互いに等しくなっている。
【００１９】
さて、このようにゲートＲｇを小にして主ＩＧＢＴ素子Ｍ１に印加される電圧ＶＣＥの上昇率ｄＶ／ｄｔを高くした場合、ｄＶ／ｄｔのピーク値が一定値を超えると、ｄＶ／ｄｔに比例して流れる変位電流により、主ＩＧＢＴ素子Ｍ１がターンオフに失敗して破壊される問題がある。
【００２０】
一方、ゲート抵抗Ｒｇを大にしてｄＶ／ｄｔによる破壊から主ＩＧＢＴ素子Ｍ１を保護すると、ターンオフ速度が遅くなり、ターンオフ損失が増えてスイッチングの高速化が困難となる問題がある。
【００２１】
【発明が解決しようとする課題】
以上説明したように従来の半導体装置は、ゲート電圧のＶＧ の不安定性などにより、電流制御が不可能となって素子自体が破壊される可能性がある。
【００２２】
また、短絡保護に関しては、大電流の検知からゲート電圧の低下に至るまでのフィードバックループが長いので、保護の遅れや不安定な発振などが生じ易い問題がある。
【００２４】
本発明は上記実情を考慮してなされたもので、高電圧、大電流時にもゲート電圧を安定させ、電流不均一や発振等を阻止でき、もって、装置を破壊から保護して信頼性を向上し得る半導体装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明は、高コレクタ電圧時にゲートが負の微分容量（ＣＧ ＝ｄＱＧ ／ｄＶＧ 、但しＱＧ はゲートに蓄積されている電荷）をもつことがＩＧＢＴの破壊の主な原因の一つであるという、本発明者等により見出された知見に基づいてなされている。すなわち、本発明の骨子は、常にゲートの負の微分容量を無くすことにより、装置の安定性を向上させ、もって、装置を破壊から保護することにある。
【００２７】
次に、本発明の基となる知見について説明する。
【００２８】
本発明者等は、図４４に示すように、１２００Ｖ用高耐圧ＩＧＢＴ（東芝製、商品名ＧＴ２５Ｑ１０１、ｎ型ベース層３の長さ＝約１００μｍ以上で、不純物濃度＝５×１０^１３ｃｍ^−３以下）に関し、ゲート電荷Ｑｃのゲート電圧ＶＧ 依存性（の傾き＝ゲート容量）を種々のコレクタ電圧ＶＣＥについて実験により調べた。なお、ゲート電圧ＶＧ は、横軸で示す直流バイアスに約１５Ｖ振幅の１パルスのサイン波が重畳されている。すなわち、測定では、測定中の素子の温度上昇を回避する観点から周知のＣ−Ｖ測定法が使えないため、１パルスのサイン波をゲートに与え、その間ゲートに流入する電荷を同時に計測し、オシロスコープの水平軸にゲート電圧、垂直軸に電荷量を入力することにより、図４４の結果を得ている。なお、この時のサイン波の周波数は１０〜２０ｋＨｚである。
【００２９】
図示するように、コレクタ電圧ＶＣＥが８８１Ｖのとき、ゲート電圧ＶＧ の上昇とともにゲート電荷ＱＧ が減少し、ゲートの負の微分容量が現れている。
【００３０】
図４５及び図４６は図４４の実験内容をシミュレーションした結果であり、同様の結果が得られている。すなわち、シミュレーション結果より算出したゲート容量においては、図４６に示すように、高コレクタ電圧ＶＣＥ時に、ゲートしきい値Ｖｔｈ以上で負の容量が現れている。
【００３１】
この負の容量は、次の（Ｍ１）〜（Ｍ３）のメカニズムにより現れて（Ｍ４）の作用効果を引き起こす、と考えられる。
【００３２】
（Ｍ１）高コレクタ電圧時に、ｐ型エミッタ層１から注入された正孔がｎ型ベース層３中の高電界により加速されて、ｎ型ベース層３とゲート絶縁膜６との界面に到達する。（Ｍ２）高コレクタ電圧時には、ｎ型ベース層３の電位はゲート電圧ＶＧ よりも高いため、ｎ型ベース層３の界面に正孔のチャネル（蓄積層）が形成される。（Ｍ３）この正孔のチャネルの正電荷により、ゲート電極７内に負の電荷が誘起され、ゲートの負容量が引き起こされる。
【００３３】
（Ｍ４）このようなゲートの負の容量は、ゲート抵抗をゲート電極７に接続した時、負のＣ・Ｒ時定数により、ゲート電圧ＶＧ の不安定性を生じさせ、図６６に示した如き、ゲート電圧ＶＧ の上昇又は下降を生じさせ、さらにはゲート電圧ＶＧ を振動させてゲート回路を制御不能にする可能性がある。
【００３４】
このような負の容量は、以下に述べるように数式を用いても表現可能である。図４７は上述した（Ｍ１）〜（Ｍ３）の現象をより詳しく示している。この図４７は、図４８に示す等価回路に置換可能である。但し、容量と各部電圧との関係は図４９に示す等価回路となる。
【００３５】
図４８に示す等価回路より、ｐ型ベース層４界面のｎチャネルを通ってｎ型ベース層３に注入される電子電流Ｉ_ｅ は、次の（１）式で示される。
【００３６】
Ｉ_ｅ ＝ｇ_ｍ ^ｎ−ｃｈ（Ｖ_ＧＥ−Ｖ_ｔｈ ^ｎ−ｃｈ）…（１）
但し、ｇ_ｍ ^ｎ−ｃｈは相互コンダクタンスを示し、Ｖ_ｔｈ ^ｎ−ｃｈはｎチャネルのしきい値電圧を示す。
【００３７】
一方、ｐ型エミッタ層１から注入されるホール電流Ｉ_ｈ は、ＩＧＢＴ（ＩＥＧＴ）のｐｎｐトランジスタ部分の電流増幅率βを用い、次の（２）式のように示される。
【００３８】
Ｉ_ｈ ＝βＩ_ｅ …（２）
ホール電流Ｉ_ｈ は、全てｎ型ベース層３界面のｐチャネルを通ってｐ型ベース層４に流れると考えると、次の（３）式で表すことができる。
【００３９】
Ｉ_ｈ ＝ｇ_ｍ ^ｐ−ｃｈ（Ｖ_ｐｃｈ −Ｖ_ＧＥ−Ｖ_ｔｈ ^ｐ−ｃｈ）…（３）
このとき（１）式及び（３）式を夫々（２）式に代入すると、各部電圧の関係式が次の（４）式に示すように得られる。
【００４０】
ｇ_ｍ ^ｐ−ｃｈ（Ｖ_ｐｃｈ −Ｖ_ＧＥ−Ｖ_ｔｈ ^ｐ−ｃｈ）＝βｇ_ｍ ^ｎ−ｃｈ（Ｖ_ＧＥ−Ｖ_ｔｈ ^ｎ−ｃｈ）…（４）
一方、図４９に示す等価回路より、ゲートに蓄えられる電荷ΔＱ_Ｇ は、次式で示される。ΔＱ_Ｇ ＝Ｃ_Ｇ−Ｓ ΔＶ_ＧＥ＋Ｃ_{Ｇ−ｐ−ｃｈ}Δ（Ｖ_ＧＥ−Ｖ_ｐｃｈ ）
なお、（４）式より、Δ（Ｖ_ＧＥ−Ｖ_ｐｃｈ ）＝−β（ｇ_ｍ ^ｎ−ｃｈ／ｇ_ｍ ^ｐ−ｃｈ）ΔＶ_ＧＥとなるので、ゲート容量Ｃ_Ｇ は、次の（５）式で示すことができる。
【００４１】
Ｃ_Ｇ ＝ΔＱ_Ｇ ／ΔＶ_ＧＥ＝Ｃ_Ｇ−Ｓ −Ｃ_{Ｇ−ｐ−ｃｈ}・β・ｇ_ｍ ^ｎ−ｃｈ／ｇ_ｍ ^ｐ−ｃｈ…（５）
ここで、右辺の第２項は、負の値であり、これが負の容量を引き起こす。
【００４２】
以上の負の（微分）容量に関する知見は、本発明者等の研究により始めて得られたものである。
【００４３】
続いて、この知見に基づく本発明の骨子について詳しく説明する。
【００４４】
図５０及び図５１は図４６に示した負の容量を模式的に示した図である。ゲート容量Ｃ_Ｇ は、ｎ型ベース層３／ゲート絶縁膜６／ゲート電極７で構成される容量Ｃ２と、（ｎ型ソース層５・ｐ型ベース層４）／ゲート絶縁膜６／ゲート電極７で構成される容量Ｃ１との並列合成容量と考えられる。
【００４５】
ここで、容量Ｃ１は、図５２に示すように、ゲート電圧Ｖ_Ｇ とは無関係にほぼ一定値をとる。容量Ｃ２は、図５３に示すように、ゲート電圧Ｖ_Ｇ に対して階段状に減少する。容量Ｃ２においては、図４６から推測可能なように、正の容量Ｃ２^＋と負の容量Ｃ２⁻との比が約２：１である。
【００４６】
本発明では、積極的にＣ１を増加させることにより、図５４に示すように、容量Ｃ２を底上げし、Ｃ２⁻による負の容量を打ち消している。具体的には、Ｃ１≧Ｃ２⁻＝（１／２）Ｃ２^＋とする。すなわち、次の（６）式を満足するとき、ゲート容量Ｃ_Ｇ が常に零又は正の値になり、負の値をもたない。
【００４７】
【数１】

【００４８】
なお、（６）式は、例えばｎ型ベース層３を含むＭＯＳ構造の面積（容量Ｃ２に対応）と、ｎ型ソース層５・ｐ型ベース層４を含むＭＯＳ構造の面積（容量Ｃ１に対応）とを用いてマスクパターンを設計することにより、容易に実現可能である。また、（６）式の実現方法は、ＭＯＳ構造の面積に限らず、ＭＯＳ構造におけるゲート絶縁膜の厚さや材質（誘電率ε）を容量Ｃ１，Ｃ２に対応させて設計してもよい。さらに、（６）式は、本質的に等価な置換であれば、「ＭＯＳ構造の面積」の如き別の表現、あるいは「容量Ｃ２の面積／ゲートの全面積＝２／３以下」の如き別の関係式を用いて示してもよい。
【００４９】
上の知見は、以下に示すように実験的にも確認され、かつｎ型ベース層３の長さの如き、素子設計上のパラメータとの関連性も確認されている。なお、ここにいうｎ型ベース層３の長さ（以下、Ｎベース長ともいう）は、ｐ型エミッタ層１とｐ型ベース層４の底部との間のｎ型ベース層３の距離に相当する。
【００５０】
図５５は、実際に４つのＩＧＢＴを用い、ｎ型ベース層３の長さとＣ１／（Ｃ２＋ ＋Ｃ１）との関係を確認したグラフである。ｎ型ベース層３の長さが１００μｍのとき、Ｃ１／（Ｃ２＋ ＋Ｃ１）の値が０．３３から０．２に（１／３から１／５）に低下している。
【００５１】
これは、Ｎベース長が長くなるに従い、ｎ型ベース層３中のキャリア蓄積量を多くする必要があるため、ゲート長ＬＧ を長くするという従来の考え方に起因している。すなわち、ゲート長ＬＧ を長くすることにより、電子のＭＯＳチャネルからの注入を促進し、より低オン電圧を実現するという従来の設計方法から来ている。そのため、Ｃ２＋ の値を増大させ、Ｃ１／（Ｃ２＋ ＋Ｃ１）の値を小さくしている。その結果、Ｃ２− も大きくなり、負のゲート容量を生じさせ易い状況になっている。
【００５２】
そこで、図５５上に示す如き、Ｃ１／（Ｃ２＋ ＋Ｃ１）＝０．３３のＩＧＢＴ（Ｎベース長＝約６３μｍ；以下、ＩＧＢＴ素子Ａという）と、Ｃ１／（Ｃ２＋ ＋Ｃ１）＝０．２のＩＧＢＴ（Ｎベース長＝１００μｍ；以下、ＩＧＢＴ素子Ｂという）について、前述同様にノイズパルスにより、ゲートの不安定性を調べた。
【００５３】
具体的には、図５６に示すように、２つのＩＧＢＴ素子Ａ１，Ａ２を並列接続し、一方のＩＧＢＴ素子Ａ２のゲートにノイズパルスを与え、ゲート電圧の挙動を観察する実験を行なった。また同様の実験を２つのＩＧＢＴ素子Ｂ１，Ｂ２についても行なった。
【００５４】
その結果、ＩＧＢＴ素子Ａ１，Ａ２を並列接続した場合には、ノイズパルスにより一時的なゲート電圧の変動はあるものの、直ぐにゲートバイアス電圧（ゲート信号で与えている電圧）に安定的に収束する。
【００５５】
一方、ＩＧＢＴ素子Ｂ１，Ｂ２では、図５７に示すように、ノイズパルスを与えた後、ゲート電圧ＶＧ１，ＶＧ２の振動が収束せず、逆に大きくなっている。しかも、ＩＧＢＴ素子Ｂ２にノイズパルスを与えたので、他方のＩＧＢＴ素子Ｂ１のゲート電圧ＶＧ１も大きく振動し、並列素子Ｂ１，Ｂ２間で負の容量による不安定による発振が起こっている。
【００５６】
この実験結果より、Ｃ１／（Ｃ２＋ ＋Ｃ１）≧０．３３では確実に不安定性は生ぜず、Ｃ１／（Ｃ２＋ ＋Ｃ１）≦０．２では、発振，電流不均一等の不安定性を生じる。そのため、不安定性を考慮すると、Ｃ１／（Ｃ２＋ ＋Ｃ１）の値は少なくとも、０．２（＝１／５）より大きいことが必要で、０．３３（＝１／３）以上であることが望ましい。
【００５７】
また、Ｎベース長が１００μｍ以上の素子では、従来の設計方法に従えば、Ｃ１／（Ｃ２＋ ＋Ｃ１）が０．２程度に下がるので、本発明は特にＮベース長が１００μｍ以上の素子で有効である。
【００５８】
Ｎベース長が３００μｍ以上の素子では、Ｃ１／（Ｃ２＋ ＋Ｃ１）の値が（１／１０）＝０．１程度と、０．２を下回るので、Ｎベース長が３００μｍ以上の素子では少なくとも値を１／５＝０．２まで引き上げることが不安定性の改善のために有効である。
【００５９】
以上はプレーナ型素子に関しての説明であるが、トレンチ型素子の場合にも同様の負のゲート容量を生じることを発明者等の研究により確認した。但し、トレンチ型素子では、Ｃ２＋ ：Ｃ２− の比がプレーナ型素子とは若干異なっている。
【００６０】
図５８はゲートのとばし無しのトレンチ型ＩＥＧＴ素子の構成を示す図であり、図５９はゲートのとばし有りのトレンチ型ＩＥＧＴ素子の構成を示す図であって、図６０はこれら２種類のＩＥＧＴ素子に関し、ゲート容量におけるゲート電圧依存性の計算結果を示す図である。なお、本明細書中、「とばし」の語は、ｎ型ソース層５の省略を意味している。
【００６１】
すなわち、とばし無しのＩＥＧＴ素子ＴＡは、図５８に示すようにプレーナ型のゲート絶縁膜６及びゲート電極７に代えて、ｎ型ソース層５の表面にはｐ型ベース層４を介してｎ型ベース層３に達する深さまで溝（トレンチ）が掘られている。溝内は、ｎ型ベース層３とｎ型ソース層５とに挟まれたｐ型ベース層４側面に設けられたゲート絶縁膜６ｔに囲まれて埋込み型のゲート電極７ｔが配置されている。このゲート電極７ｔは、図示しないゲート端子に接続されている。
【００６２】
一方、とばし有りのＩＥＧＴ素子ＴＢは、図５９に示すように、図５８に示す構成とは異なり、ｎ型ソース層５を有するｐ型ベース層４と、ｎ型ソース層５の省略されたｐ型ベース層４とが溝間で交互に配置されている。
【００６３】
ここで、とばし無しのＩＥＧＴ素子ＴＡは、図６０に示すように、ゲート容量が負の値になる部分が若干ある。また、とばし有りのＩＥＧＴ素子ＴＢでは、大きな負のゲート容量ＣＧ が生じている。
【００６４】
この種のトレンチ型素子の場合、ゲート容量Ｃ_Ｇ の変化が複雑であるが、Ｃ２＋ ：Ｃ２− の比は概ね、とばし無しの構成で、Ｃ２＋ ：Ｃ２− ＝５：１であり、とばし有りの構成で、Ｃ２＋ ：Ｃ２− ＝４：１となっている。
【００６５】
このため、とばし無しの構成では、Ｃ１／（Ｃ２＋ ＋Ｃ１）の値を１／６以上とすることが好ましい。同様に、とばし有りの構成では、Ｃ１／（Ｃ２＋ ＋Ｃ１）の値を１／５以上とすることが好ましい。
【００６６】
なお、図６０中、ゲート電圧が４．５Ｖ付近に負のピークが生じるが、この負のピークは、コレクタ電流が小さい値の小電流領域に生じるため、破壊の影響が少ないので、考慮しない。
【００６７】
また、次に本発明者らの研究による半導体装置の制御方法について説明する。この制御方法は、主に短絡時の保護に関係する。
【００６８】
本発明者らの研究により、図６１及び図６２（ａ）〜（ｂ）に示すように、ＩＧＢＴが短絡状態になると、通常動作に比べ、ゲートに蓄積される電荷が減少する知見が得られた。すなわち、ゲートに蓄積される電荷が通常動作よりも減少した状態を短絡状態として検知する。また、短絡状態を検知したとき、ゲート電圧を低下させることにより、ＩＧＢＴを短絡から保護できる。
【００６９】
図６３はこの知見に基づき試作された保護回路のブロック図である。主ＩＧＢＴ素子Ｍ１のゲート回路に直列に電荷検出回路（ｃｈａｒｇｅ ｃｏｕｎｔｅｒ）ＣＣが接続される。
【００７０】
一方、ゲート回路とアースとの間にはトランジスタＴｒ１が接続されている。
【００７１】
ここで、差動アンプＡＭ１は、ゲート電圧を参照しつつ、電荷検出回路ＣＣに検出されたゲートの電荷量について所定値（図６１に示すｐｒｏｈｉｂｉｔｅｄ ａｒｅａ ）以下か否かを判定する。差動アンプＡＭ１は、電荷量が所定値以下のとき、トランジスタＴｒ１にベース電流を与えてＴｒ１をオン状態に制御し、ゲート電圧を低下させる。
【００７２】
なお、ゲートの電荷量の検知方式としては、任意の回路による電圧又は電流の検知などが適宜使用可能となっている。
【００７３】
またさらに、ｄＶ／ｄｔの検出に関する半導体装置の制御方法についても説明する。この半導体装置は、主スイッチング素子に電気的に並列にｄＶ／ｄｔの検出素子を有し、この検出素子の検出結果に基づいてゲート抵抗の抵抗値を制御するものである。
【００７４】
これにより、主スイッチング素子が破壊しない範囲でターンオフを速くできるので、オフ損失を低減でき、素子特性を向上できる。
【００７５】
さて、上述した本発明に関する知見及び骨子に基づいて、具体的には以下のような解決手段が実現される。
【００７６】
請求項１に対応する発明は、第１導電型ベース層と、この第１導電型ベース層の表面に形成された第２導電型エミッタ層と、この第２導電型エミッタ層に形成されたコレクタ電極と、前記第１導電型ベース層における前記第２導電型エミッタ層とは反対側の表面に形成された第２導電型ベース層と、この第２導電型ベース層の表面に形成された第１導電型ソース層と、この第１導電型ソース層と前記第２導電型ベース層とに形成されたエミッタ電極と、前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで形成されたトレンチ内にゲート絶縁膜を介して埋込形成されたゲート電極とを備え、前記コレクタ電極と前記エミッタ電極との間に電圧が印加されたとき、ゲート電圧の動作範囲内において、ゲートの容量は、常に正値又は零値であることを特徴とする半導体装置である。
【００７８】
また、請求項２に対応する発明は、請求項１に対応する発明において、ゲート容量が常に正値又は零値である条件は、ゲート電極、ゲート絶縁膜、第１導電型ベース層で構成される容量のうち正の容量をＣ２ ＋ とし、第１導電型ソース層、第２導電型ベース層、ゲート絶縁膜及びゲート電極で構成される容量をＣ１としたとき、Ｃ１／（Ｃ２ ＋ ＋Ｃ１）の値が１／６以上であることを特徴とする半導体装置。
【００７９】
さらに、請求項３に対応する発明は、請求項２に対応する発明において、第２導電型ベース層の底部から第２導電型エミッタ層までの第１導電型ベース層の長さは１００μｍ以上であることを半導体装置である。
また、請求項４に対応する発明は、請求項１に対応する発明において、ゲート電極とエミッタ電極との間に接続された容量をさらに具備する半導体装置である。
【００８７】
（作用）
従って、請求項１に対応する発明は以上のような手段を講じたことにより、コレクタ電極とエミッタ電極との間に電圧が印加されたとき、ゲート電極からみた容量が常に正値又は零値であるので、高コレクタ電圧時のゲートの負の微分容量を無くしたことにより、高電圧、高電流時にもゲート電圧を安定させ、電流不均一や発振等を阻止でき、もって、装置を破壊から保護して信頼性を向上させることができる。
【００８９】
さらに、請求項２に対応する発明は、ゲート容量が常に正値又は零値である条件を、ゲート電極、ゲート絶縁膜、第１導電型ベース層で構成される容量のうち正の容量をＣ２ ＋ とし、第１導電型ソース層、第２導電型ベース層、ゲート絶縁膜及びゲート電極で構成される容量をＣ１としたとき、Ｃ１／（Ｃ２ ＋ ＋Ｃ１）の値を１／６以上としたので、請求項１に対応する作用を容易且つ確実に奏することができる。
【００９０】
また、請求項３に対応する発明は、第２導電型ベース層の底部から第２導電型エミッタ層までの第１導電型ベース層の長さを１００μｍ以上としたので、請求項１に対応する作用を例えばコレクタ電圧１２００Ｖ程度以上の高耐圧の半導体装置に実現させることができる。
【００９１】
さらに、請求項４に対応する発明は、ゲート電極とエミッタ電極の間に容量を接続することにより、ゲートの負の容量の発生を阻止できる。
【００９６】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
【００９７】
（第１の実施形態）
図１は、第１の実施形態に係るＩＧＢＴの構成を示す平面図であり、図２は図１のＩＩＡ−ＩＩＡ線及びＩＩ Ｂ− ＩＩ Ｂ線矢視断面図であって、図６４と同一部分については同一符号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ述べる。なお、以下の各実施形態についても同様にして重複した説明を省略する。
【００９８】
すなわち、本実施形態に係る半導体装置は、ゲートの負の容量を無くした構成により、ゲート電圧の安定化を図るものであって、図１及び図２に示すように、ｐ型ベース層４が部分的にゲート絶縁膜６の全幅にわたってｎ型ベース層３上に形成されている。このため、ｎ型ベース層３とゲート絶縁膜６とが接する界面部分の面積が従来よりも小さくされた構成となっている。
【００９９】
具体的には、ゲート電極７とゲート絶縁膜６界面の面積ＳＧ （いわゆる、ゲート電極７の面積）と、ゲート絶縁膜６を介してゲート電極７とｎ型ベース層３とが重なり合う部分の面積ＳＮＢとの比が次の（７）式で規定された構成となっている。
【０１００】
【数２】

【０１０１】
なお、この（７）式は前述した（６）式と等価な関係を示している。すなわち、（７）式は、（６）式における容量Ｃ１が全ゲート容量の１／３以上との規定を逆方向から述べたものであり、容量Ｃ２に対応する面積ＳＮＢを全ゲート容量に対応する面積の２／３以下と規定したものである。
【０１０２】
また、テラスゲート等、ゲート絶縁膜６の厚さｔ_ｏｘが部分的に異なる場合は、次の（８）式を満たすように、ＩＧＢＴが設計される。
【０１０３】
【数３】

【０１０４】
次に、このようなＩＧＢＴの動作について説明する。
【０１０５】
前述同様にＩＧＢＴがターンオンする際に、高コレクタ電圧時には、ｐ型エミッタ層１から注入された正孔がｎ型ベース層３中の高電界により加速されて、ｎ型ベース層３とゲート絶縁膜６との界面に到達する。
【０１０６】
高コレクタ電圧時には、ｎ型ベース層３の電位はゲート電圧よりも高いため、ｎ型ベース層３の界面に正孔のチャネル（蓄積層）が形成される。
【０１０７】
この正孔のチャネルの正電荷により、ＩＩＡ−ＩＩＡ断面に沿ってゲート電極７内に負電荷が誘起される。
【０１０８】
しかしながら、このＩＧＢＴは、従来とは異なり、ＩＩ Ｂ− ＩＩ Ｂ断面に示す部分で、ｐ型ベース層４中のゲート絶縁膜６との界面にｎチャネルが生成され、このｎチャネルによりゲート電極７中の負電荷が打ち消されてゲート電極７に正電荷が誘起され、負の容量が生じない。また、高コレクタ電圧時に正孔がエミッタ電極８に排出されるために、さらに負の容量を生じにくくしている。よって、ゲート電圧の安定を確保することができる。
【０１０９】
上述したように第１の実施形態によれば、コレクタ電極１とエミッタ電極８との間に電圧が印加されたとき、ゲート電極７からみた容量が常に正値又は零値であるので、高コレクタ電圧時のゲートの負の微分容量を無くしたことにより、高電圧、高電流時にもゲート電圧を安定させ、電流不均一や発振等を阻止でき、もって、装置を破壊から保護して信頼性を向上させることができる。
【０１１０】
また、コレクタ電極１とエミッタ電極８との間の電流がしゃ断状態のとき、ゲート電極７からみた容量の最小値を当該容量の最高値の１／３以上とするため、ゲート絶縁膜６のうちのｎ型ベース層３に接する部分の面積ＳＮＢをゲート電極７の全面積ＳＧ の２／３以下に制限したので、前述した作用効果を容易且つ確実に奏することができる。
【０１１１】
また、ｎ型ベース層３の長さを１００μｍ以上としたので、前述した作用効果を１２００Ｖ以上の高耐圧のＩＧＢＴに実現させることができる。
【０１１２】
（第２の実施形態）
次に、本発明の第２の実施形態に係るＩＧＢＴについて説明する。
【０１１３】
図３はこのＩＧＢＴの構成を示す平面図である。本実施形態は、第１の実施形態の変形構成であり、ｐ型ベース層４の平面形状を変形させたものであって、具体的には図６６に示すように、部分的にゲート絶縁膜６の全幅にわたってｎ型ベース層３上に形成されるｐ型ベース層４を梯子形の平面形状としている。
【０１１４】
以上のような構成としても、第１の実施形態と同様の効果を得ることができ、また、ｐ型ベース層４のパターンが図１に示す構成よりも均一的に形成されるので、より一層ゲート電圧の安定性の向上を期待することができる。
【０１１５】
（第３の実施形態）
次に、本発明の第３の実施形態に係るＩＧＢＴについて説明する。
【０１１６】
図４はこのＩＧＢＴの構成を示す断面図である。本実施形態は、第１の実施形態の変形構成であり、ｐ型ベース層４の変形構成であって、具体的には図４に示すように、ゲート電極７の中央部直下のｎ型ベース層３表面に選択的にｐ型層１０が形成されている。
【０１１７】
ここで、ｐ型層１０は、図示しないが、エミッタ電極８直下の各ｐ型ベース層４に接続されている。
【０１１８】
このような構成により、ｐ型層１０の電位はエミッタ電位に固定される。このため、高コレクタ電圧時でも、ｐ型層１０の表面は低電圧に保持される。
【０１１９】
ここで、ゲート電圧が正であると、ｐ型層１０の表面に反転層が形成されることにより、第１の実施形態と同様に、ゲート電圧を正に保持することができる。
【０１２０】
なお、本構造は、特に２ｋＶ以上の高耐圧のＩＧＢＴに有効である。例えば高耐圧ＩＧＢＴの場合、オン状態において、キャリアの蓄積と低オン抵抗化とを図るため、ゲート幅Ｌを例えば６０μｍ以上にすることが好ましい。この場合、ｐ型層は、ゲート幅Ｌの１／３以上の幅（例えば２０μｍ幅）とすればよい。
【０１２１】
本構造によれば、ゲート幅Ｌが広いためにｐ型層１０とｐ型ベース層４との一体化が可能になり、低オン抵抗化をも併せて実現することができる。
【０１２２】
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置について説明する。
【０１２３】
図５はこの半導体装置の構成を示す斜視断面図であり、図６はこの半導体装置の構成を示す平面図であり、図７は図６のＶＩＩ Ａ−ＶＩＩ Ａ線及びＶＩＩ Ｂ− ＶＩＩ Ｂ線矢視断面図である。
【０１２４】
本実施形態は、第１の実施形態の変形構成であり、ｎ型ベース層３中におけるゲート絶縁膜６との界面の正孔を積極的に排出させる構成であって、具体的には図５乃至図７に示すように、ｎ型ベース層３の表面にｐ型層１１を選択形成したＩＧＢＴ領域と、このｐ型層１１をソースとしたｐチャネルＭＯＳＦＥＴ領域とが１チップ内に設けられている。
【０１２５】
ここで、ｐチャネルＭＯＳＦＥＴは、ＩＧＢＴ領域のｐ型層１１がｎ型ベース層３表面で長手方向に延長されてなるｐ型ソース層１１ｓと、ＩＧＢＴのｐ型ベース層４がｎ型ベース層３表面で長手方向に延長されてなるｐ型ドレイン層４ｄと、ＩＧＢＴのエミッタ電極８がｐ型ベース層４上及びｎ型ソース層５上で長手方向に延長されてｐ型ドレイン層４ｄ上に選択的に形成されたエミッタ電極８ｅとを備えている。
【０１２６】
また、ｐチャネルＭＯＳＦＥＴは、ｐ型ドレイン層４ｄの一部上、ｐ型ソース層１１ｓの一部上及びこれら両層４ｄ，１１ｓ間のｎ型ベース層３上にゲート絶縁膜６を介してゲート電極１２が形成されている。なお、このゲート電極１２は、エミッタ電極８ｅに電気的に接続されており、ＩＧＢＴのゲート電極７とは電気的に絶縁されている。
【０１２７】
また、ｐ型ソース層１１ｓ上には、その長手方向に沿ってフローティング電極１３が形成されている。フローティング電極１３は、ｐチャネルＭＯＳＦＥＴ領域からＩＧＢＴ領域にかけてｐ型層１１ｓ，１１の電位を均一化させるためのものであり、ＩＧＢＴ及びｐチャネルＭＯＳＦＥＴにおける各電極７，８，８ｅ，１２とは絶縁され、電位的に浮いた状態となっている。
【０１２８】
次に、このような半導体装置の動作を説明する。
【０１２９】
前述同様にＩＧＢＴがターンオンする際に、コレクタ電圧の印加時には、ｐ型エミッタ層１から注入された正孔がｎ型ベース層３中の高電界により加速されて、ｎ型ベース層３とゲート絶縁膜６との界面に到達する。このとき、ＩＧＢＴのｐ型層１１は電位的に浮いており、ｎ型ベース層３とゲート絶縁膜６との界面におけるキャリア蓄積を阻止しない。そのため、本実施形態では、オン電圧の上昇はおこらない。
【０１３０】
ここで、高コレクタ電圧の印加時には、ｎ型ベース層３の電位はゲート電圧よりも高いため、ｎ型ベース層３の界面に正孔のチャネル（ｐチャネル）が形成される。
【０１３１】
すなわち、高コレクタ電圧時には、このｐチャネルにより、ｐチャネルＭＯＳＦＥＴのｐ型ソース層１１ｓとｐ型ドレイン層４ｄとが短絡される一方、ｐ型層１１及びｐ型ソース層１１ｓの電位が数Ｖ上昇する。
【０１３２】
これにより、ｐチャネルＭＯＳＦＥＴにおいては、ＩＧＢＴのｐ型層１１からの正孔電流がｐ型ソース層１１ｓ及びｐチャネルを介してｐ型ドレイン層４ｄに流れ、ｐ型ソース層１１ｓの電位がｐチャネルＭＯＳＦＥＴのＶｔｈ（例えば４Ｖ程度）に固定される。
【０１３３】
従って、ＩＧＢＴのｎ型ベース層３表面の正孔をもｐ型層１１から排出できるので、負のゲート容量を発生させず、ゲート電圧の安定性を向上させることができる。この際、Ｃの容量は後述する（１１）式に従う。
【０１３４】
（第５の実施形態）
次に、本発明の第５の実施形態に係るＩＧＢＴについて説明する。
【０１３５】
図８はこのＩＧＢＴの構成を示す断面図であり、図６４とは異なる部分について述べる。本実施形態は、容量Ｃ１を増加させる（６）式の方法とは異なり、結果的にエミッタ電位を用いてゲートの負の容量を阻止する構成であり、具体的には図８に示すように、ゲート絶縁膜６及びゲート電極７を介してｎ型ベース層３に対向したゲート電極７上の絶縁膜１４ｕの厚さが、ゲート電極７上の絶縁膜１４の他の部分よりも薄く形成された構造となっている。なお、各ＩＧＢＴのエミッタ電極８は、ゲート電極７上の絶縁膜１４，１４ｕ上を通って互いに接続されている。
【０１３６】
このような構造により、エミッタ電極８の負電位が絶縁膜１４ｕの薄い層を介してゲート電極７に正電荷を誘起させ、結果的にゲートの負の容量を阻止することができるので、第１及び第２の実施形態と同様の効果を実効動作領域を減らさずに実現することができる。
【０１３７】
（第６の実施形態）
次に、本発明の第６の実施形態に係るＩＧＢＴパッケージについて説明する。図９はこのＩＧＢＴパッケージの構成を示す回路図である。このＩＧＢＴパッケージ２１は、本発明に係るＩＧＢＴをパッケージ化のときの容量設計により実現した構成であり、ＩＧＢＴのパッケージ内のゲートＧ・エミッタＥ間に容量Ｃが接続されている。
【０１３８】
これにより、容量Ｃ１を増加させ、ゲートの負の容量の発生を阻止することができる。
【０１３９】
なお、図１０に示すように、図９に示す構成に加え、ＩＧＢＴパッケージ２２内のゲートＧ・エミッタＥ間において、容量Ｃに直列に抵抗Ｒを接続してもよい。このような構成としても、容量Ｃ１の増加による前述した効果に加え、抵抗Ｒが配線インダクタンスによる振動を防止するため、一層安定性を向上させることができる。
【０１４０】
（第７の実施形態）
次に、本発明の第７の実施形態に係るＩＧＢＴパッケージについて説明する。図１１はＩＧＢＴパッケージの構成を示す回路図である。このＩＧＢＴパッケージ２３は、２つのＩＧＢＴ（領域又はチップ）の両ゲート電極間に容量Ｃと抵抗Ｒと直列接続された構成である。なお、ＩＧＢＴパッケージ２３の各ゲート電極Ｇは、個別にゲート抵抗ＲＧ１，ＲＧ２を介して図示しないゲートバイアス回路に接続可能となっている。
【０１４１】
ここで、ゲートＧ間に挿入された容量Ｃは、ＩＧＢＴ本来のＣ２^＋、Ｃ１に対し、次の（９）式を満たす値である。
【０１４２】
【数４】

【０１４３】
（９）式は、ゲートＧ間に挿入される容量Ｃが、第６の実施形態の１／２倍であることを示している。これは、図６６に示したように、２つのＩＧＢＴのゲート電圧ＶＧ が上下対称に動くので、挿入した容量Ｃによるゲート電圧ＶＧ への影響は、ゲート・エミッタ間に容量を挿入した時の２倍の効果となるからである。
【０１４４】
このような構成により、ＩＧＢＴを並列接続した場合の電流不均一を阻止することができる。
【０１４５】
なお同様に、図１２に示すように、ＩＧＢＴパッケージ２４内は、３つのＩＧＢＴを並列接続し、各ゲート電極Ｇ間を個別に容量Ｃ，抵抗Ｒの直列回路で互いに接続した構成としてもよい。
【０１４６】
この３並列の場合には、容量Ｃは次の（１０）式のように示される。
【０１４７】
【数５】

【０１４８】
また、４つ以上のＩＧＢＴを並列させてなるＩＧＢＴパッケージも同様に、第６の実施形態の容量Ｃに比べて（１／ＩＧＢＴ個数）倍の値をもつ容量Ｃ（及び抵抗Ｒ）を各ゲート間に接続すればよい。
【０１４９】
但し、スター形に各ＩＧＢＴ間に容量Ｃを挿入する場合には、容量Ｃは、ＩＧＢＴの個数によらず、次の（１１）式を満たす値となる。
【０１５０】
【数６】

【０１５１】
（第８の実施形態）
次に、本発明の第８の実施形態に係るＩＥＧＴについて説明する。
【０１５２】
図１３はこのＩＥＧＴの構成を示す平面図であり、図１４は図１３のＸＩＶ Ａ−ＸＩＶ Ａ線矢視断面図及びＸＩＶ Ｂ− ＸＩＶ Ｂ線矢視断面図である。本実施形態は、第１及び第２の実施形態をトレンチ型素子に適用した変形例であり、具体的には図１３及び図１４に示すようにプレーナ型のゲート絶縁膜６及びゲート電極７に代えて、ｎ型ソース層５の表面にはｐ型ベース層４を介してｎ型ベース層３に達する深さまで溝（トレンチ）が掘られている。
【０１５３】
溝内は、ｎ型ベース層３とｎ型ソース層５とに挟まれたｐ型ベース層４側面に設けられたゲート絶縁膜６ｔに囲まれて埋込み型のゲート電極７ｔが配置されている。このゲート電極７ｔは、図示しないゲート端子に接続されている。
【０１５４】
また、各溝間において、２つのｎ型ソース層５が各溝表面に個別に接するように形成されたｐ型ベース層４は、ｎ型ベース層３の表面に選択的に形成されている。すなわち、各溝間においては、図１４のＸＩＶ Ｂ− ＸＩＶ Ｂ間に示す如き各ｎ型ソース層５及びｐ型ベース層４を有するＩＥＧＴ領域と、図１４のＸＩＶ Ａ−ＸＩＶＡ間に示す如き各ｎ型ソース層５及びｐ型ベース層４を持たない素子無効領域とが交互に形成されている。
【０１５５】
ここで、素子無効領域では、ＩＥＧＴ領域におけるｐ型エミッタ層１の深さに比べ、ｐ型エミッタ層１が深く形成されている。
【０１５６】
以上のように、部分的にｐ型エミッタ層１を深く形成した構成により、部分的にｎ型ベース層３中の高電界を打消してｐ型エミッタ層１から注入される正孔の加速の度合を低減し、ｎ型ベース層３とゲート絶縁膜６ｔとの界面に到達する正孔の量を低減して反転層を生じさせないので、負の容量を打消すことができる。
【０１５７】
なお、この部分的にｐ型エミッタ層１を深くした構成は、ゲート端子に接続されるがｎ型ソース層５及びｐ型ベース層４に接してない無効なゲート電極７ｔに適用しても、負の容量を打ち消すことができる。
【０１５８】
（第９の実施形態）
次に、本発明の第９の実施形態に係るＩＥＧＴについて説明する。
【０１５９】
図１５はこのＩＥＧＴの構成を示す断面図であり、図５８とは異なる部分について述べる。本実施形態は、ｎ型ベース層３の高電界の影響を小さくして負の容量を阻止する構成であって、具体的には図１５に示すように、通常２つであるｎ型ソース層５の個数を各ゲート間毎に１つとし、且つ各ゲート間の距離ＷＧを小さくした構成である。なお、この第９乃至第１２の実施形態は、個々には述べないが、図１３とは異なり、ｎ型ソース層５及びｐ型ベース層４は表面のストライプ方向に沿っては一定の構成となっている。
【０１６０】
また、各ゲート間の距離ＷＧは、例えば３〜４μｍ程度に設計されている。
【０１６１】
以上のような各ゲート間の距離ＷＧを３〜４μｍ程度に小さくした構成により、電子の注入量を増やすことができるので、ｎ型ベース層３中の高電界の影響を小さくでき、もって、負のゲート容量を阻止することができる。
【０１６２】
また、ｎ型ソース層５を各ゲート間毎に１つとした構成により、容易且つ確実に、各ゲート間の距離ＷＧを３〜４μｍ程度に小さくすることができる。
【０１６３】
（第１０の実施形態）
次に、第１０の実施形態に係るＩＥＧＴについて説明する。
【０１６４】
図１６はこのＩＥＧＴの構成を示す断面図であり、図５９とは異なる部分について述べる。本実施形態は、とばし領域のゲート電極における負電荷の排出を図るものであり、具体的には図１６に示すように、ｎ型ソース層５をもたないｐ型ベース層４間に配置された無効なゲート電極７ｔが、ゲート端子との接続に代えて、エミッタ端子に接続された構成となっている。
【０１６５】
以上のような構成により、ゲート電極７ｔをエミッタに対して一定電位に固定するので、とばし領域のゲート電極７ｔに生じる負電荷を排出させ、もって、ゲート電極７ｔにおける負電荷の影響を阻止することができる。
【０１６６】
（第１１の実施形態）
次に、第１１の実施形態に係るＩＥＧＴについて説明する。
【０１６７】
図１７はこのＩＥＧＴの構成を示す断面図であり、図５９とは異なる部分について述べる。本実施形態は、負のゲート容量の減少を図るため、とばし領域と、ＩＥＧＴ領域とをグループ化したものであって、具体的には図１７に示すように、２つのとばし（ｎ型ソース層５の無い）領域と、２つのＩＥＧＴ領域とが交互に配置されている。なお、とばし領域と、ＩＥＧＴ領域との個数の比は、２：２（＝１：１）となっている。
【０１６８】
また、とばし領域内の埋込み型のゲート電極７ｔは、エミッタ端子に接続されている。一方、図中にＧで示されるゲート電極７ｔは、通常通り、ゲート端子 （図示せず）に接続されており、以下同様とする。
【０１６９】
以上のようなＩＥＧＴは、図５９に示す構成のとばしの個数比（１：１）と同一のとばしの個数比にもかかわらず、図５９に示す構成とは異なり、とばし領域のゲート電極７ｔがエミッタに対して一定電位に固定されるので、前述同様に、負のゲート容量を抑制することができる。
【０１７０】
また、無効なゲートは、使用するゲート電極とは電位的に分離してアース又は固定電位に接続することにより、ゲート電位に接続した場合に比べ、特性が向上する。すなわち、ゲート容量が減るので、零電位に落とすときのスイッチング速度が向上される。また、余分な容量がないことにより、素子動作が安定するので、信頼性を向上できる。具体的には、ＳＯＡ（ｓａｆｅｔｙ ｏｐｅｒａｔｉｎｇ ａｒｅａ ）を広げることができる。
【０１７１】
なお、変形例としては、図１８に示すように、とばし領域及びＩＥＧＴ領域を夫々ｍ個づつグループ化すると、（ｎ−１）個の無効なゲートをエミッタに対して一定電位に固定することができる。
【０１７２】
なお、本実施形態では、とばし領域とＩＥＧＴ領域との個数が互いに同数である場合についてのみ説明したが、これに限らず、とばし領域とＩＥＧＴ領域とが互いに異なる場合の個数比に対しても同様に実施できる。また、１個のとばし領域に対するＩＥＧＴ領域の個数比は、１〜４個の範囲内にあることが高耐圧や大電流等の素子特性上からも好ましい。また、これは個数比であるため、実際にはｍ個のとばし領域と、ｍ〜４ｍ個のＩＥＧＴ領域とが交互に配置可能なことを示している。
【０１７３】
（第１２の実施形態）
次に、第１２の実施形態に係るＩＥＧＴについて説明する。
【０１７４】
図１９はこのＩＥＧＴの構成を示す断面図である。本実施形態は、第１１の実施形態の変形構成であり、トレンチ酸 化膜界面での界面再結合により消滅するキャリア数を少なくし、ｎ型ベース層３中の蓄積キャリア量の増加を図るものであって、具体的には図１９に示すように、例えば３つのとばし領域中の２つのゲート電極とエミッタ端子との間に、エミッタ端子を正電位側とし、ゲート電極を負電位側として直流電源３０を挿入した構成となっている。
【０１７５】
以上のような構成により、とばし領域のゲート電極７ｔにおけるゲート絶縁膜６ｔとのｎ型ベース層３とのトレンチ酸化膜界面には、反転層（ｉｎｖｅｒｓｉｏｎ ｌａｙｅｒ ）あるいは界面蓄積層（ａｃｃｕｍｕｌａｔｉｏｎ ｌａｙｅｒ）が形成され、界面での電子濃度ｎ_ｓ と、界面での正孔濃度ｐ_ｓ とは互いにいずれかが他に比べて非常に多数となる関係をもつ（ｎ_ｓ 《ｐ_ｓ 又はｎ_ｓ 》ｐ_ｓ ）。
【０１７６】
ここで、一般に高注入状態で、酸化膜界面で消滅するキャリアは、（１ｃｍ^２ 、１秒当り）Ｕｓ＝ｓ_ｏ （ｐ_ｓ ｎ_ｓ ）／（ｐ_ｓ ＋ｎ_ｓ ）で表せる。但し、ｓ_ｏ は界面再結合速度である。
【０１７７】
このとき、界面で再結合するキャリアは、図２０に示すように、ｐ_ｏ ＝ｎ_ｏ で最大となる。これは例えばゲート電極７ｔとエミッタ端子とが同電位である場合にｐ_ｏ ＝約ｎ_ｏ となる。
【０１７８】
しかしながら、本実施形態のＩＥＧＴは、とばし領域中のゲート電極７ｔに電圧が印加され、ゲート絶縁膜６ｔとｎ型ベース層３との界面がｎ_ｓ 《ｐ_ｓ 、又はｎ_ｓ 》ｐ_ｓ の状態となっているので、トレンチ酸化膜界面での再結合量を低減させ、ｎ型ベース層３中の蓄積キャリアを増大でき、もって、負のゲート容量を低減させることができる。
【０１７９】
なお、とばし領域中のゲート電極７ｔに印加する電圧は０．５Ｖ程度よりも小さい電圧でも有効である。このため、電圧の印加に代えて、高濃度にドープしたポリシリコンゲートにより、ゲートにビルトイン電圧を生じさせる構成としても、外部から電圧を印加することなく、同等の作用効果を得ることができる。
【０１８０】
（第１３の実施形態）
第１３〜第１９の実施形態は短絡状態からの素子の保護に関する。
【０１８１】
図２１及び図２２は、第１３の実施形態に係る半導体装置の短絡保護システムを示す回路図である。この短絡保護システムは、図６３に示した構成と同様に短絡時の半導体装置の保護を図るものである。
【０１８２】
概略的には、この短絡保護システムは、ゲート容量ＣＧ（通常動作で１０ｎＦ）を持つ主ＩＧＢＴ素子（型番：ＧＴ２５Ｑ１０１）Ｍ１のゲートとそのゲート駆動回路（ｇａｔｅ ｄｒｉｖｅｒ） Ｇｄ１との間に、Ｃ１２、Ｒ４及びＲ５を有する電圧ブリッジ回路と、この電圧ブリッジ回路に接続された差動アンプ（型番：ＬＦ３５６）ＡＭ１と、差動アンプＡＭ１から出力を受けてゲート・アース間を導通状態にするトランジスタＴｒ１（型番：ＭＰＳＡ５６）とを備えた短絡保護回路ＳＣＰが挿入されている。
【０１８３】
ここで、電圧ブリッジ回路は、差動アンプＡＭ１の反転入力端子に主ＩＧＢＴ素子Ｍ１のゲート電荷に対応する電圧を供給し、非反転入力端子にゲート電荷が図２３に示す禁止領域（ｐｒｏｈｉｂｉｔｅｄ ａｒｅａ ）内にあるか否かを判定するための基準電圧を供給する機能をもっている。この電圧ブリッジ回路は、Ｒ４（ＲＲｅｆ ）又はＲ４に接続された電源Ｖｒｅｆ の調整により、図２３に示すように、ゲート電荷の禁止領域をダイナミックに変更可能となっている。
【０１８４】
差動アンプＡＭ１は、主ＩＧＢＴ素子Ｍ１のゲートに蓄積されたゲート電荷をＣ１２の両端の電圧から検知し、検知結果が禁止領域に入るか否かをＣＧ、Ｃ１２、Ｒ４及びＲ５からなる電圧ブリッジ回路により検知し、ゲート電荷が禁止領域内にあるとき、出力をトランジスタＴｒ１のベースに与える機能を有する。
【０１８５】
なお、ゲートとゲート駆動回路との間の抵抗Ｒ１は、ゲート容量ＣＧとキャパシタＣ１２との間の不要な振動を除去する機能を有し、短い配線長のときにはより小さい値への変更あるいは省略が可能である。
【０１８６】
次に、このような半導体装置の短絡保護システムの動作を述べる。
通常時、主ＩＧＢＴ素子Ｍ１は、その動作範囲内で電流がオン／オフされている。このとき、差動アンプＡＭ１は、主ＩＧＢＴ素子Ｍ１のゲート電荷をＣ１２の両端の電圧から検知し、検知結果が禁止領域の外にあることを電圧ブリッジ回路により検知している。
【０１８７】
一方、短絡時、主ＩＧＢＴ素子Ｍ１は大電流が流れると共に、ゲート電荷が図２３内の禁止領域に入る。
【０１８８】
差動アンプＡＭ１は、ゲート電荷が禁止領域に入ったことを検知し、出力をトランジスタＴｒ１のベースに与える。トランジスタＴｒ１は、ベース入力により、オン状態となり、抵抗Ｒ８及びダイオードＤなどを介してゲートとアースとを導通させ、ゲート電圧を低下させる。
【０１８９】
ゲート電圧の低下により、主ＩＧＢＴ素子Ｍ１がオフ状態となると共に、ゲート電荷が禁止領域から脱して通常動作領域に入り、主ＩＧＢＴ素子Ｍ１が保護される。
【０１９０】
ここで例えば、図２４に示すように、本実施形態の短絡保護回路ＳＣＰが無い場合、短絡時に約２００Ａの電流が主ＩＧＢＴ素子Ｍ１に流れる。一方、本実施形態のように短絡保護回路ＳＣＰを挿入すると、主ＩＧＢＴ素子Ｍ１に流れる電流値が抑制される。また、Ｖｒｅｆ の変更により、保護動作を開始する電流値を任意に設定することができる。
【０１９１】
上述したように本実施形態によれば、電圧ブリッジ回路にてゲート電荷を検出し、差動アンプＡＭ１がゲート電荷が禁止領域にあるか否かを検知し、禁止状態のとき、トランジスタＴｒ１がゲート電圧を低下させてゲート電荷を通常動作領域に入れて主ＩＧＢＴ素子Ｍ１を破壊から保護することができる。
【０１９２】
また、本実施形態の短絡保護回路ＳＣＰは、図２２に示したように、ゲート駆動回路Ｇｄ１と主ＩＧＢＴ素子Ｍ１のゲートとの間に挿入するだけで、主ＩＧＢＴ素子Ｍ１に短絡保護機能を付加することができる。このため、既設のＩＧＢＴ、又はＩＧＢＴを用いた装置に容易に適用できる。すなわち、センスＩＧＢＴ素子Ｓ１を内蔵していないＩＧＢＴチップでも短絡保護機能を付加することができる。また、短絡保護回路は、ＩＣ化などによりゲート駆動回路に内蔵できるため、コストをほとんど上昇させずに実現できる。
【０１９３】
短絡保護回路は、小さい面積で実現でき、ゲート電荷の検知からゲート電圧の低下に至るまでのフィードバックループを短縮できるので、従来とは異なり、保護の遅れや不安定な発振を解消することができる。
【０１９４】
Ｖｒｅｆ 等の調整によって保護レベルを電気的に制御できる。このため、主ＩＧＢＴの温度や動作モードなどの状況に応じ、短絡保護方法をプログラミングすることができる。
【０１９５】
（第１４の実施形態）
図２５は、第１４の実施形態に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図である。
【０１９６】
本実施形態は、第１３の実施形態を改良した変形例である。すなわち、第１３の実施形態は、ゲート電荷をゲート回路に直列に挿入したキャパシタＣ１２の両端の電圧で検知している。しかし、この第１３の実施形態では、キャパシタＣ１２の電圧分担によってゲート電圧が変化するため、主ＩＧＢＴ素子Ｍ１がオン状態のとき（ゲートに正電圧が印加されるとき）、ゲート駆動回路Ｇｄ１が与えた電圧より若干低い電圧が主ＩＧＢＴ素子Ｍ１のゲートに印加されてしまう。
【０１９７】
一方、本実施形態は、ゲートに蓄積された電荷を、ゲート駆動回路Ｇｄ１の電源配線を流れる電流に基づいて、検出している。
【０１９８】
図示するように、ゲート駆動回路Ｇｄ１の入力抵抗は非常に高いので、ゲートに流れ込む電荷は、次式に示すように、ゲート駆動回路Ｇｄ１に流入する電流Ｉ１と流出する電流Ｉ２との差を積分して得られる。
【０１９９】
ＱＧ＝∫（Ｉ１−Ｉ２）ｄｔ
以下、前述同様に、図示しない差動アンプにより、ゲート電荷が禁止領域に入るか否かを検知し、ゲート電荷が禁止領域に入るとき、ゲート電圧を低下させて主ＩＧＢＴ素子Ｍ１を短絡から保護する。
【０２００】
上述したように本実施形態によれば、第１３の実施形態の効果に加え、ゲート駆動回路からゲートに印加される電圧を低減させずに、ゲート電荷を検知して短絡保護動作を実現することができる。
【０２０１】
（第１５の実施形態）
図２６は、第１５の実施形態に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図である。
【０２０２】
本実施形態は、第１４の実施形態の変形である。具体的には本実施形態は、図２６及び次式に示すように、抵抗Ｒｃｃでの電圧降下により、ゲート駆動回路Ｇｄ１における流入電流Ｉ１と流出電流Ｉ２とを検知し、さらに両電流Ｉ１，Ｉ２の差を積分して、ゲートに流れ込む電荷ＱＧを検知する。
【０２０３】
ＱＧ＝∫−（Ｖ１−Ｖ２）／Ｒｃｃ ｄｔ
但し、Ｉ１＝Ｖ１／Ｒｃｃ、 Ｉ２＝Ｖ２／Ｒｃｃ
このような構成としても、第１４の実施形態と同様の効果を得ることができる。
【０２０４】
なお、本実施形態は、図２７に示すように変形できる。すなわち、図２７に示すように、両電流Ｉ１，Ｉ２の差を抵抗Ｒａにより取り出し、積分回路によって次式に示すように、ゲートに蓄積された電荷ＱＣを検知してもよい。
【０２０５】
ＱＧ＝２・Ｒ１・Ｃ・Ｖ３／Ｒｃｃ
このように変形しても同様の効果を得ることができる。
【０２０６】
（第１６の実施形態）
図２８は第１６の実施形態に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図である。
【０２０７】
本実施形態は、第１４又は第１５の実施形態の変形である。具体的には本実施形態は、図２８に示すように、カレントミラー回路を通して電流を検出し、この電流をキャパシタＣに流し込むことにより、次式に示すように、ゲートに流れ込む電荷ＱＧがキャパシタＣの両端の電圧差Ｖ４に基づいて検知する。
【０２０８】
ＱＧ＝Ｃ・Ｖ４・ｒ
但し、ｒ；ｍｉｒｒｏｒ ｃｕｒｒｅｎｔ ｆａｃｔｏｒ
このような構成としても、第１５又は第１６の実施形態と同様の効果を得ることができる。また、本実施形態においては、カレントミラー回路のミラー側トランジスタＴｒ１３，Ｔｒ１４のチップ上の実効面積を入力側トランジスタＴｒ１１，Ｔｒ１２のそれよりも小さくすると、回路の消費電力が低減されるため、有利である。この実効面積の比率は、ミラー側トランジスタＴｒ１３，Ｔｒ１４を１としたとき、入力側トランジスタＴｒ１１，Ｔｒ１２を５〜１０００の範囲内にすることが望ましい。
【０２０９】
（第１７の実施形態）
図２９は、第１７の実施形態に係る半導体装置の短絡保護システムにおけるゲート駆動回路及びゲート電荷の検出方法を示す回路図である。
【０２１０】
本実施形態は、第１６の実施形態にて図２８に示した構成が、図２９に示すように、ゲート駆動回路Ｇｄ１をも含めて具体化されている。
【０２１１】
図２９において、入力端子ＩＮの電位に連動するＴｒ１１〜Ｔｒ１４がゲート駆動回路Ｇｄ１に対応し、ゲート駆動回路Ｇｄ１のＴｒ１３，Ｔｒ１４を流れる電流を取出すためのＴｒ１５〜Ｔｒ１８がカレントミラー回路に対応する。但し、説明の便宜上、図面中ではこれらの複合回路を符号Ｇｄ１で示す。
【０２１２】
ゲート駆動回路Ｇｄ１は駆動出力端子ＯＵＴから電流を出力する。カレントミラー回路は取出し端子ＯＵＴＲＥＦから電流を出力する。なお、駆動出力端子ＯＵＴに流れる電流と取出し端子ＯＵＴＲＥＦに流れる電流とは、ミラートランジスタの実効面積の比率に比例し、取出し端子ＯＵＴＲＥＦの電圧とは無関係である。
【０２１３】
本実施形態は、以上のような具体的な構成により、第１６の実施形態と同様の効果を容易且つ確実に得ることができる。
【０２１４】
（第１８の実施形態）
図３０は、第１８の実施形態に係る半導体装置の短絡保護システムを示す回路図であり、破線部分には図２９に示した回路が挿入される。
【０２１５】
本実施形態は、第１７の実施形態を、図２１と同様の電圧ブリッジ回路を用いた回路に適用させた構成となっている。このような構成としても、第１３及び第１７の実施形態と同様の効果を得ることができる。
【０２１６】
また、本実施形態は、図３１又は図３２に示すように変形できる。図３１又は図３２に示す変形例は、短絡保護用のトランジスタＴｒ１がゲート駆動回路Ｇｄ１の入力側に配置され、このトランジスタＴｒ１に差動アンプＡＭ１の出力を与える回路である。
【０２１７】
これらの変形例は、ゲート駆動回路Ｇｄ１の高抵抗入力部分にてトランジスタＴｒ１（例えばＭＰＳＡ５６）がアースとの導通動作を実行するので、短絡保護時にもゲート駆動回路Ｇｄ１に大電流が流れず、ゲート駆動回路Ｇｄ１に電気的な損失や発熱を生じる可能性が少ないという利点をもっている。
【０２１８】
また、トランジスタＴｒ１は、ゲート駆動回路Ｇｄ１の高抵抗入力部分の信号をアースに導通可能であればよいので、ゲート駆動回路Ｇｄ１の出力側に設ける場合に比べて小形化できる。なお、図３２に示す変形例は、図３１に示す構成に比べ、エミッタ電位が安定するため、動作の安定化を図ることができる。
【０２１９】
（第１９の実施形態）
図３３は、第１９の実施形態に係る半導体装置の短絡保護システムの構成を示すブロック図である。
【０２２０】
この実施形態は、第１３〜第１８の実施形態の変形例であり、具体的には図３３に示すように、ＰＷＭ（ｐｕｌｓｅ ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ）コントローラ３１、デジタル論理回路３２、アナログゲート駆動回路３３及び主ＩＧＢＴ素子Ｍ１が順次接続されている。
【０２２１】
ここで、ＰＷＭコントローラ３１は、デジタル論理回路３２から受ける動作状態に基づいて、ゲート信号及びＩＧＢＴ制御データをデジタル論理回路３２に与えるものである。
【０２２２】
デジタル論理回路３２は、ＰＷＭコントローラ３１から受けるゲート信号をゲート波形制御部３２ａを通してアナログゲート駆動回路３３に与えるものであり、また、アナログゲート駆動回路３３から受ける検知結果に基づいて短絡保護を開始するか否かを判定し、判定結果をアナログゲート駆動回路３３の監督回路（ｓｕｐｅｒｖｉｓｏｒ）３３ａに与える機能をもっている。
【０２２３】
また、デジタル論理回路３２は、省略可能であるが、他の短絡保護システムとの間で互いに動作状態を通信する機能３２ｂをもっている。
【０２２４】
アナログゲート駆動回路３３は、デジタル論理回路３２から受けるゲート信号に基づいて、主ＩＧＢＴ素子Ｍ１のゲートに駆動信号を与えるものであり、また、主ＩＧＢＴ素子Ｍ１のゲート電荷、ゲート電圧、コレクタ電圧Ｖｃ、コレクタ電流Ｉｃ、温度Ｔｊなどの検知結果をデジタル論理回路３２に与えると共に、デジタル論理回路３２から受ける判定結果に基づいて駆動信号を制御する監督回路３３ａを備えている。
【０２２５】
以上のような構成としても、第１３〜第１８の実施形態と同様の効果を得ることができる。また、主ＩＧＢＴ素子Ｍ１の温度や動作モードなどの状況に応じ、短絡保護方法を容易且つ確実にプログラミングすることができる。
【０２２６】
（第２０の実施形態）
第２０〜第２４の実施形態はターンオフ時のｄＶ／ｄｔの上昇からの素子の保護に関する。
【０２２７】
図３４は、第２０の実施形態に係る半導体装置の構成を示す断面図である。図示するように、ｐ＋ 型エミッタ層４１の一方の表面にはコレクタ電極４２が形成されている。ｐ＋ 型エミッタ層４１の他方の表面には、ｎ型バッファ層４３及びｎ− 型ベース層４４が順次形成されている。
【０２２８】
ｎ− 型ベース層４４の表面には、選択的にｐ型ベース層４５が形成されている。ｐ型ベース層４５表面には選択的にｎ＋ 型ソース層４６が形成されている。ｎ＋ 型ソース層４６の表面には、選択的にトレンチ４７がｐ型ベース層４５を貫通してｎ− 型ベース層４４の途中の深さまで形成されている。
【０２２９】
トレンチ４７内にはゲート絶縁膜４８を介してゲート電極４９が埋込形成されている。ｎ＋ 型ソース層４６の一部及びｐ型ベース層４５上にはエミッタ電極５０が形成されている。
【０２３０】
なお、エミッタ電極５０からゲート電極４９を含んでコレクタ電極４２に至る破線部分は、主ＩＧＢＴ素子Ｍ１として機能するため、本明細書中、素子部Ｍ１ａと呼ばれる。
【０２３１】
一方、素子部Ｍ１ａから離れたｎ− 型ベース層４４上には選択的に絶縁膜５１を介してセンス電極５２が形成される。
センス電極５２は、抵抗５３を介してエミッタ電極５０に接続される一方、ゲート制御部６０にも接続される。なお、コレクタ電極４２から絶縁膜５１及びセンス電極５２を含んで抵抗５３に至る破線部分は、ｄＶ／ｄｔを検出する機能をもつので、本明細書中、ｄＶ／ｄｔ検出部Ｄｔ１と呼ばれる。
【０２３２】
ゲート制御部６０は、センス電極５２の電位に対応してゲート電極４９とゲート駆動回路（図示せず）との間のゲート抵抗Ｒｇの値を制御する機能と、エミッタ電極５０の電位との対応をとる基板電位固定機能とを有するものである。
【０２３３】
ゲート制御部６０は、ここでは図３５及び図３６に示す如きノーマリオン型ｐチャネルＭＯＳＦＥＴが適用される。このｐチャネルＭＯＳＦＥＴは、通常時にはオン状態でチャネル抵抗が固定値であり、ターンオフ時に制御端子６９の電位がｄＶ／ｄｔに応じて上昇してしきい値電圧に近くなると、チャネル抵抗が大となる特性を有する。
【０２３４】
詳しくはゲート制御部６０は、ｐ型基板６１の表面に選択的に形成されたｎ型ウェル層６２と、ｎ型ウェル層６２内に選択的に形成されたｐ＋ 型ドレイン層６３及びｐ＋ 型ソース層６４と、両ｐ＋ 型層６３，６４間に形成されたｐ− 型層６５とを半導体層として備えている。
【０２３５】
ｐ＋ 型ドレイン層６３には、ゲート駆動回路（図示せず）に接続される入力端子６６が形成されている。ｐ＋ 型ソース層６４には、素子部Ｍ１ａのゲート電極４９に接続される出力端子６７が形成されている。ｐ− 型層６５上には絶縁膜６８を介して制御端子６９が形成され、この制御端子６９がｄＶ／ｄｔ検出部Ｄｔ１のセンス電極５２に接続されている。また、ｎ型ウェル層６２及びｐ型基板６１の上には電位固定端子７０が形成され、この電位固定端子７０が素子部Ｍ１ａのエミッタ電極５０に接続されている。
【０２３６】
次に、このような半導体装置の動作を説明する。
素子部Ｍ１ａがターンオフするとき、流れる変位電流（基板中の空乏層、基板上の絶縁膜５１及びセンス電極５２からなる容量成分と、ｄＶ／ｄｔとの積）が抵抗５３を通ってエミッタ電極５０に流れる。これと同時に、センス電極５２の電位が上昇してゲート制御部６０の制御端子６９に制御信号を与える。
【０２３７】
図３７の（ａ）（ｂ）は前述した図７０の（ａ）（ｂ）と同じ図である。
【０２３８】
図３７の（ｃ）は、ｄＶ／ｄｔの変化（Ｒｇが小のとき）に追従して、センス電極５２の電位Ｖｓが変化する波形を示している。Ｖｓの値がゲート制御部６０のしきい値電圧Ｖａを超えると、ゲート制御部６０が動作し、図３７の（ｄ）に示すように、入力端子６６と出力端子６７との間の抵抗成分Ｒｇを増加させる。
【０２３９】
その結果、図３７の（ｅ）の実線で示すように、ｄＶ／ｄｔのピーク値が抑制され、素子部Ｍ１ａが破壊から保護される。なお、本実施形態は、従来の最初からＲｇを大としてｄＶ／ｄｔのピーク値を抑制した場合に比べ、ターンオフが速いのでオフ損失を低減できる。
【０２４０】
上述したように本実施形態によれば、通常のオン状態時にはゲート抵抗Ｒｇを小とし、ターンオフ時にはゲート抵抗Ｒｇを大とするので、素子部Ｍ１ａ（主ＩＧＢＴ）のターンオフ時に高いｄＶ／ｄｔによる破壊を阻止しつつ、ターンオフを高速化し、オフ損失を低減させることができる。
【０２４１】
また、本実施形態は、ｄＶ／ｄｔ検出部Ｄｔ１と素子部Ｍ１ａとを同一基板に形成した場合について説明したが、これに限らず、両者を別体として設けても、本発明を同様に実施して同様の効果を得ることができる。
【０２４２】
（第２１の実施形態）
図３８は、第２１の実施形態に係る半導体装置に適用される素子部の構成を示す断面図である。本実施形態は、図３４に示したトレンチ構造のゲートに代えて、プレーナ構造のＩＧＢＴが適用されている。すなわち、トレンチ４７が省略され、絶縁膜７１がｎ− 型ベース層４４、ｐ型ベース層４５及びｎ＋ 型ソース層４６上に形成され、ゲート電極７２が絶縁層７１上に形成されている。
【０２４３】
以上のような構成としても、第２０の実施形態と同様の効果を得ることができる。なお、図３４及び図３８では、ＩＧＢＴを素子部Ｍ１ａとして用いた場合を説明したが、これに限らず、本発明は、縦型のＭＯＳゲート駆動パワー半導体素子の全てが素子部Ｍ１ａに適用できる。
【０２４４】
この種の縦型のＭＯＳゲート駆動パワー半導体素子としては、例えばトレンチ型のＭＯＳＦＥＴ又はプレーナ型のＭＯＳＦＥＴがある。
【０２４５】
トレンチ型のＭＯＳＦＥＴは、図３９に示すように、図３４に示したｐ＋ 型エミッタ層４１及びｎ型バッファ層４３に代えて、ｎ＋ 型ドレイン層７３が形成されている。
【０２４６】
同様にプレーナ型のＭＯＳＦＥＴは、図４０に示すように、図３８に示したｐ＋ 型エミッタ層４１及びｎ型バッファ層４３に代えて、ｎ＋ 型ドレイン層７３が形成されている。
【０２４７】
なお、このようにＩＧＢＴとＭＯＳＦＥＴでは、コレクタ（ＭＯＳＦＥＴではドレイン）側の構造が異なるが、ｄＶ／ｄｔ検出部Ｄｔ１のコレクタ側を素子部Ｍ１ａと同じ構造で作ることにより、本発明を前述同様に実施できる。
【０２４８】
（第２２の実施形態）
図４１は、第２２の実施形態に係る半導体装置に適用されるｄＶ／ｄｔ検出部の構成を示す断面図である。本実施形態は、図３４に示したｎ− 型ベース層４４上の絶縁膜５１及びセンス電極５２に代え、図４１に示すように、接合終端部のｐ型リサーフ層７４上に絶縁膜７５及びセンス電極７６が形成されている。
【０２４９】
以上のような構成により、第２０の実施形態の効果に加え、素子部Ｍ１ａの有効面積を増加できる。
【０２５０】
（第２３の実施形態）
図４２は、第２３の実施形態に係る半導体装置に適用されるｄＶ／ｄｔ検出部の構成を示す断面図である。本実施形態は、図３４に示した素子部Ｍ１ａのトレンチ構造をｄＶ／ｄｔ検出部Ｄｔ１に適用させたものである。すなわち、ｎ− 型ベース層４４上の絶縁層５１及びセンス電極５２に代えて、図４２に示すように、ｎ− 型ベース層４４に形成されたトレンチ４７ａ内に絶縁層４８ａを介してセンス電極４９ａが埋込形成されている。
【０２５１】
以上のような構成により、素子部Ｍ１ａとｄＶ／ｄｔ検出部Ｄｔ１との両者のトレンチ構造を同時に形成できるので、第２０の実施形態の効果に加え、半導体装置の製造工程の数を減少できる。
【０２５２】
（第２４の実施形態）
図４３は、第２４の実施形態に係る半導体装置に適用されるｄＶ／ｄｔ検出部の構成を示す断面図である。本実施形態は、図４１及び図４２に示した構成を互いに組合わせたものである。すなわち、図３４に示したｎ− 型ベース層４４上の絶縁層５１及びセンス電極５２に代えて、図４３に示すように、接合終端部のｐ型リサーフ層７４内にトレンチ４７ａが形成され、トレンチ４７ａ内に絶縁層４８ａを介してセンス電極４９ａが埋込形成されている。
【０２５３】
以上のような構成により、第２０の実施形態の効果に加え、第２２及び第２３の実施形態の効果を同時に得ることができる。
【０２５４】
なお、第２０〜第２４の実施形態に示した素子部Ｍ１ａとｄｖ／ｄｔ検出部Ｄｔ１との構成は、夫々任意に組合せて実施することができる。
【０２５５】
また、本発明は、主スイッチング素子がＩＧＢＴ又はＭＯＳＦＥＴである場合を例に挙げて説明したが、これに限らず、ＭＣＴ（ＣＭＯＳ Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓｔｏｒ）やＩＧＴＴ等のデバイスにも種々変形して実施できる。
【０２５６】
その他、本発明は、その要旨を逸脱しない範囲で種々変形して実施できる。
【０２５７】
【発明の効果】
以上説明したように本発明によれば、高電圧、大電流時にもゲート電圧を安定させ、電流不均一や発振等を阻止でき、もって、装置を破壊から保護して信頼性を向上できる半導体装置及びその制御方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＩＧＢＴの構成を示す平面図
【図２】図１のＩＩＡ−ＩＩＡ線及びＩＩＢ−ＩＩＢ線矢視断面図
【図３】本発明の第２の実施形態に係るＩＧＢＴの構成を示す平面図
【図４】本発明の第３の実施形態に係るＩＧＢＴの構成を示す平面図
【図５】本発明の第４の実施形態に係る半導体装置の構成を示す斜視断面図
【図６】同実施形態における半導体装置の構成を示す平面図
【図７】図６のＶＩＩ Ａ−ＶＩＩ Ａ線及びＶＩＩ Ｂ−ＶＩＩ Ｂ線矢視断面図
【図８】本発明の第５の実施形態に係る半導体装置の構成を示す断面図
【図９】本発明の第６の実施形態に係るＩＧＢＴパッケージの構成を示す回路図
【図１０】同実施形態におけるＩＧＢＴパッケージの変形構成を示す回路図
【図１１】本発明の第７の実施形態に係るＩＧＢＴパッケージの構成を示す回路図
【図１２】同実施形態におけるＩＧＢＴパッケージの変形構成を示す回路図
【図１３】本発明の第８の実施形態に係るＩＥＧＴの構成を示す平面図
【図１４】図１３のＸＩＶ Ａ−ＸＩＶ Ａ線矢視断面図及び４１Ｂ−４１Ｂ線矢視断面図
【図１５】本発明の第９の実施形態に係るＩＥＧＴの構成を示す断面図
【図１６】第１０の実施形態に係るＩＥＧＴの構成を示す断面図
【図１７】第１１の実施形態に係るＩＥＧＴの構成を示す断面図
【図１８】同実施形態におけるＩＥＧＴの変形構成を示す断面図
【図１９】第１２の実施形態に係るＩＥＧＴの構成を示す断面図
【図２０】同実施形態における動作を説明するための再結合キャリア数のキャリア比依存性を示す図
【図２１】第１３の実施形態に係る半導体装置の短絡保護システムを示す回路図
【図２２】同実施形態における半導体装置の短絡保護システムを示す回路図
【図２３】同実施形態における設定調整並びに禁止領域を説明するための図
【図２４】同実施形態における電流の抑制効果を示す図
【図２５】第１４の実施形態に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図
【図２６】第１５の実施形態に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図
【図２７】同実施形態の変形構成を示す回路図
【図２８】第１６の実施形態に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図
【図２９】第１７の実施形態に係る半導体装置の短絡保護システムにおけるゲート駆動回路及びゲート電荷の検出方法を示す回路図
【図３０】第１８の実施形態に係る半導体装置の短絡保護システムを示す回路図
【図３１】同実施形態の変形構成を示す回路図
【図３２】同実施形態の変形構成を示す回路図
【図３３】第１９の実施形態に係る半導体装置の短絡保護システムの構成を示すブロック図
【図３４】第２０の実施形態に係る半導体装置の構成を示す断面図
【図３５】同実施形態におけるゲート制御部の構成を示す回路記号図
【図３６】同実施形態におけるゲート制御部の構成を示す断面図
【図３７】同実施形態の動作を説明するためのタイムチャート
【図３８】第２１の実施形態に係る半導体装置に適用される素子部の構成を示す断面図
【図３９】同実施形態における素子部の変形構成を示す断面図
【図４０】同実施形態における素子部の変形構成を示す断面図
【図４１】第２２の実施形態に係る半導体装置に適用されるｄＶ／ｄｔ検出部の構成を示す断面図
【図４２】第２３の実施形態に係る半導体装置に適用されるｄＶ／ｄｔ検出部の構成を示す断面図
【図４３】第２４の実施形態に係る半導体装置に適用されるｄＶ／ｄｔ検出部の構成を示す断面図
【図４４】本発明の基となる知見を説明するための実験結果を示す図
【図４５】同知見を説明するためのシミュレーション結果を示す図
【図４６】同知見を説明するためのシミュレーション結果を示す図
【図４７】同知見を説明するための模式図
【図４８】同知見を説明するための等価回路図
【図４９】同知見を説明するための等価回路図
【図５０】本発明の骨子を説明するためのＩＧＢＴの断面図
【図５１】同骨子を説明するための従来のゲート容量−ゲート電圧特性を示す図
【図５２】同骨子を説明するための容量Ｃ１−ゲート電圧特性を示す図
【図５３】同骨子を説明するための容量Ｃ２−ゲート電圧特性を示す図
【図５４】同骨子を説明するための本発明に係るゲート容量−ゲート電圧特性を示す図
【図５５】本発明の基となる知見を確認した実験結果を示す図
【図５６】同実験に適用された回路を示す回路図
【図５７】同実験におけるノイズパルス混入後のゲート電圧の挙動を示す図
【図５８】本発明の基となる知見が確認されたゲートのとばし無しのトレンチ型ＩＥＧＴ素子の構成を示す図
【図５９】本発明の基となる知見が確認されたゲートのとばし有りのトレンチ型ＩＥＧＴ素子の構成を示す図
【図６０】同知見が確認された２種類のＩＥＧＴ素子におけるゲート容量のゲート電圧依存性を示す図
【図６１】本発明に係る短絡保護に関する知見を説明するための図
【図６２】同知見を説明するための図
【図６３】同知見に基づいた保護回路のブロック図
【図６４】従来のＩＧＢＴの構成を示す断面図
【図６５】従来の課題を説明するためのＩＧＢＴの模式図
【図６６】従来のノイズ混入時のゲート電圧の挙動を示す図
【図６７】従来のノイズ混入時のコレクタ電圧及びコレクタ電流の挙動を示す図
【図６８】従来の半導体装置の短絡保護方式を説明するための回路図
【図６９】従来の半導体装置の外観を示す平面図
【図７０】従来のターンオフ時の保護を説明するためのタイムチャート
【符号の説明】
１，４１…ｐ型エミッタ層、２，４２…コレクタ電極、３，４４…ｎ型ベース層、４，４５…ｐ型ベース層、４ｄ…ｐ型ドレイン層、５，４６…ｎ型ソース層、６，６ｔ，４８…ゲート絶縁膜、７，７ｔ，１２，４９…ゲート電極、８，８ｅ，５０…エミッタ電極、１０，１１…ｐ型層、１１ｓ…ｐ型ソース層、フローティング電極、１４，１４ｕ…絶縁膜、２１〜２４…ＩＧＢＴパッケージ、３０…直流電源、３１…ＰＷＭコントローラ、３２…デジタル論理回路、３２ａ…ゲート波形制御部、３２ｂ…通信機能、３３…アナログゲート駆動回路、３３ａ…監督回路、４３…バッファ層、４７ａ…トレンチ、４８ａ…絶縁膜、４９ａ，５２，７６…センス電極、５１…絶縁膜、６０…ゲート制御部、６１…ｐ型基板、６２…ｎ型ウェル層、６３…ｐ＋型ドレイン層、６４…ｐ＋型ソース層、６５…ｐ−型層、６６…入力端子、６７…出力端子、５１，６８，７１，７５…絶縁膜、６９…制御端子、７０…電位固定端子、７３…ｎ＋型ドレイン層、７４…ｐ型リサーフ層、Ｓ_ＮＢ、Ｓ_Ｇ…面積、Ｒ，ＲＧ１，ＲＧ２，ＲＧ，Ｒｇ，Ｒ１〜Ｒ９、Ｒｃｃ，Ｒａ，５３…抵抗、Ｃ，Ｃ１，Ｃ２，ＣＧ．Ｃ１１〜Ｃ１３…容量、Ｑ_Ｇ…電荷、Ｇｄ１…ゲート駆動回路、ＡＭ１…差動アンプ、Ｔｒ１，Ｔｒ１１〜Ｔｒ１８…トランジスタ、ＳＣＰ…短絡保護回路、Ｍ１…主ＩＧＢＴ素子、Ｓ１…センスＩＧＢＴ素子、Ｉ１，Ｉ２…電流、Ｍ１ａ…素子部、Ｄｔ１…ｄＶ／ｄｔ検出部。

Claims (4)

1. 第１導電型ベース層と、
   この第１導電型ベース層の表面に形成された第２導電型エミッタ層と、
   この第２導電型エミッタ層に形成されたコレクタ電極と、
   前記第１導電型ベース層における前記第２導電型エミッタ層とは反対側の表面に形成された第２導電型ベース層と、
   この第２導電型ベース層の表面に形成された第１導電型ソース層と、
   この第１導電型ソース層と前記第２導電型ベース層とに形成されたエミッタ電極と、
   前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで形成されたトレンチ内にゲート絶縁膜を介して埋込形成されたゲート電極とを備え、
   前記コレクタ電極と前記エミッタ電極との間に電圧が印加されたとき、ゲート電圧の動作範囲内において、ゲートの容量は、常に正値又は零値であることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   ゲート容量が常に正値又は零値である条件は、前記ゲート電極、前記ゲート絶縁膜、前記第１導電型ベース層で構成される容量のうち正の容量をＣ２ ＋ とし、前記第１導電型ソース層、前記第２導電型ベース層、前記ゲート絶縁膜及び前記ゲート電極で構成される容量をＣ１としたとき、Ｃ１／（Ｃ２ ＋ ＋Ｃ１）の値が１／６以上であることを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第２導電型ベース層の底部から前記第２導電型エミッタ層までの前記第１導電型ベース層の長さは１００μｍ以上であることを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記ゲート電極とエミッタ電極との間に接続された容量をさらに具備することを特徴とする半導体装置。

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